JP2933137B2 - デジタル回路テストパターン評価システム - Google Patents
デジタル回路テストパターン評価システムInfo
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- JP2933137B2 JP2933137B2 JP1092558A JP9255889A JP2933137B2 JP 2933137 B2 JP2933137 B2 JP 2933137B2 JP 1092558 A JP1092558 A JP 1092558A JP 9255889 A JP9255889 A JP 9255889A JP 2933137 B2 JP2933137 B2 JP 2933137B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタル回路に対するテストパターンの
評価方式に関するものである。
評価方式に関するものである。
従来の未変化ノード検出方式は、論理シミュレーショ
ンモデル回路内のすべてのノードに対して、「信号値１
状態」と「信号値φ状態」の２つの信号値状態を取るか
否かを検証するもので、論理ゲートのみで構成されたモ
デル回路を評価対象としている。
ンモデル回路内のすべてのノードに対して、「信号値１
状態」と「信号値φ状態」の２つの信号値状態を取るか
否かを検証するもので、論理ゲートのみで構成されたモ
デル回路を評価対象としている。
次に従来の未変化ノード検出方式の実施例の動作を、
ドミノ回路を例に、図によって説明する。
ドミノ回路を例に、図によって説明する。
第２図は、論理シミュレーションモデル例でテストパ
ターン評価の対象となるデジタル回路の回路図である。
図において、（１）はVDD（電源）、（２）はGND（グラ
ウンド）、（３）は入力信号線、（４）は固定信号素子
VDD（１）を入力とするノード、（５）はPMＳトラン
ジスタ、（６）は論理値が競合し、ワイヤード論理を形
成するバスのノード、（７），（９），（11），（12）
はNMＳトランジスタ、（８），（10）は固定信号素子
GND（２）を唯一のデータソースに持つノード、（1
3），（14）は固定信号素子GND（２）を入力とするノー
ド、（15）はＭＳトランジスタで構成されたドミノ回
路、（16）はインバータ（論理ゲート）、（17）はイン
バータ（16）を入力とするノード、（18）はCMＳトラ
ンジスタ、（19）は論理ゲートをデータソースに持つノ
ードである。
ターン評価の対象となるデジタル回路の回路図である。
図において、（１）はVDD（電源）、（２）はGND（グラ
ウンド）、（３）は入力信号線、（４）は固定信号素子
VDD（１）を入力とするノード、（５）はPMＳトラン
ジスタ、（６）は論理値が競合し、ワイヤード論理を形
成するバスのノード、（７），（９），（11），（12）
はNMＳトランジスタ、（８），（10）は固定信号素子
GND（２）を唯一のデータソースに持つノード、（1
3），（14）は固定信号素子GND（２）を入力とするノー
ド、（15）はＭＳトランジスタで構成されたドミノ回
路、（16）はインバータ（論理ゲート）、（17）はイン
バータ（16）を入力とするノード、（18）はCMＳトラ
ンジスタ、（19）は論理ゲートをデータソースに持つノ
ードである。
第２図に示す回路に対して、従来の未変化ノード検出
方式は、各ノード上の信号値に対する検証内容を下表の
ように設定する。
方式は、各ノード上の信号値に対する検証内容を下表の
ように設定する。
上表のノード（６），（８），（10），（17），（1
9）に対する検証内容 において、「１」は論理値１をドライブしている状態、
「φ」は論理値φをドライブしている状態、 は両方の状態を満たすことが必要であることを示してい
る。ここで１つのノードにおける「ドライブ状態」と
は、トランジスタレベルで定義するとVDD（１）から、
そのノードまで、あるいはGND（２）からそのノードま
での経路上のすべてのＭＳトランジスタがＮして導
通している状態である。
9）に対する検証内容 において、「１」は論理値１をドライブしている状態、
「φ」は論理値φをドライブしている状態、 は両方の状態を満たすことが必要であることを示してい
る。ここで１つのノードにおける「ドライブ状態」と
は、トランジスタレベルで定義するとVDD（１）から、
そのノードまで、あるいはGND（２）からそのノードま
での経路上のすべてのＭＳトランジスタがＮして導
通している状態である。
したがって、従来の未変化ノード検出方式は、第２図
において、ドミノ回路（15）が、入力テストパターンに
より正常動作した場合においても、ノード（８），（1
0）を未変化ノード（注：可能な信号値状態を実際には
取らなかったノード。）として検出してしまう。ノード
（８），（10）はNMOSトランジスタ（９），（11）及び
（12）を介して固定信号素子GND（２）を唯一のデータ
ソースとして持っているため、論理値φをドライブして
いる状態とフローティング状態を取るのが正常動作であ
り、論理値１ドライブ状態を取らないために、未動作ノ
ードとして検出されるのは不当である。
において、ドミノ回路（15）が、入力テストパターンに
より正常動作した場合においても、ノード（８），（1
0）を未変化ノード（注：可能な信号値状態を実際には
取らなかったノード。）として検出してしまう。ノード
（８），（10）はNMOSトランジスタ（９），（11）及び
（12）を介して固定信号素子GND（２）を唯一のデータ
ソースとして持っているため、論理値φをドライブして
いる状態とフローティング状態を取るのが正常動作であ
り、論理値１ドライブ状態を取らないために、未動作ノ
ードとして検出されるのは不当である。
従来の未変化ノード検出方式は、論理ゲートに対して
論理値１とφを出力したか否かを検証する機能だけで、
ノードの取る信号値状態を検証するので、固定信号素子
（VDD（１）,GND（２））を唯一のデータソースとして
持つノード（８）と（10）に対して必要十分な動作検証
を行なっていなかった。このため、これらのノードを含
む回路モデルに対して、正確なテストパターン評価がで
きなかった。
論理値１とφを出力したか否かを検証する機能だけで、
ノードの取る信号値状態を検証するので、固定信号素子
（VDD（１）,GND（２））を唯一のデータソースとして
持つノード（８）と（10）に対して必要十分な動作検証
を行なっていなかった。このため、これらのノードを含
む回路モデルに対して、正確なテストパターン評価がで
きなかった。
この発明は上記のような問題点を解消するためになさ
れたもので、デジタル回路において、「ＭＳトランジ
スタで記述された論理の動作」と「論理ゲートの動作」
が混在する論理シミュレーション回路モデルに対する、
テストパターンの評価を故障検出シミュレーション（De
tectable Fault Simulatiou）に比べて短い処理時間で
行い未動作素子を正確に検出することを目的とする。
れたもので、デジタル回路において、「ＭＳトランジ
スタで記述された論理の動作」と「論理ゲートの動作」
が混在する論理シミュレーション回路モデルに対する、
テストパターンの評価を故障検出シミュレーション（De
tectable Fault Simulatiou）に比べて短い処理時間で
行い未動作素子を正確に検出することを目的とする。
この発明に係る未変化ノード検出方式によるテストパ
ターン評価方式は論理シミュレーション用の回路接続記
述から、回路内のノードを入力素子モデルのタイプに応
じて分類し、ノードの分類別に、個別の内容の検証を論
理シミュレーション結果（注：テストパターン入力によ
り実際に各ノードが取った信号値の変化結果。）に対し
て行うものである。
ターン評価方式は論理シミュレーション用の回路接続記
述から、回路内のノードを入力素子モデルのタイプに応
じて分類し、ノードの分類別に、個別の内容の検証を論
理シミュレーション結果（注：テストパターン入力によ
り実際に各ノードが取った信号値の変化結果。）に対し
て行うものである。
この発明における、入力素子タイプ別ノード信号値検
証は各ノードが取り得る信号値をそのノードへの入力と
なる素子モデルの動作に応じて設定し、テストパターン
の入力により実際に設定した信号値を取るか否かを検証
することにより、未変化ノードをユーザに知らせて、テ
ストパターンを評価する。
証は各ノードが取り得る信号値をそのノードへの入力と
なる素子モデルの動作に応じて設定し、テストパターン
の入力により実際に設定した信号値を取るか否かを検証
することにより、未変化ノードをユーザに知らせて、テ
ストパターンを評価する。
以下、この発明の一実施例を図について説明する。図
３はこの発明の一実施例によるデジタル回路テストパタ
ーン評価システムを示す構成図であり、図において、10
1はデジタル回路モデルの回路接続データを格納するデ
ータ格納部、102は回路接続データを参照してデジタル
回路モデル内の各ノードに接続される素子モデルの動作
タイプを認識し、各ノードが取り得る信号値の状態を当
該素子モデルの動作タイプに応じて設定する状態設定
部、103はテストパターンを格納するテストパターン格
納部、104はデジタル回路に対してテストパターンを入
力し、各ノードの信号値の状態を観測する状態観測部、
105は状態観測部104により観測された各ノードの信号値
の状態が状態設定部102により設定された信号値の状態
と一致するか否かを判別し、信号値の状態が一致しない
ノードを検出するとともに、その判別結果に基づいて回
路活性化率を演算する検証部である。下表は、デジタル
回路の構成要素である。素子の動作タイプ別分類表であ
る。
３はこの発明の一実施例によるデジタル回路テストパタ
ーン評価システムを示す構成図であり、図において、10
1はデジタル回路モデルの回路接続データを格納するデ
ータ格納部、102は回路接続データを参照してデジタル
回路モデル内の各ノードに接続される素子モデルの動作
タイプを認識し、各ノードが取り得る信号値の状態を当
該素子モデルの動作タイプに応じて設定する状態設定
部、103はテストパターンを格納するテストパターン格
納部、104はデジタル回路に対してテストパターンを入
力し、各ノードの信号値の状態を観測する状態観測部、
105は状態観測部104により観測された各ノードの信号値
の状態が状態設定部102により設定された信号値の状態
と一致するか否かを判別し、信号値の状態が一致しない
ノードを検出するとともに、その判別結果に基づいて回
路活性化率を演算する検証部である。下表は、デジタル
回路の構成要素である。素子の動作タイプ別分類表であ
る。
上記分類にしたがって、回路接続記述内の各ノードに
対して、「ノードが取り得る信号値」を設定する処理フ
ローを第１図のフローチャートに示す。
対して、「ノードが取り得る信号値」を設定する処理フ
ローを第１図のフローチャートに示す。
図において、フラグNF1とNFφは各ノードに個別に設
定される検証内容で、そのノードをドライブする能動素
子の動作タイプに対応しており、「NF1＝１が真」は論
理値１を取り得ること、「NFφ＝１が真」は論理値φを
取り得ることを表わしている。
定される検証内容で、そのノードをドライブする能動素
子の動作タイプに対応しており、「NF1＝１が真」は論
理値１を取り得ること、「NFφ＝１が真」は論理値φを
取り得ることを表わしている。
また、SNF1とSNFφは受動素子のソース入力端側の
「ノードが取り得る信号値」設定情報であり、論理演算
子「Ｖ」は論理和を表わしている。
「ノードが取り得る信号値」設定情報であり、論理演算
子「Ｖ」は論理和を表わしている。
次に作用を説明する。
まず、状態設定部102が第２図に示すデジタル回路モ
デルに対して、この発明は回路接続記述から、回路内の
「ノードが取り得る信号値」を第１図の処理フローに従
って設定する。第２図において、能動素子を入力とする
ノード（４）をNF1,FNφ設定対象とすると、能動素子の
動作タイプが固定信号素子VDD（１）であるので、NF1に
１を立てる。次に、このノード（４）にPMOSトランジス
タ（５）のソース入力端が接続しているので、出力端側
のノード（６）にNF1,NFφ設定対象と移して、ソース側
の設定情報SNF1,SNφと論理和を取る。これによって、
ソース側の設定情報がノード（６）に伝達される。同様
に、GND（２）を入力とするノード（13），（14），及
び論理ゲートを入力とするノード（17）に対して、処理
を実施すると、各ノードの設定は次のようになる。
デルに対して、この発明は回路接続記述から、回路内の
「ノードが取り得る信号値」を第１図の処理フローに従
って設定する。第２図において、能動素子を入力とする
ノード（４）をNF1,FNφ設定対象とすると、能動素子の
動作タイプが固定信号素子VDD（１）であるので、NF1に
１を立てる。次に、このノード（４）にPMOSトランジス
タ（５）のソース入力端が接続しているので、出力端側
のノード（６）にNF1,NFφ設定対象と移して、ソース側
の設定情報SNF1,SNφと論理和を取る。これによって、
ソース側の設定情報がノード（６）に伝達される。同様
に、GND（２）を入力とするノード（13），（14），及
び論理ゲートを入力とするノード（17）に対して、処理
を実施すると、各ノードの設定は次のようになる。
すなわち、ノード（８），（10）は固定信号素子GND
（２）を唯一のデータソースとして持っているため、論
理値φをドライブされることのみを検証対象とする。ま
た、ノード（６）はVDD（１）をデータソースに持つPM
Ｓトランジスタ（５）の出力と、GND（２）をデータ
ソースに持つNMＳトランジスタ（７）の出力が競合
し、論理（ドミノ回路（15））を形成するノードであ
り、インバータ（論理ゲート）（16）と同様の検証対象
となる。
（２）を唯一のデータソースとして持っているため、論
理値φをドライブされることのみを検証対象とする。ま
た、ノード（６）はVDD（１）をデータソースに持つPM
Ｓトランジスタ（５）の出力と、GND（２）をデータ
ソースに持つNMＳトランジスタ（７）の出力が競合
し、論理（ドミノ回路（15））を形成するノードであ
り、インバータ（論理ゲート）（16）と同様の検証対象
となる。
以上の「ノードの取り得る信号値は、そのノードをド
ライブする能動素子の出力値に依存する」という考え方
から、設定したフラグNF1,NFφの値と、テストパターン
の入力により各ノードが実際に取り得た信号値とが一致
するか否かを検証部105が検証し、可能な信号値を満た
さなかったノードを未変化ノードとして検出する。
ライブする能動素子の出力値に依存する」という考え方
から、設定したフラグNF1,NFφの値と、テストパターン
の入力により各ノードが実際に取り得た信号値とが一致
するか否かを検証部105が検証し、可能な信号値を満た
さなかったノードを未変化ノードとして検出する。
なお、上記実施例とは別に、 故障という考えを用いず、テストパターンを評価する
値として、「回路活性化率（Logical Activity）」とこ
の発明によって、正確に求めることができる。この評価
値は、状態変化の割合を示す量の１つで、等価故障を含
めた時の最大故障検出率でもある。次式により「回路活
性化率」を求める。
値として、「回路活性化率（Logical Activity）」とこ
の発明によって、正確に求めることができる。この評価
値は、状態変化の割合を示す量の１つで、等価故障を含
めた時の最大故障検出率でもある。次式により「回路活
性化率」を求める。
ただし、分母は、第１図のフローチャートに示す処理
によりNF1＝１と設定されたノード数とNFφ＝１と設定
されたノード数の総和から回路動作の影響を受けない固
定信号素子を入力とするノード（第２図に示すノード
（４），（13），（14）を除いたものである。また、分
子は、テストパターンの入力により「設定された可能な
論理値状態」を実際に取った数の総和である。
によりNF1＝１と設定されたノード数とNFφ＝１と設定
されたノード数の総和から回路動作の影響を受けない固
定信号素子を入力とするノード（第２図に示すノード
（４），（13），（14）を除いたものである。また、分
子は、テストパターンの入力により「設定された可能な
論理値状態」を実際に取った数の総和である。
一方トランジスタレベルで記述されたドミノ回路（1
5）の論理に対して、「可制御性」と「活性化率」を求
めることが可能である。
5）の論理に対して、「可制御性」と「活性化率」を求
めることが可能である。
第２図のドミノ回路（15）に示すように、VDD（１）
をデータソースに持つPMＳトランジスタ（５）の出力
とGND（２）をデータソースに持つNMＳトランジスタ
（７）の出力が競合するノード（６）上の信号値を、ド
ミノ回路（15）と考えることがこの発明により可能であ
る。ノード（６）上の信号値が「φ」を取った回数を入
力信号線（３）への入力テストパターン数で割り、「φ
可制御性Ｃφ」を求め同様に、ノード（６）上の信号値
が「１」を取った回数をテストパターン数で割「１可制
御性C1」を求める。
をデータソースに持つPMＳトランジスタ（５）の出力
とGND（２）をデータソースに持つNMＳトランジスタ
（７）の出力が競合するノード（６）上の信号値を、ド
ミノ回路（15）と考えることがこの発明により可能であ
る。ノード（６）上の信号値が「φ」を取った回数を入
力信号線（３）への入力テストパターン数で割り、「φ
可制御性Ｃφ」を求め同様に、ノード（６）上の信号値
が「１」を取った回数をテストパターン数で割「１可制
御性C1」を求める。
次にシミュレーション実行時に、１つの入力信号線
（３）Ｌへの信号値変化に対して、ノード（６）上の信
号値変化が観測される回数、すなわち各経路が活性化さ
れた回数を数えて、テストパターン数で割り「活性化率
Ｓ（Ｌ）」を求める。
（３）Ｌへの信号値変化に対して、ノード（６）上の信
号値変化が観測される回数、すなわち各経路が活性化さ
れた回数を数えて、テストパターン数で割り「活性化率
Ｓ（Ｌ）」を求める。
以上のように、この発明によればトランジスタレベル
の回路記述を含むデジタル回路の論理シミュレーション
モデルに対する、テストパターン評価が可能となり、ま
た、論理シミュレーション結果に対して検証を行うの
で、故障検出シミュレーションに比べて高速に処理する
ことができ、大規模なデジタル回路に使用可能である。
の回路記述を含むデジタル回路の論理シミュレーション
モデルに対する、テストパターン評価が可能となり、ま
た、論理シミュレーション結果に対して検証を行うの
で、故障検出シミュレーションに比べて高速に処理する
ことができ、大規模なデジタル回路に使用可能である。
第１図はこの発明の一実施例によるデジタル回路テスト
パターン評価システムにおいて回路内のノードに対し
て、検証内容を設定する処理のフローチャート、第２図
はテストパターン評価の対象となるデジタル回路例を示
す回路図、第３図はこの発明の一実施例によるデジタル
回路テストパターン評価システムを示す構成図である。
パターン評価システムにおいて回路内のノードに対し
て、検証内容を設定する処理のフローチャート、第２図
はテストパターン評価の対象となるデジタル回路例を示
す回路図、第３図はこの発明の一実施例によるデジタル
回路テストパターン評価システムを示す構成図である。
Claims (1)
- 【請求項１】デジタル回路モデルの回路接続データを格
納するデータ格納部と、上記回路接続データを参照して
上記デジタル回路モデル内の各ノードに接続される素子
モデルの動作タイプを認識し、各ノードが取り得る信号
値の状態を当該素子モデルの動作タイプに応じて設定す
る状態設定部と、上記デジタル回路に対してテストパタ
ーンを入力し、各ノードの信号値の状態を観測する状態
観測部と、上記状態観測部により観測された各ノードの
信号値の状態が上記状態設定部により設定された信号値
の状態と一致するか否かを判別し、信号値の状態が一致
しないノードを検出するとともに、その判別結果に基づ
いて回路活性化率を演算する検証部とを備えたデジタル
回路テストパターン評価システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092558A JP2933137B2 (ja) | 1989-04-12 | 1989-04-12 | デジタル回路テストパターン評価システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092558A JP2933137B2 (ja) | 1989-04-12 | 1989-04-12 | デジタル回路テストパターン評価システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271274A JPH02271274A (ja) | 1990-11-06 |
| JP2933137B2 true JP2933137B2 (ja) | 1999-08-09 |
Family
ID=14057748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1092558A Expired - Fee Related JP2933137B2 (ja) | 1989-04-12 | 1989-04-12 | デジタル回路テストパターン評価システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933137B2 (ja) |
-
1989
- 1989-04-12 JP JP1092558A patent/JP2933137B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02271274A (ja) | 1990-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |