JP2933000B2 - セル損失回避システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非同期転送通信モ
ード（ＡＴＭ）ネットワークにおけるバーストトラフィ
ック発生時のセル損失回避システムに関し、特に予備メ
モリを利用したセル損失回避システムに関する。

【０００２】

【従来の技術】ＡＴＭネットワーク内においてバースト
トラフィックが発生した場合に、入力したセルの量が、
各装置が用意しているバッファ容量を超えることにより
セル損失が発生する。従来、この種のセル損失を回避す
る方法としては、単にバッファ容量を大きくする方法
や、もしくはＡＴＭネットワーク内全体の制御を行うこ
とによりバーストトラフィックのバースト量を抑える方
式や、バーストの発生そのものを抑えるというような方
法が提案されている。

【０００３】例えば、特開平４−３３６８３１号公報に
開示されるセル損失を回避する方法においては、バース
トトラフィックが発生した場合に、装置等において一旦
バッファに記憶しておき、予め申告されているバースト
に関するパラメータに基づき、バーストトラフィックを
構成したセルを、ある送出間隔にて送信することにより
セルの平滑化を図ったトラフィックシェーピング方法を
利用する技術が示されている。

【０００４】

【発明が解決しようとする課題】しかし、上述した従来
のＡＴＭネットワークにおけるバーストトラフィック発
生時のセル損失回避方法においては、何れも装置等にお
ける全体の総バッファ量が多くなるという問題点があっ
た。このように全体の総バッファ量が多くなる原因は、
それぞれのパスに設けられたバッファが互いに何の関連
もなく独立して存在するという点にある。

【０００５】本発明の目的は、上記従来の欠点を解消
し、ネットワークの複数のパスを処理するノードに設け
られるバッファ量の総量を小さく抑えることができると
共に、バーストトラフィックによるセル損失を適切に回
避することができるセル損失回避システムを提供するこ
とにある。

【０００６】

【課題を解決するための手段】上記目的を達成する本発
明は、ネットワーク内の複数のパスを処理するノードの
セル損失回避システムであって、入力したセルをバッフ
ァリングして出力する各パス毎に設けられた複数のセル
バッファ部と、前記複数のセルバッファ部に対し共通に
接続可能な予備セルバッファ部と、前記セルバッファ部
の故障発生時に、前記予備セルバッファ部を、当該セル
バッファ部と切り替えて接続する切替え手段と、前記セ
ルバッファ部内のセルの数がバーストトラフィック発生
によりバッファの容量を越えるときに、前記予備セルバ
ッファ部を当該セルバッファ部に対して追加接続する制
御を行う制御部とを備え、前記セルバッファ部は、セル
の量が前記セルバッファ部の容量を超えるときに、前記
制御部に対してバッファオーバーフロー信号を出力する
手段と、前記バッファオーバーフロー信号に対応して前
記制御部から出力される制御信号によって、入力を前記
予備セルバッファ部の出力に接続する手段と、自身のハ
ードウェア異常を検出して前記制御部に異常信号を出力
する監視手段を備え、前記予備セルバッファ部は、前記
制御部から出力される制御信号によって、前記パスに接
続する手段と、セル数が０となったことを示すセルなし
信号を前記制御部に出力手段を備え、前記制御部は、前
記予備セルバッファ部からのセルなし信号が入力され、
かつ前記セルバッファ部のバッファオーバーフロー信号
が出力されなくなるまで、前記制御信号を出力して前記
予備セルバッファ部を前記セルバッファ部に追加接続し
続けると共に、前記切替え手段は、前記セルバッファ部
及び前記予備セルバッファ部と切替え可能に接続され、
前記セルバッファ部の前記監視手段からの異常信号によ
って前記制御部から出力される制御信号によって前記セ
ルバッファ部との接続を切り離し、切り離した当該セル
バッファ部の代わりに前記予備セルバッファ部を接続す
ることを特徴とする。

【０００７】

【０００８】

【０００９】

【００１０】

【００１１】

【００１２】

【００１３】

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１に、本発明の第１実施例による
セル損失回避システムの構成ブロック図を示す。図１に
おいて、本実施例のセル損失回避システムは、ｎ本のパ
スに対するｎ個のセル入力端点１０１ａ〜１０１ｎと、
ｎ個のセルバッファ部１１ａ〜１１ｎと、予備セルバッ
ファ部１２と、制御部１３と、セル出力端点１０２ａ〜
１０２ｎとで構成されている。

【００１４】本実施例のセル損失回避システムは、ｎ本
のパスに対するｎ個のセルバッファ部１１ａ〜１１ｎを
備え、それぞれのセルバッファ部１１ａ〜１１ｎ内のメ
モリ使用量を監視して、メモリ内のセルの量がメモリ容
量を超える場合に、該当するパスに対して予備セルバッ
ファ部１２を追加接続するように制御する構成となって
いる。

【００１５】ｎ個のセルバッファ部１１ａ〜１１ｎは、
それぞれセル入力端点１０１ａ〜１０１ｎ及び予備セル
バッファ部１２のメモリ出力側に接続され、制御部１３
からの制御信号Ｓ２により後述のセレクタを制御してセ
ル入力信号を選択する。そして、セルをセルバッファ部
１１ａ〜１１ｎにてバッファリングした後、セル出力端
点１０２ａ〜１０２ｎへ出力すると共に、セルバッファ
部１１ａ〜１１ｎのメモリ内のセルの量が、メモリ容量
を超える時には、バッファオーバーフロー信号Ｓ１を出
力する。

【００１６】予備セルバッファ部１２は、ｎ本全てのパ
スのセル入力端点１０１ａ〜１０１ｎ及び制御部１３と
接続され、セレクタにて選択した後のセルをメモリ内に
バッファリングして、ｎ個の各パスのセルバッファ部１
１ａ〜１１ｎへセルを出力する。

【００１７】制御部１３は、各セルバッファ部１に接続
され、バッファオーバーフローしたパスを予備セルバッ
ファ部１２に接続するための制御信号Ｓ２を発生し、全
てのセルバッファ部１１ａ〜１１ｎと、予備セルバッフ
ァ部１２に通知する。

【００１８】以下、上述した各構成要素について詳細に
説明する。セルバッファ部１１ａ〜１１ｎは、例えばセ
レクタとＲＡＭ（ランダムアクセスメモリ）とカウンタ
の組み合わせによって実現することができる。

【００１９】図２は、上記したセルバッファ部１１ａ〜
１１ｎの構成例を示すブロック図である。図２におい
て、このセルバッファ部１１ａ〜１１ｎは、セレクタ２
１、ＲＡＭ２２及びアップダウンカウンタ２３から構成
される。

【００２０】セレクタ２１は、セル入力端点１０１ａ〜
１１ｎから入力したセルかあるいは予備セルバッファ部
１２から入力したセルかを制御部１３からの制御信号Ｓ
２に基づいて選択し、その結果選択されたセルをＲＡＭ
２２へ出力する。ＲＡＭ２２は、セレクタ２１からのセ
ルをバッファリングした後、セル出力端点１０２ａ〜１
０２ｎに対して出力する。

【００２１】アップダウンカウンタ２３は、前述したＲ
ＡＭ２２に対してセル入力された場合に、カウンタ値を
＋１し、ＲＡＭ２２よりセルが出力された場合に、カウ
ンタ値を−１する。これにより、アップダウンカウンタ
２３のカウンタ値によって、現在のＲＡＭ２２内のセル
の量を知ることができる。従って、このアップダウンカ
ウンタ２３のカウンタ値がバッファ容量を超える場合に
は、バッファオーバーフロー信号Ｓ１を制御部１３に対
して出力する。

【００２２】次に、予備セルバッファ部１２について詳
細に説明する。この予備セルバッファ部１２は、セレク
タ、ＲＡＭ及びカウンタの組み合わせで実現できる。図
３は、予備セルバッファ部１２の構成例を示すブロック
図である。図３において、予備セルバッファ部１２は、
セレクタ３１、ＲＡＭ３２及びアップダウンカウンタ３
３から構成される。

【００２３】セレクタ３１は、ｎ本全てのパスのセル入
力端点１０１ａ〜１１ｎからのセルを入力とし、制御部
１３からの制御信号Ｓ２によりパスを選択して、その結
果選択されたセルをＲＡＭ３２へ出力する。ＲＡＭ３２
は、セレクタ３１からのセルをバッファリングした後、
ｎ個のセルバッファ部１１ａ〜１１ｎへ出力する。

【００２４】また、アップダウンカウンタ３３は、前述
したＲＡＭ３２に対してセル入力された場合にカウンタ
値を＋１し、ＲＡＭ３２よりセルが出力された場合にカ
ウンタ値を−１する。アップダウンカウンタ２３のカウ
ンタ値によって、現在のＲＡＭ３２内のセルの量を知る
ことができるため、このカウンタ値が「０」になった場
合、セルなし信号Ｓ３を制御部１３に対して出力する。

【００２５】次に、上記のように構成される本実施例の
セル損失回避システムの動作について、図４，５を参照
して説明する。

【００２６】バーストトラフィックが発生していない通
常の状態、すなわちセルバッファ部１１ａ〜１１ｎのバ
ッファオーバーフロー信号Ｓ１が発生していない場合の
セルの流れを図４に示す。この時、制御部１３は特に制
御信号Ｓ２を出力しないので、各パスのセル入力端点１
０１ａ〜１０１ｎに入力したセルは、それぞれに対応し
たセルバッファ部１１ａ〜１１ｎに入力されバッファリ
ングされた後、セル出力端点１０２ａ〜１０２ｎへと出
力される。

【００２７】ここで、予備セルバッファ部１２は、制御
部１３からの制御信号Ｓ２がセルバッファ部１１ａ〜１
１ｎと同様に出力されないため、どのパスも選択してい
ない状態となる。

【００２８】一方、バーストトラフィックが発生した場
合（ここでは、例として１番目のパスにバーストトラフ
ィックが発生した場合を想定する）、すなわちセルバッ
ファ部１１ａのバッファオーバーフロー信号Ｓ１が発生
した場合のセルの流れを図５に示す。

【００２９】この時、制御部１３は１番目のパスのセル
バッファ部１１ａ及び予備セルバッファ部１２に対し、
予備セルバッファ部１２によってバッファリングが実行
されるように制御信号Ｓ２を出力して制御する。具体的
には、該当する１番目のセルバッファ部１１ａのセレク
タ２１に対して、予備セルバッファ部１２と接続させる
ための制御信号Ｓ２を出力すると共に、予備セルバッフ
ァ部１２のセレクタ３１に対しては、該当する１番目の
パスと接続するような制御信号Ｓ２を出力する。

【００３０】このように制御信号Ｓ２を出力して１番目
のセルバッファ部１１ａと予備セルバッファ部１２を制
御することにより、バーストトラフィック中に存在する
セルは、予備セルバッファ部１２にバッファリングされ
ることになる。ここで、該当する１番目のセルバッファ
部１１ａのバッファリングされているセルについては、
順次セル出力端点１０２へ出力されるが、予備セルバッ
ファ部１２にはセルが存在するので、この予備セルバッ
ファ部１２内のセルが無くなるまで、すなわちセルのバ
ーストがおさまり、予備セルバッファ部１２のアップダ
ウンカウンタ３３のカウンタ値が“０”となり、かつ該
当する１番目のセルバッファ部１１ａのセルバッファオ
ーバーフロー信号Ｓ１が発生しなくなるまで、この接続
状態を継続する。

【００３１】上記のようにセルバッファ部１１ａ〜１１
ｎがバーストトラフィックによりオーバーフローした場
合に、そのセルバッファ部の代わりにセルのバッファリ
ングを行なう予備セルバッファ部１２を設ける構成とし
たので、すなわち、予備セルバッファ部１２を通常のセ
ルバッファ部に追加することで一時的にバッファ容量を
増やすことのできる構成としたので、各パスに対して設
けられているセルバッファ部１１ａ〜１１ｎの容量を必
要以上に大きく設定する必要がなくバッファの総容量を
小さく抑えることが可能となる。つまり、バーストトラ
フィック発生時のセル損失を最小のメモリ構成で回避可
能となる。

【００３２】次に本発明の第２実施例によるセル損失回
避システムについて詳細に説明する。図６に、本発明の
第２実施例によるセル損失回避システムの構成ブロック
図を示す。図７は、セルバッファ部の構成例を示すブロ
ック図である。図６及び図７において、図１及び図２の
第１実施例と共通の構成要素については、同じ符号を付
して説明を省略する。

【００３３】図６を参照すると、全てのセルバッファ部
４１ａ〜４１ｎの出力とセル出力端点１０２ａ〜１０２
ｎとの間に、パスセレクタ４２ａ〜４２ｎが設けられて
いる。このパスセレクタ４２ａ〜４２ｎは、セルバッフ
ァ部４１ａ〜４１ｎの出力と予備セルバッファ部１２の
出力を入力とし、制御部１３−１からの切り替え制御信
号Ｓ４に基づいて選択したセルをセル出力端点１０２ａ
〜１０２ｎに出力するものである。

【００３４】また、全てのセルバッファ部４１ａ〜４１
ｎにおいて、図７に示すように、それぞれハードウェア
の状態を監視し、異常が検出された場合に制御部１３−
１に対して異常信号Ｓ５を出力する監視回路４４を設け
ている。更に、制御部１３−１は、各セルバッファ部４
１ａ〜４１ｎからの異常信号Ｓ５に基づいて異常が発生
しているセルバッファ部４１ａ〜４１ｎを切り離し、そ
の切り離したセルバッファ部４１ａ〜４１ｎの代わりに
予備セルバッファ部１２と接続するための切り替え制御
信号Ｓ４を前述したパスセレクタ４２ａ〜４２ｎ及び予
備セルバッファ部１２に出力する。

【００３５】バーストトラフィックが発生していない場
合の動作及びバーストトラフィックが発生した場合の動
作については、第１実施例の場合と同様である。

【００３６】この第２の実施例では、故障発生時に予備
セルバッファ部１２を、セルバッファ部４１ａ〜４１ｎ
と切り替えるような冗長構成とすることにより、通常状
態では使用されていない予備セルバッファ部１２のＲＡ
Ｍ３２をバーストトラフィック対策用のバッファとして
使用すると共に、セルバッファ部４１ａ〜４１ｎの故障
発生時の予備バッファとして使用してメモリの有効利用
を実現している。

【００３７】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。

【００３８】

【発明の効果】以上説明したように本発明のセル損失回
避システムによれば、全てのパスに共通のバッファを予
備バッファとして設けるたので、パス毎にバーストトラ
フィックによるセル損失を回避するためにバッファの容
量をそれぞれに一様に大きくして設ける必要がなくなる
ため、バッファの総容量を最小限に抑えることができる
と共に、セル損失を適切に回避することができるという
効果が得られる。すなわち、バーストトラフィック発生
時のセル損失を最小のメモリ構成で回避可能となる。

【００３９】また、本来のセルバッファ部の故障発生時
に、故障したセルバッファ部の代わりに予備バッファを
切替え接続する構成とすることにより、メモリの有効利
用を図ることができる効果が得られる。

【図面の簡単な説明】

【図１】 本発明の第１実施例によるセル損失回避シス
テムの構成ブロック図である。

【図２】 第１実施例によるセル損失回避システムのセ
ルバッファ部の構成例を示すブロック図である。

【図３】 第１実施例によるセル損失回避システムの予
備セルバッファ部の構成例を示すブロック図である。

【図４】 バーストトラフィックが発生していない通常
の状態のセルの流れを示す図である。

【図５】 バーストトラフィックが発生した状態のセル
の流れを示す図である。

【図６】 本発明の第２実施例によるセル損失回避シス
テムの構成ブロック図である。

【図７】 第２実施例によるセル損失回避システムのセ
ルバッファ部の構成例を示すブロック図である。

【符号の説明】

１１ａ〜１１ｎ，４１ａ〜４１ｎ セルバッファ部 １２ 予備セルバッファ １３，１３−１ 制御部 ２１，３１ セレクタ ２２，３２ ＲＡＭ ２３，３３ アップダウンカウンタ ４２ａ〜４２ｎ パスセレクタ部 ４４ 監視回路 １０１ａ〜１０１ｎ セル入力端点 １０２ａ〜１０２ｎ セル出力端点 Ｓ１ セルバッファオーバーフロー信号 Ｓ２ 制御信号 Ｓ３ セルなし信号 Ｓ４ 切り替え制御信号 Ｓ５ 異常信号

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ネットワーク内の複数のパスを処理する
   ノードのセル損失回避システムであって、 入力したセルをバッファリングして出力する各パス毎に
   設けられた複数のセルバッファ部と、 前記複数のセルバッファ部に対し共通に接続可能な予備
   セルバッファ部と、前記セルバッファ部のハードウェア異常発生時に、前記
   予備セルバッファ部を、当該セルバッファ部と切り替え
   て接続する切替え手段と、 前記セルバッファ部内のセルの数がバーストトラフィッ
   ク発生によりバッファの容量を越えるときに、前記予備
   セルバッファ部を当該セルバッファ部に対して追加接続
   する制御を行う制御部とを備え、前記セルバッファ部は、セルの量が前記セルバッファ部
   の容量を超えるときに、前記制御部に対してバッファオ
   ーバーフロー信号を出力する手段と、前記バッファオー
   バーフロー信号に対応して前記制御部から出力される制
   御信号によって、入力を前記予備セルバッファ部の出力
   に接続する手段と、自身のハードウェア異常を検出して
   前記制御部に異常信号を出力する監視手段を備え、 前記予備セルバッファ部は、前記制御部から出力される
   制御信号によって、前記パスに接続する手段と、セル数
   が０となったことを示すセルなし信号を前記制御部に出
   力手段を備え、 前記制御部は、前記予備セルバッファ部からのセルなし
   信号が入力され、かつ前記セルバッファ部のバッファオ
   ーバーフロー信号が出力されなくなるまで、前記制御信
   号を出力して前記予備セルバッファ部を前記セルバッフ
   ァ部に追加接続し続けると共に、 前記切替え手段は、前記セルバッファ部及び前記予備セ
   ルバッファ部と切替え可能に接続され、前記セルバッフ
   ァ部の前記監視手段からの異常信号によって前記制御部
   から出力される制御信号によって前記セルバッファ部と
   の接続を切り離し、切り離した当該セルバッファ部の代
   わりに前記予備セルバッファ部を接続する ことを特徴と
   するセル損失回避システム。