JP2931396B2 - 薄膜トランジスタアレーの製造方法 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、液晶表示装置に好適な薄膜トランジスタア
レーの製造方法に関するものである。

（ロ）従来の技術 近年、マトリクス配置された多数の画素単位の表示電
極ごとにスイッチングトランジスタとして動作する薄膜
トランジスタ（以下TFTと称する）を結合し、このTFTを
駆動回路としたアクティブマトリクス表示装置が開発さ
れている。この表示装置は非常に鮮明な表示が得られる
ことから、CRTに替わる薄型表示装置として注目されて
いる。

第９図（ａ）に従来のアクティブマトリクス表示装置
におけるTFTアレーの画素単位の平面図を示し、同図
（ｂ）にTFT位置のＡ−Ａ′線に沿った断面図を示す。T
FTアレーは透明絶縁性基板１、ゲート電極２を備えたゲ
ート配線20、絶縁膜（ゲート絶縁膜）３、半導体膜４、
ソース電極6,ドレイン電極７を備えたドレイン電極70及
び表示電極８で構成されている。このTFT製造に際して
は、ゲート電極２形成，半導体膜４の島化，表示
電極８形成及びソース電極６及びドレイン電極７形成
を行うために、最低４回のフォトマスク工程が必要であ
る。

（ハ）発明が解決しようとする課題 このようにTFTアレーの製造におけるスループット低
下の最大の原因は製造工程の長いことである。特に製造
コスト低減という観点からスループットの向上が強く望
まれている。TFTアレーは、成膜、フォトリソ、エッチ
ングの３工程の繰り返しで製造されるが、なかでもTFT
アレー製造時のスループットを決めるのは高精度位置合
わせを必要とするマスクアライナーを使用したフォトリ
ソ工程である。

従って、TFTアレー製造工程におけるフォトマスク使
用枚数を低減することにより、スループットを向上させ
製造コストを低減させることができる。現状の装置能力
では、例えば４枚のフォトマスクで製造していたTFTを
３枚で製造すると、スループットは4/3倍になると言っ
ても過言ではない。

（ニ）課題を解決するための手段 透明絶縁性基板上に、ゲート電極領域と配線幅を局部
的に細くした細線化領域とを交互に備えた不透明なゲー
ト配線を形成するゲート配線形成工程、 少なくとも前記ゲート配線上に第１絶縁膜を成膜する
絶縁膜形成工程、 該絶縁膜上に半導体膜を成膜する半導体膜形成工程、 前記基板の裏面から露光処理を施し、上記ゲート配線
をマスクとして半導体膜上にレジストパターンを形成す
るレジストパターン形成工程、 該レジストパターンをマスクとして、細線化領域上の
半導体膜をエッチング除去することにより、該細線化領
域以外のゲート配線位置に島化された半導体膜を形成す
る半導体膜形成工程、 半導体膜上にドレイン電極とソース電極を形成する電
極形成工程からなるものである。

（ホ）作用 本発明により、TFTアレー製造工程のフォトマスク使
用枚数が低減し、スループットの向上更には製造コスト
の低減が図れる。また、セルフアライメント法により半
導体膜を微細加工するので、パターンは高精度位置合わ
せされた一定形状のパターニングが可能となり、TFT特
性の安定化に役立つ。

（ヘ）実施例 ＜実施例１＞ 第１図に本発明の製造方法の実施例によって得られる
アクティブマトリクス液晶表示装置のTFTアレーの画素
単位の平面図を示す。第１図のＡ−Ａ′線（TFT領域）
に沿った各製造工程の断面図を第２図（ｉ）乃至（ｖ）
に、第１図のＢ−Ｂ′線（ゲート配線の通常領域）に沿
った各製造工程の断面図を第３図（ｉ）乃至（ｖ）に、
第１図のＣ−Ｃ′線（ゲート配線の細線化領域）に沿っ
た各製造工程の断面図を第４図（ｉ）乃至（ｖ）に示
し、それに従って説明する。

第１工程〔第２図（ｉ），第３図（ｉ），第４図
（ｉ）〕 ガラス等からなる透明絶縁性基板上にMo,Cr,W,Ti,Ta,
Al等からなるゲート電極２を局部的に備えたゲート配線
20を形成し、Ｐ−CVDにより絶縁膜３（ゲート絶縁
膜），半導体膜4,不純物半導体膜４′を連続的に堆積す
る。

第２工程〔第２図（ii），第３図（ii），第４図（i
i）〕 ポジレジストを塗布し、前記基板裏面からの露光によ
りゲート電極２とゲート配線20上に半導体膜４と不純物
半導体膜４′のエッチング表マスクとなるレジスト30を
形成する。ゲート電極２とゲート配線２のパターンエッ
ジで光回折が発生するので、レジスト30はゲート電極２
とゲート配線20よりも小さなパターンで形成される。露
光エネルギー（照度と露光時間の積）を大きくするとレ
ジスト30のパターン寸法は小さくなる。従って、露光エ
ネルギーを非常に大きくすることでＣ−Ｃ′線上の細線
化領域のみレジストを形成させなくすることも可能であ
る。

第３工程〔第２図（iii），第３図（iii），第４図（ii
i）〕 半導体膜４と不純物半導体膜４′をエッチングする。
この工程ではエッチング量をコントロールし、第１図の
Ｃ−Ｃ′線領域に形成したレジスト寸法以上のサイドエ
ッチを発生させ、第１図のＣ−Ｃ′線領域のみ半導体膜
４と不純物半導体膜４′をエッチング除去する。すなわ
ち、この工程により、半導体膜４と不純物半導体膜４′
がゲート配線20上で島化される。

第４工程〔第２図（iv），第３図（iv），第４図（i
v）〕 表示電極８を形成する。

第５工程〔第２図（ｖ），第３図（ｖ），第４図
（ｖ）〕 Mo,Cr,W,Ti,Ta,Al等からなるドレイン電極７を局部的
に備えたドレイン配線70及びソース電極を形成し、チャ
ネル部の不純物半導体膜４′をエッチング除去する。

以上のように、ゲート配線パターンの工夫（局部的に
細くする）と基板裏面からの露光処理により、半導体膜
４及び不純物半導体膜４′の島化工程におけるフォトマ
スクの使用枚数を低減できる。また、現行のレジスト材
料と露光装置を用いると、基板裏面からの露光エネルギ
ーを大きくすることにより、ゲート配線20よりも約６μ
ｍ小さなパターン寸法のレジストが形成可能である（た
だし、露光エネルギーを更に大きくすると、より小さな
寸法のレジストパターンが形成可能であるが、スループ
ットが小さくなり現実的でない）。更に、エッチング量
のコントロールによりレジスト寸法より約２μｍ小さな
パターンが形成可能である（ただし、エッチング量を更
に大きくすると、より小さなパターンが形成可能である
が、コントロールが困難で現実的でない）。従って、ゲ
ート配線における細線化領域のパターン寸法は８μｍ以
下が好ましい。

＜実施例２＞ 実施例１の製造工程を可能にするゲート配線形状につ
いて具体例を挙げて説明する。

１）ゲート配線に凹み領域を設け、配線幅を局部的に細
くする［第５図（ａ）］。

２）ゲート配線に空洞領域を設けて、配線幅を局部的に
細くする［第５図（ｂ）］。

３）ゲート配線に網目状領域を設けて、配線幅を局部的
に細くする［第５図（ｃ）］。

上記に示すように、形成するゲート配線の線幅は局部
的に細くされていればよく、その領域の線幅は実施例１
でも述べたように８μｍ以下が好ましい。ところが、上
記１）乃至３）の形状では局部的に細くしたことにより
ゲート配線抵抗が大きくなるという問題が発生する。

そこで、このゲート配線抵抗の増加を防止するために
次の内容が有効である。

４）ゲート配線を少なくとも２本以上の細線に分割し、
分割領域の最外郭パターンを周辺部よりも膨らませ、分
割された細線を合算したトータルの線幅を周辺部の線幅
と同等にする［第６図（ａ）］。

５）ゲート配線の網目状領域を周辺部よりも膨らませる
［第６図（ｂ）］。

６）ゲート配線を不透明導電膜10と透明導電膜11で構成
し、不透明導電膜10のみを局部的に細くする。透明導電
膜11は不透明導電膜10の上層または下層のいずれにあっ
てもよい。透明導電膜11は光を通過するので、基板裏面
からの露光処理工程ではレジストパターンに影響しな
い。この透明導電膜11は配線抵抗を下げると共に不透明
導電膜10の断線を補集する［第７図（ａ）］。

７）不透明導電膜10で形成したゲート配線を局部的に細
くした領域のみ透明導電膜11を配置する［第７図
（ｂ）］。

８）ゲート配線を不透明導電膜10によるラインと透明導
電膜11によるラインで構成し、不透明導電膜11が局部的
に細くなった細線化領域で不透明導電膜10によるライン
と透明導電膜11によるラインをオーバーラップさせる。
ただし、透明導電膜11と不透明導電膜10がオーバーラッ
プする領域は、不透明導電膜10が局部的に細くなった細
線化領域外でもよい。この透明導電膜11によるラインは
配線抵抗を下げると共に不透明導電膜11の断線を補修す
るという役割があるが、その他にも、隣接するゲート配
線とTFTの表示電極とをオーバーラップさせることによ
り、開口率を低下させずに補助容量を形成することがで
きる［第７図（ｃ）］。

上記に示す方法で、ゲート配線を局部的に細くしたこ
とによる配線抵抗の低下を防止することができる。４）
及び５）の方法はゲート配線抵抗の低下を最も有効に防
止できるが、不透明電極領域が増加するので、TFTの開
口率低下を引き起こす危険性がある。一方、６）乃至
８）は開口率低下という問題は発生しないが、透明導電
膜の比抵抗が一般的に大きく、４）及び５）に比べて配
線抵抗が大きくなる。なお、前記の透明導電膜11はを形
成した場合には、不透明導電膜10は本発明における細線
化領域のように局部的に細くなった電極だけでなく、島
化された電極間へ配置した場合にも有効である。

以上のように、実施例１を可能にするゲート配線のパ
ターンは種々の内容が考えられるが、要は半導体膜をエ
ッチング除去する領域はゲート線幅を細くし、一方半導
体膜を残存させる領域はゲート線幅を大きくすればよ
い。また、ゲート配線を細くする領域の線幅は８μｍ以
下が現実的であり、また線幅は小さいほうが製造工程に
おけるマージンは大きくなるが、配線抵抗への配慮が必
要となる。

また、このような種々のゲート配線のパターンをマト
リクス状に配置したTFTアレーに一定画素周期毎に配置
する、TFTのアドレスがゲート配線パターンから容易に
識別できる。例えば、第８図（ａ）乃至（ｄ）に示すよ
うな４種類の形状の異なったパターンを配置してもよい
し、更に第５図（ａ）乃至（ｃ）のパターンを付加して
もよい。このように各種形状のパターンを配置してゲー
ト配線を形成する場合は、配線抵抗が不均一にならない
ように同抵抗値の配線パターンになるように配慮する必
要がある。

（ト）発明の効果 本発明により、TFTアレー製造工程のフォトマスク使
用枚数が低減し、スループットの向上更には製造コスト
の低減が図れる。また、セルフアライメント法により半
導体膜を微細加工するので、パターンは高精度位置合わ
せされた一定形状のパターニングが可能となり、TFT特
性の安定化に役立つものである。

【図面の簡単な説明】

第１図は本発明の実施例を示すTFTアレーの画素単位の
平面図、第２図は第１図のＡ−Ａ′線に沿った各製造工
程の断面図、第３図は第１図のＢ−Ｂ′線に沿った各製
造工程の断面図、第４図は第１図のＣ−Ｃ′線に沿った
各製造工程の断面図、第５図は本発明の他の実施例を示
すゲート配線の細線化領域の平面図、第６図は本発明の
他の実施例を示すゲート配線の細線化領域の他の平面
図、第７図、第８図は本発明の他の実施例を示すゲート
配線の細線化領域の更に他の平面図、第９図（ａ）は従
来のTFTアレーの画素単位の平面図、第９図（ｂ）は従
来のTFTアレーの画素単位の断面図。 １……透明絶縁性基板、２……ゲート電極、３……絶縁
膜、４……半導体膜、４′……不純物半導体膜、６……
ソース電極、７……ドレイン電極、８……表示電極、10
……不透明導電膜、11……透明導電膜、20……ゲート配
線、70……ドレイン配線。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】透明絶縁性基板上に、ゲート電極領域と配
   線幅を局部的に細くした細線化領域とを交互に備えた不
   透明なゲート配線を形成するゲート配線形成工程、 少なくとも前記ゲート配線上に第１絶縁膜を成膜する絶
   縁膜形成工程、 該絶縁膜上に半導体膜を成膜する半導体膜形成工程、 前記基板の裏面から露光処理を施し、上記ゲート配線を
   マスクとして半導体膜上にレジストパターンを形成する
   レジストパターン形成工程、 該レジストパターンをマスクとして、細線化領域上の半
   導体膜をエッチング除去することにより、該細線化領域
   以外のゲート配線位置に島化された半導体膜を形成する
   半導体膜形成工程、 半導体膜上にドレイン電極とソース電極を形成する電極
   形成工程からなることを特徴とする薄膜トランジスタア
   レーの製造方法。