JP2930978B2 - クロック信号を同期させる装置 - Google Patents
クロック信号を同期させる装置Info
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- 230000000694 effects Effects 0.000 description 2
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- 238000006243 chemical reaction Methods 0.000 description 1
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- 238000011144 upstream manufacturing Methods 0.000 description 1
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- G06F1/10—Distribution of clock signals, e.g. skew
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロック信号をパルスに同期させるための
装置に関するものである。
装置に関するものである。
パルス特に正規パルス列に、同期させるクロック信号
を発生するための共通の要求がある。過去にはこのこと
は、高周波数のクロック信号をカウンタ、すなわち最終
出力が低周波数になる４分周カウンタのようなカウンタ
に供給して達成されていた。パルスは、カウンタにリセ
ットパルスとして送られる。その結果、リセットパルス
が発生する毎に、カウンタはリセットされ出力クロック
信号は、そのときリセットパルスに同期する。
を発生するための共通の要求がある。過去にはこのこと
は、高周波数のクロック信号をカウンタ、すなわち最終
出力が低周波数になる４分周カウンタのようなカウンタ
に供給して達成されていた。パルスは、カウンタにリセ
ットパルスとして送られる。その結果、リセットパルス
が発生する毎に、カウンタはリセットされ出力クロック
信号は、そのときリセットパルスに同期する。
このアプローチには、不利な点がある。第１は、出力
クロック信号を入力と出力のクロック信号の比の精度内
で（上記の４分周のカウンタの場合は1/4）同期される
のみであり、第２は最初のクロック周波数が、要求され
る真の出力クロック周波数の倍数であることが必要であ
る。この後者の要求は、問題である。と言うのは、一般
的に、高周波域の信号を発生させるために、オリジナル
周波数を逓倍する回路を備える必要があり、この回路
は、増倍率が増加するにつれ、位相ジッタが発生しやす
くなることである。このことは、入力と出力のクロック
速度の比が、より高い精度を出すために高い場合は、高
クロック速度で特に問題である。
クロック信号を入力と出力のクロック信号の比の精度内
で（上記の４分周のカウンタの場合は1/4）同期される
のみであり、第２は最初のクロック周波数が、要求され
る真の出力クロック周波数の倍数であることが必要であ
る。この後者の要求は、問題である。と言うのは、一般
的に、高周波域の信号を発生させるために、オリジナル
周波数を逓倍する回路を備える必要があり、この回路
は、増倍率が増加するにつれ、位相ジッタが発生しやす
くなることである。このことは、入力と出力のクロック
速度の比が、より高い精度を出すために高い場合は、高
クロック速度で特に問題である。
本発明の１つの見地によれば、クロック信号をパルス
に同期する方法は、所望のクロック信号の周波数に等し
い周波数の第１クロック信号を備えることよりなる。す
なわち、第１クロック信号に対して、時間遅延が第１ク
ロック信号の周期より小さい、多くの時間遅延信号（a
number of time delayed versions）を発生させ、第１
クロック信号の時間遅延信号とパルス発生時のオリジナ
ルクロック信号（original clock signal）とを比較す
ることである。そして、所望のクロック信号としてパル
スの発生時に近い状態に変化した第１クロック信号の１
つの時間遅延信号を選ぶことである。本発明の第２の見
地によれば、クロック信号をパルスに同期させる装置
は、所望のクロック信号の周波数に等しい周波数の第１
クロック信号を発生するクロック信号発振器と、第１ク
ロック信号の周期より小さい第１クロック信号の時間遅
延信号を多く発生させるために、第１クロック信号が供
給される遅延手段と、第１クロック信号の時間遅延信号
とパルス発生時のオリジナルクロック信号とを比較し、
所望のクロック信号として、パルスの発生時と近い状態
に変化した第１クロックの遅延信号の１つを選ぶ比較手
段とよりなる。
に同期する方法は、所望のクロック信号の周波数に等し
い周波数の第１クロック信号を備えることよりなる。す
なわち、第１クロック信号に対して、時間遅延が第１ク
ロック信号の周期より小さい、多くの時間遅延信号（a
number of time delayed versions）を発生させ、第１
クロック信号の時間遅延信号とパルス発生時のオリジナ
ルクロック信号（original clock signal）とを比較す
ることである。そして、所望のクロック信号としてパル
スの発生時に近い状態に変化した第１クロック信号の１
つの時間遅延信号を選ぶことである。本発明の第２の見
地によれば、クロック信号をパルスに同期させる装置
は、所望のクロック信号の周波数に等しい周波数の第１
クロック信号を発生するクロック信号発振器と、第１ク
ロック信号の周期より小さい第１クロック信号の時間遅
延信号を多く発生させるために、第１クロック信号が供
給される遅延手段と、第１クロック信号の時間遅延信号
とパルス発生時のオリジナルクロック信号とを比較し、
所望のクロック信号として、パルスの発生時と近い状態
に変化した第１クロックの遅延信号の１つを選ぶ比較手
段とよりなる。
クロック信号を同期する以前の方法を対照して、本発
明では、低周波クロック発振器を用いることを可能にし
ているので、従って上記の位相ジッタの問題を減少させ
る。その上、もし全素子を経た全遅延が少くとも１クロ
ックの周期であるような十分大きな遅延の素子があると
すれば遅延時間の短い遅延素子を選べば、より高精度が
達成できるわけである。
明では、低周波クロック発振器を用いることを可能にし
ているので、従って上記の位相ジッタの問題を減少させ
る。その上、もし全素子を経た全遅延が少くとも１クロ
ックの周期であるような十分大きな遅延の素子があると
すれば遅延時間の短い遅延素子を選べば、より高精度が
達成できるわけである。
各時間遅延は、代表的には、同じ機関のものであり、
これは重要なことではないが）きた時間遅延は第１クロ
ック信号の周期の１部分より少なく、その１部分は、そ
のパルスにクロック信号を同期させるのに望ましい精度
に比し、等しいか少ない値である。
これは重要なことではないが）きた時間遅延は第１クロ
ック信号の周期の１部分より少なく、その１部分は、そ
のパルスにクロック信号を同期させるのに望ましい精度
に比し、等しいか少ない値である。
１例では、遅延手段は、多くの直列に並んだ遅延回路
よりなり、上流の遅延回路から受けた入力クロック信号
に基づいて、時間の遅れを各が分担する。望ましい例で
は、遅延手段は、タップ付の遅延線で例えばTTLロジッ
クより製作されたものからなり第１クロック信号の各時
間遅延信号は比較回路に並列に供給される。
よりなり、上流の遅延回路から受けた入力クロック信号
に基づいて、時間の遅れを各が分担する。望ましい例で
は、遅延手段は、タップ付の遅延線で例えばTTLロジッ
クより製作されたものからなり第１クロック信号の各時
間遅延信号は比較回路に並列に供給される。
他の例では、遅延手段がクロック信号発振器に接続さ
れた直列入力ポートを持つシフトレジスタよりなり、又
シフトレジスタのシフト率（shift rate）を制御する第
１クロック信号より高い周波数の第２クロック信号を発
生する手段は、 シフトレジスタの並列出力ポートの各が第１クロック信
号の種々の遅延信号を準備する比較手段に接続されてい
る。代表としては、第２クロック信号発生手段は、周波
数逓倍器よりなり、これにはまた第１クロック信号が供
給されている。代表例として、比較手段は、第１クロッ
ク信号の各時間遅延信号が供給されているラッチよりな
る。マルチプレクサには第１のクロック信号の各時間遅
延信号が供給されている。また論理手段は、パルスに応
ずるラッチが論理手段をパルス時に、ラッチの内容を比
較させ、且つパルスに対して最も近い状態に変える第１
クロック信号の時間遅延信号を選ばさせる。論理手段は
マルチプレクサに、第１クロック信号の選択された遅延
信号を出力するように制御する手段である。
れた直列入力ポートを持つシフトレジスタよりなり、又
シフトレジスタのシフト率（shift rate）を制御する第
１クロック信号より高い周波数の第２クロック信号を発
生する手段は、 シフトレジスタの並列出力ポートの各が第１クロック信
号の種々の遅延信号を準備する比較手段に接続されてい
る。代表としては、第２クロック信号発生手段は、周波
数逓倍器よりなり、これにはまた第１クロック信号が供
給されている。代表例として、比較手段は、第１クロッ
ク信号の各時間遅延信号が供給されているラッチよりな
る。マルチプレクサには第１のクロック信号の各時間遅
延信号が供給されている。また論理手段は、パルスに応
ずるラッチが論理手段をパルス時に、ラッチの内容を比
較させ、且つパルスに対して最も近い状態に変える第１
クロック信号の時間遅延信号を選ばさせる。論理手段は
マルチプレクサに、第１クロック信号の選択された遅延
信号を出力するように制御する手段である。
この方法は、特にクロック信号を正規パルスに同期さ
せるのに適しており、各パルス発生に関して繰返された
段階（steps）を踏むものである。
せるのに適しており、各パルス発生に関して繰返された
段階（steps）を踏むものである。
本発明の１つに重要な応用は、記憶媒体の上に記録ビ
ームの位置が正確に制御される必要のあるラスタイメー
ジアウトプットスキャニング（raster image output sc
anning）の分野であって、この場合は、各クロックパル
スは代表として単一のイメージ画素に対応するものであ
る。
ームの位置が正確に制御される必要のあるラスタイメー
ジアウトプットスキャニング（raster image output sc
anning）の分野であって、この場合は、各クロックパル
スは代表として単一のイメージ画素に対応するものであ
る。
本発明による装置の２つの例を附図を参照して述べよ
う。それは第１図は、装置の第１実施例のプログラムで
ある。
う。それは第１図は、装置の第１実施例のプログラムで
ある。
第２図は、第１図に示された装置の動作を示すパルス
ダイヤグラムである。
ダイヤグラムである。
第３図は、装置の第２実施例のブロックダイヤグラム
である。
である。
第１図に示された装置は、第２図Ａに示された固定周
波数の第１クロック信号を発生するクロック信号発振器
を含むものである。
波数の第１クロック信号を発生するクロック信号発振器
を含むものである。
このクロック信号はNewport Microtex 50450として用
意されているタップ付遅延線２に供給される。掛替に、
遅延部品としては、一連の直列の集積回路の論理素子が
用いられる。この簡単な例では９つの異なった時間遅延
が、オリジナルクロック信号に対して、分担されてい
る。各時間遅延はクロック周期の1/10より大である。オ
リジナルクロック信号は、各時間遅延変形信号と共に、
ラッチ３に、夫々の出力ラインに沿って供給される。ク
ロック信号の最初の２つの遅延信号は、夫々第２図B,C
に示されており、第２図Ａ〜Ｃの信号は、ラッチ３に線
４〜６を経て供給されている。加えて、オリジナル信号
と遅延信号はマルチプレクサ７に並列に与えられる。
意されているタップ付遅延線２に供給される。掛替に、
遅延部品としては、一連の直列の集積回路の論理素子が
用いられる。この簡単な例では９つの異なった時間遅延
が、オリジナルクロック信号に対して、分担されてい
る。各時間遅延はクロック周期の1/10より大である。オ
リジナルクロック信号は、各時間遅延変形信号と共に、
ラッチ３に、夫々の出力ラインに沿って供給される。ク
ロック信号の最初の２つの遅延信号は、夫々第２図B,C
に示されており、第２図Ａ〜Ｃの信号は、ラッチ３に線
４〜６を経て供給されている。加えて、オリジナル信号
と遅延信号はマルチプレクサ７に並列に与えられる。
実際には、クロック周波数は20MHzのオーダーであ
り、また多くの時間遅延信号は各遅延時間５ナノ秒で発
生されている。ラッチ３は、ライン８でラッチに供給さ
れる同期パルスにより起動される。この同期パルスは、
種々の方法で発生されるがしかし回転するドラムを利用
するイメージスキャニング装置の場合には、従来の方法
でドラムの完全回転を各感知することによって発生され
る。同期パルスは第2D図に示されている。同期パルスを
受けると、ラッチ３は、タップ付遅延線２から、供給さ
れる各信号の現在の状態を１か０の値のシリーズとして
ラッチする。例えば、もしパルスが第２図Ｄに示された
点で起きると、ラッチ３の最初の２つの値は、２進数字
１を含み、残りは０を含むようになる。
り、また多くの時間遅延信号は各遅延時間５ナノ秒で発
生されている。ラッチ３は、ライン８でラッチに供給さ
れる同期パルスにより起動される。この同期パルスは、
種々の方法で発生されるがしかし回転するドラムを利用
するイメージスキャニング装置の場合には、従来の方法
でドラムの完全回転を各感知することによって発生され
る。同期パルスは第2D図に示されている。同期パルスを
受けると、ラッチ３は、タップ付遅延線２から、供給さ
れる各信号の現在の状態を１か０の値のシリーズとして
ラッチする。例えば、もしパルスが第２図Ｄに示された
点で起きると、ラッチ３の最初の２つの値は、２進数字
１を含み、残りは０を含むようになる。
ラッチ３の内容は、２進数字の中に１から０になる轉
位点からなる場所を決定する論理回路９に供給される。
論理回路９は、その変換点の各側でクロック信号の遅延
信号の１つを選択する。論理回路９は変換点に近いどの
クロック信号の遅延信号がパルスに時間的に最も近いか
を決めることはできないが、しかし回路９はその遅延信
号が２進数字１のラッチの位置に対応しているか、０の
ラッチの位置に対応しているかを選択するプリプログラ
ム（Pre−Programmed）になっている。
位点からなる場所を決定する論理回路９に供給される。
論理回路９は、その変換点の各側でクロック信号の遅延
信号の１つを選択する。論理回路９は変換点に近いどの
クロック信号の遅延信号がパルスに時間的に最も近いか
を決めることはできないが、しかし回路９はその遅延信
号が２進数字１のラッチの位置に対応しているか、０の
ラッチの位置に対応しているかを選択するプリプログラ
ム（Pre−Programmed）になっている。
論理回路９によってなされる決定は、２進数字１の信
号を運び一方で残りの２進数字０の信号を運ぶ選択され
た遅延信号に対応する10本のセットの出力ライン１つに
よってマルチプレクサに運ばれる。マルチプレクサ７
は、最終の出力クロック信号を構成するため、入力ライ
ンの１つから出力ライン10へクロック信号に対する適切
な遅延信号に轉ずるべく、２進数字１を運び単一の線を
応答する。同期パルスが起る毎に、新しい情報がラッチ
３にラッチされ、且つそのプロセスは繰返される。第３
図は第１図に示された装置を改修した形式を示したもの
でタップ付遅延線２を、クロック発振器１と結合してい
る一連のデータ入力をもつシフトレジスタ11に代えたも
のである。シフトレジスタ11は、またクロック発振器１
からのクロック信号が与えられているＮ倍の周波数逓倍
器12から得ているクロック信号により刻時（clocked）
されている。１例を、Ｎ＝10としよう。シフトレジスタ
11は、従来形式のものであり、もしオリジナルクロック
周波数の10倍の周波数で刻時されているならば、それは
単一のクロック周期に対応して、その中に５つの２進数
字０を含み、且つ５つの２進数字１を含む。従って、ラ
ッチ３に並列に接続されている。シフトレジスタ11の並
列な出力ポート上には、種々の、オリジナルクロック信
号の時間遅延信号が現れる。第３図に示された装置につ
いての残りの動作は、第１図の例と全く同じである。さ
て、簡単に第３図の例の利点を従来の配置のものについ
て考える。
号を運び一方で残りの２進数字０の信号を運ぶ選択され
た遅延信号に対応する10本のセットの出力ライン１つに
よってマルチプレクサに運ばれる。マルチプレクサ７
は、最終の出力クロック信号を構成するため、入力ライ
ンの１つから出力ライン10へクロック信号に対する適切
な遅延信号に轉ずるべく、２進数字１を運び単一の線を
応答する。同期パルスが起る毎に、新しい情報がラッチ
３にラッチされ、且つそのプロセスは繰返される。第３
図は第１図に示された装置を改修した形式を示したもの
でタップ付遅延線２を、クロック発振器１と結合してい
る一連のデータ入力をもつシフトレジスタ11に代えたも
のである。シフトレジスタ11は、またクロック発振器１
からのクロック信号が与えられているＮ倍の周波数逓倍
器12から得ているクロック信号により刻時（clocked）
されている。１例を、Ｎ＝10としよう。シフトレジスタ
11は、従来形式のものであり、もしオリジナルクロック
周波数の10倍の周波数で刻時されているならば、それは
単一のクロック周期に対応して、その中に５つの２進数
字０を含み、且つ５つの２進数字１を含む。従って、ラ
ッチ３に並列に接続されている。シフトレジスタ11の並
列な出力ポート上には、種々の、オリジナルクロック信
号の時間遅延信号が現れる。第３図に示された装置につ
いての残りの動作は、第１図の例と全く同じである。さ
て、簡単に第３図の例の利点を従来の配置のものについ
て考える。
代表的な20MHzのクロック率で、そのクロック周期の1
/10以内でそのクロックをパルスに同期させる要求のあ
る場合を考えよう。
/10以内でそのクロックをパルスに同期させる要求のあ
る場合を考えよう。
これを行なうためには、従来は20MHzクロックを200MH
2にまで倍周する周波数逓倍を必要とし、その後のパル
スを周期の1/10以内で同期させるために、10分周カウン
タを用いている。もし周波数が、周波数逓倍器の出力で
ジッタが一応１％とすると、（これは実際に期待される
より多いが）その時は、クロック時には１％速い。すな
わち201MHzの周波数になり、また他の時には199MHzにな
り、１％遅くなるかもしれぬ。同期分周器において、10
の率（factor of10）でクロックを分周したとしても、
画素がフイルム媒体の中に、位置する割合で１％の誤差
がまだあるのであって、（デバイスがスキャニング応用
に用いられたと仮定すると）、またこのことは、ラスタ
パターンに重大な位置の違いを支え、得られた像を使用
不可能なものにさせるであろう。
2にまで倍周する周波数逓倍を必要とし、その後のパル
スを周期の1/10以内で同期させるために、10分周カウン
タを用いている。もし周波数が、周波数逓倍器の出力で
ジッタが一応１％とすると、（これは実際に期待される
より多いが）その時は、クロック時には１％速い。すな
わち201MHzの周波数になり、また他の時には199MHzにな
り、１％遅くなるかもしれぬ。同期分周器において、10
の率（factor of10）でクロックを分周したとしても、
画素がフイルム媒体の中に、位置する割合で１％の誤差
がまだあるのであって、（デバイスがスキャニング応用
に用いられたと仮定すると）、またこのことは、ラスタ
パターンに重大な位置の違いを支え、得られた像を使用
不可能なものにさせるであろう。
然しながら、今パルス同期器（synchroniser）の場合
を考えると、そこでは遅延はオリジナル信号すなわち20
MHzの入力信号をもつレジスタ11が附与されている。シ
フト信号は、上記の如く１％のジッタで周波数が10倍に
なったオリジナルクロックである。
を考えると、そこでは遅延はオリジナル信号すなわち20
MHzの入力信号をもつレジスタ11が附与されている。シ
フト信号は、上記の如く１％のジッタで周波数が10倍に
なったオリジナルクロックである。
さて、我々は、クロック読出しスピードが正しくて
も、しかし各クロックパルスの始めの位相が、その正し
い位置の１％の範囲で変ることが分る。その目的は、ク
ロック周期の10％の間で、パルスに対してクロックを同
期させることであるので、200MHzで１％ジッタの結果
は、シフトレジスタにより与えられる同等の時間遅延
は、200MHz周期の10％の正規位置から１％変化をする、
すなわち、20MHzクロックパルスの各時間遅延信号の正
確な位置は、20MHzクロックの周期の0.1％の変化をする
ことになり、それ故、周波数逓倍器がまだ１％ジッタを
生ずるとは言え、画素の位置違いは今や実質的に減少し
ているのである。
も、しかし各クロックパルスの始めの位相が、その正し
い位置の１％の範囲で変ることが分る。その目的は、ク
ロック周期の10％の間で、パルスに対してクロックを同
期させることであるので、200MHzで１％ジッタの結果
は、シフトレジスタにより与えられる同等の時間遅延
は、200MHz周期の10％の正規位置から１％変化をする、
すなわち、20MHzクロックパルスの各時間遅延信号の正
確な位置は、20MHzクロックの周期の0.1％の変化をする
ことになり、それ故、周波数逓倍器がまだ１％ジッタを
生ずるとは言え、画素の位置違いは今や実質的に減少し
ているのである。
20MHzで周期分周器を経たのちのクロック周波数が１
％のジッタをもったままの場合、そのとき、600mmの長
さのラインの尾を引く画素（trailing pixel）の位置
は、近傍の線から6mmまで変位するであろう。（パルス
同期は近傍のラインが次々にスタートすることを保証す
るのみである。最終の位置は、クロックおよび記録材料
上のスポットの直線的な位置による。）然しながら、新
しいパルス同期の方法を使用する場合には、200MHzの正
規のクロックをもつことによって、シフトレジスタの各
ステージは、５ピコ秒の偏差をもつ近似的に５ナノ秒の
遅延を生じるであろう。
％のジッタをもったままの場合、そのとき、600mmの長
さのラインの尾を引く画素（trailing pixel）の位置
は、近傍の線から6mmまで変位するであろう。（パルス
同期は近傍のラインが次々にスタートすることを保証す
るのみである。最終の位置は、クロックおよび記録材料
上のスポットの直線的な位置による。）然しながら、新
しいパルス同期の方法を使用する場合には、200MHzの正
規のクロックをもつことによって、シフトレジスタの各
ステージは、５ピコ秒の偏差をもつ近似的に５ナノ秒の
遅延を生じるであろう。
それ故、20MHz、クロック信号が、絶対的に安定で書
込みスピードが一定であると仮定すると、新同期回路を
用いる各ライン最後の画素は、正しい位置におかれるで
あろう。そして位置誤差は、（ジッタによる）正しい位
置の10％±0.1％である。各ラインにおける最後の画素
は、それ故位置の違いは、近傍から6mmもなく、代表的
には15μｍくらいのものである。これは眞に無視し得る
ものであり、そして恐らく全く測定できないものであ
る。それ故、この例の200MHzの発振器における位相ジッ
タは、許容できぬ問題から無意味な問題にまで、減少し
たのである。
込みスピードが一定であると仮定すると、新同期回路を
用いる各ライン最後の画素は、正しい位置におかれるで
あろう。そして位置誤差は、（ジッタによる）正しい位
置の10％±0.1％である。各ラインにおける最後の画素
は、それ故位置の違いは、近傍から6mmもなく、代表的
には15μｍくらいのものである。これは眞に無視し得る
ものであり、そして恐らく全く測定できないものであ
る。それ故、この例の200MHzの発振器における位相ジッ
タは、許容できぬ問題から無意味な問題にまで、減少し
たのである。
最後に、もし遅延素子を経た全遅れが（遅延線２また
はシフトレジスタ11）クロック信号の周期より大である
としても、これらの回路は、可変周期のクロックの位相
同期に用いられることは注目されるべきことである。
はシフトレジスタ11）クロック信号の周期より大である
としても、これらの回路は、可変周期のクロックの位相
同期に用いられることは注目されるべきことである。
以上詳記した如く、本発明によると、クロック発振器
に低周波数を用いることが可能となり、また第２の実施
例に見られるように、シフトレジスタを用い、第１クロ
ック信号とは別の高周波数の第２のクロック信号で制御
しても従来問題になった位相ジッタの影響は、直接には
無くなり、クロック信号を安定した形で同期することが
でき、ラスタイメージアウトプットスキャニングの分野
を含む広い分野への応用を為し得る工業上有意義な発明
である。
に低周波数を用いることが可能となり、また第２の実施
例に見られるように、シフトレジスタを用い、第１クロ
ック信号とは別の高周波数の第２のクロック信号で制御
しても従来問題になった位相ジッタの影響は、直接には
無くなり、クロック信号を安定した形で同期することが
でき、ラスタイメージアウトプットスキャニングの分野
を含む広い分野への応用を為し得る工業上有意義な発明
である。
第１図は、本発明による装置の第１実施例のブロックダ
イヤグラム、 第２図は、第１図の装置の動作を示すパルスダイヤグラ
ム、第３図は本発明による装置の第２実施例のブロック
ダイヤグラムである。 １……クロック発振器、２……タップ付遅延線、 ３……ラッチ、4,5,6……ライン、 ７……マルチプレクサ、 ８……同期信号入力ライン、 ９……論理回路、10……出力ライン、 11……シフトレジスタ、12……×Ｎ周波数逓倍器 Ａ（第２図）……第１クロック信号 B,C（第２図）……時間遅延信号、 Ｄ（第２図）……同期パルス。
イヤグラム、 第２図は、第１図の装置の動作を示すパルスダイヤグラ
ム、第３図は本発明による装置の第２実施例のブロック
ダイヤグラムである。 １……クロック発振器、２……タップ付遅延線、 ３……ラッチ、4,5,6……ライン、 ７……マルチプレクサ、 ８……同期信号入力ライン、 ９……論理回路、10……出力ライン、 11……シフトレジスタ、12……×Ｎ周波数逓倍器 Ａ（第２図）……第１クロック信号 B,C（第２図）……時間遅延信号、 Ｄ（第２図）……同期パルス。
フロントページの続き (56)参考文献 特開 昭61−261918（ＪＰ，Ａ) 特開 昭63−185136（ＪＰ，Ａ) 特開 昭60−248087（ＪＰ，Ａ) 実開 昭61−42124（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/02 H03K 5/14
Claims (2)
- 【請求項１】クロック信号をパルスに同期させる装置で
あって、 所望のクロック信号の周波数に等しい周波数を有する第
１のクロック信号を発生するクロック信号発振器（１）
と、 前記第１のクロック信号が供給されて前記第１のクロッ
ク信号に対するいくつかの時間遅延信号を発生するため
の遅延手段とを備え、各時間遅延は前記第１のクロック
信号の周期より小さくされており、 前記パルスの発生時において前記第１のクロック信号の
各前記時間遅延信号と原信号との各論理状態を比較し
て、前記パルスの発生の時に隣接する状態を変化させ
る、前記第１のクロック信号の２つの前記時間遅延信号
および原信号を特定し、かつ所望のクロック信号として
前記２つの特定されたものの１つを選択するための比較
選択手段（3,7,9）とをさらに備えたものにおいて、 前記遅延手段は、さらに、前記クロック信号発振器に接
続されたシリアル入力ポートと、各前記時間遅延信号を
出力するいくつかの並列出力ポートとを有するシフトレ
ジスタ（11）を備えたことを特徴とし、かつ 前記クロック信号をパルスに同期させる装置は、さら
に、前記第１のクロック信号を受けて前記第１のクロッ
ク信号より高い周波数を有し前記シフトレジスタ（11）
のシフト率を制御する第２のクロック信号を発生する周
波数逓倍手段（12）を備えたことを特徴とし、 前記シフトレジスタの各前記並列出力ポートは前記第１
のクロック信号の各前記時間遅延信号を出力するために
前記比較手段（3,9）に接続されていることを特徴とす
る、クロック信号をパルスに同期させる装置。 - 【請求項２】前記比較選択手段は、前記第１のクロック
信号の各前記時間遅延信号が供給されるラッチ（３）
と、前記第１のクロック信号の各前記時間遅延信号が供
給されるマルチプレクサ（７）と、論理手段（９）とを
備え、 前記ラッチ（３）は、前記パルスに応答して前記論理手
段（９）に前記パルスの発生時に前記ラッチの内容を比
較させ、前記パルスに最も近接したタイミングで状態を
変化させる前記第１のクロック信号の時間遅延信号を選
択させ、前記論理手段は前記第１のクロック信号の前記
選択された遅延信号を出力するように前記マルチプレク
サ（７）を制御する、請求項１に記載の装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| GB8818665.5 | 1988-08-05 | ||
| GB888818665A GB8818665D0 (en) | 1988-08-05 | 1988-08-05 | Methods & apparatus for synchronising clock signals |
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|---|---|
| JPH0276318A JPH0276318A (ja) | 1990-03-15 |
| JP2930978B2 true JP2930978B2 (ja) | 1999-08-09 |
Family
ID=10641677
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| JP (1) | JP2930978B2 (ja) |
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1988
- 1988-08-05 GB GB888818665A patent/GB8818665D0/en active Pending
-
1989
- 1989-07-25 US US07/384,384 patent/US4999526A/en not_active Expired - Fee Related
- 1989-08-02 EP EP89307873A patent/EP0356042B1/en not_active Expired - Lifetime
- 1989-08-02 DE DE89307873T patent/DE68912455T2/de not_active Expired - Fee Related
- 1989-08-04 JP JP1201465A patent/JP2930978B2/ja not_active Expired - Lifetime
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| DE68912455D1 (de) | 1994-03-03 |
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