JP2926896B2 - モータ駆動回路 - Google Patents
モータ駆動回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、モータ起動時等のサーボ系の安定時間の短
縮を可能にするモータ駆動回路に関するものである。
縮を可能にするモータ駆動回路に関するものである。
［発明の概要］ 本発明は、サーボ系に積分器を含むモータ駆動回路に
おいて、 速度検出手段によってモータの回転数が規定値を含む
所定範囲の範囲外であることを検出し、この範囲外が検
出され、かつサーボ系より減速方向の制御信号が出力さ
れたときそのサーボ系を構成する積分器のコンデンサの
ディスチャージ量を大きくして積分器の初期チャージ電
圧を素早くディスチャージし、積分器による減速の制御
の遅延を防止することにより、 モータ起動時等のサーボ系の整定時間を短縮できるよ
うにしたものである。
おいて、 速度検出手段によってモータの回転数が規定値を含む
所定範囲の範囲外であることを検出し、この範囲外が検
出され、かつサーボ系より減速方向の制御信号が出力さ
れたときそのサーボ系を構成する積分器のコンデンサの
ディスチャージ量を大きくして積分器の初期チャージ電
圧を素早くディスチャージし、積分器による減速の制御
の遅延を防止することにより、 モータ起動時等のサーボ系の整定時間を短縮できるよ
うにしたものである。
［従来の技術］ 従来より、第４図に示すように、積分器５とそのチャ
ージポンプ４を含むサーボ系を構成し、ディスクドライ
ブのスピンドルモータ等のモータ１を駆動するモータ駆
動回路が知られている。この従来例のモータ駆動回路の
構成において、２はモータ１の回転数を周波数信号FGと
して検出するタコジェネレータ、３は周波数信号FGと基
準信号RFFにより速度弁別を行い速度エラーを判別して
加速または減速の制御パルス信号を作成する速度弁別
器、６はクリスタル発振子Xtal等により上記基準信号RF
Fを発生する発振器、７はモータドライバである。
ージポンプ４を含むサーボ系を構成し、ディスクドライ
ブのスピンドルモータ等のモータ１を駆動するモータ駆
動回路が知られている。この従来例のモータ駆動回路の
構成において、２はモータ１の回転数を周波数信号FGと
して検出するタコジェネレータ、３は周波数信号FGと基
準信号RFFにより速度弁別を行い速度エラーを判別して
加速または減速の制御パルス信号を作成する速度弁別
器、６はクリスタル発振子Xtal等により上記基準信号RF
Fを発生する発振器、７はモータドライバである。
速度弁別器３は、モータ１の回転数が基準以上のとき
は加速エラーとし、基準以下のときは減速エラーとし
て、加速エラーの時は減速パルス信号を、減速エラーの
時は加速パルス信号をチャージポンプ４へ出力する。チ
ャージポンプ４は、２つの電界効果トランジスタFET1,F
ET2を電源電圧VDD,VSS間に直列に接続し、電源電圧VDD
側のトランジスタFET1の制御端子に減速パルス信号を接
続し、電源電圧VSS側のトランジスタFET2の制御端子に
加速パルス信号を接続して成る。
は加速エラーとし、基準以下のときは減速エラーとし
て、加速エラーの時は減速パルス信号を、減速エラーの
時は加速パルス信号をチャージポンプ４へ出力する。チ
ャージポンプ４は、２つの電界効果トランジスタFET1,F
ET2を電源電圧VDD,VSS間に直列に接続し、電源電圧VDD
側のトランジスタFET1の制御端子に減速パルス信号を接
続し、電源電圧VSS側のトランジスタFET2の制御端子に
加速パルス信号を接続して成る。
積分器５は、オペアンプ5aを有し、その反転入力端子
（−）が抵抗R1を介してチャージポンプ４の出力点即ち
トランジスタFET1,FET2の接続点に接続されるととも
に、コンデンサC1と直列接続された抵抗R2とコンデンサ
C2の組とを並列に介して自己の出力に接続され、非反転
入力端子（＋）がシグナルグランドに接続されて成る。
積分器５の出力即ちオペアンプ5aの出力は、モータドラ
イバ７に入力され、モータドライバ７はその入力を増幅
してモータ１の電機子電流あるいは界磁電圧を制御す
る。
（−）が抵抗R1を介してチャージポンプ４の出力点即ち
トランジスタFET1,FET2の接続点に接続されるととも
に、コンデンサC1と直列接続された抵抗R2とコンデンサ
C2の組とを並列に介して自己の出力に接続され、非反転
入力端子（＋）がシグナルグランドに接続されて成る。
積分器５の出力即ちオペアンプ5aの出力は、モータドラ
イバ７に入力され、モータドライバ７はその入力を増幅
してモータ１の電機子電流あるいは界磁電圧を制御す
る。
第５図は上記構成の従来例の動作波形図を示し、
（ａ）はチャージポンプ４の出力波形、（ｂ）は積分器
５の出力電圧vintである。この例は、モータ起動時の様
子を示している。速度弁別器３は周波数信号FGで示され
るモータ１の回転数が規定回転数に達するまで加速パル
ス信号PAを出力する。このとき、速度弁別器３は、モー
タ１の活点数と規定回転数との差に応じてパルス幅を変
化させる。積分器５は、チャージポンプ４から出力され
る加速パルス信号PAの各周期を積分し、連続的な制御信
号とする。この制御信号がモータドライバ７で増幅され
てモータ１に出力され、その回転数が加速方向に制御さ
れる。
（ａ）はチャージポンプ４の出力波形、（ｂ）は積分器
５の出力電圧vintである。この例は、モータ起動時の様
子を示している。速度弁別器３は周波数信号FGで示され
るモータ１の回転数が規定回転数に達するまで加速パル
ス信号PAを出力する。このとき、速度弁別器３は、モー
タ１の活点数と規定回転数との差に応じてパルス幅を変
化させる。積分器５は、チャージポンプ４から出力され
る加速パルス信号PAの各周期を積分し、連続的な制御信
号とする。この制御信号がモータドライバ７で増幅され
てモータ１に出力され、その回転数が加速方向に制御さ
れる。
［発明が解決しようとする課題］ しかしながら、上記従来の技術におけるモータ駆動回
路では、モータ起動時（立ち上げ時）のサーボの整定時
間（安定時間）が長いという問題点があった。これは、
第５図に示すように、規定回転数に達すると、しばらく
の期間TDにおいて、回転数が規定回転数以上に上昇して
しまうためである。この原因は、サーボ系におけるゲイ
ン余裕や位相余裕、周波数帯域等の問題ではなく、積分
器５を構成しているコンデンサC1,C2に加速パルス信号P
Aによる初期チャージ電圧があるために、チャージポン
プ４の出力に対し、積分器５の出力に遅延（ディレー）
が生じ、その区間（TD）モータ１の回転数が不要に上昇
してしまうことにある。即ち、このTDの間、チャージポ
ンプ４の出力状態が加速から減速に変化することになる
が、それにもかからずコンデンサC1,C2の上記初期チャ
ージ電圧がすぐにはディスチャージされず、加速エラー
の出力が長引いて、規定回転数に安定するまでの時間が
長くなってしまう。
路では、モータ起動時（立ち上げ時）のサーボの整定時
間（安定時間）が長いという問題点があった。これは、
第５図に示すように、規定回転数に達すると、しばらく
の期間TDにおいて、回転数が規定回転数以上に上昇して
しまうためである。この原因は、サーボ系におけるゲイ
ン余裕や位相余裕、周波数帯域等の問題ではなく、積分
器５を構成しているコンデンサC1,C2に加速パルス信号P
Aによる初期チャージ電圧があるために、チャージポン
プ４の出力に対し、積分器５の出力に遅延（ディレー）
が生じ、その区間（TD）モータ１の回転数が不要に上昇
してしまうことにある。即ち、このTDの間、チャージポ
ンプ４の出力状態が加速から減速に変化することになる
が、それにもかからずコンデンサC1,C2の上記初期チャ
ージ電圧がすぐにはディスチャージされず、加速エラー
の出力が長引いて、規定回転数に安定するまでの時間が
長くなってしまう。
本発明は、上記問題点を解決するために創案されたも
ので、積分器を含むサーボ系を有する場合、モータの起
動時等に規定回転数に達するまでのサーボの整定時間を
短縮することができるモータ駆動回路を提供することを
目的とする。
ので、積分器を含むサーボ系を有する場合、モータの起
動時等に規定回転数に達するまでのサーボの整定時間を
短縮することができるモータ駆動回路を提供することを
目的とする。
［課題を解決するための手段］ 上記の目的を達成するための本発明のモータ駆動回路
の一つの構成は、 コンデンサを含む積分器を有するサーボ系で構成され
るモータ駆動回路において、モータの回転数が規定値を
含む所定範囲の範囲外であることを検出する速度検出手
段と、上記範囲外の検出信号と上記サーボ系の加速途中
における減速方向の制御信号の論理積を取る手段と、上
記論理積の信号により上記積分器のコンデンサのディス
チャージ量を増加する手段とを具備することを特徴とす
る。
の一つの構成は、 コンデンサを含む積分器を有するサーボ系で構成され
るモータ駆動回路において、モータの回転数が規定値を
含む所定範囲の範囲外であることを検出する速度検出手
段と、上記範囲外の検出信号と上記サーボ系の加速途中
における減速方向の制御信号の論理積を取る手段と、上
記論理積の信号により上記積分器のコンデンサのディス
チャージ量を増加する手段とを具備することを特徴とす
る。
また、同じく本発明のモータ駆動回路の他の構成は、 上記第１の構成に加えて、速度検出手段の検出信号と
サーボ系の減速途中における加速方向の制御信号の論理
積を取る手段を具備し、上記論理積の信号によっても積
分器のコンデンサのディスチャージ量を増加する手段を
動作させてそのディスチャージ量を増加させることを特
徴とする。
サーボ系の減速途中における加速方向の制御信号の論理
積を取る手段を具備し、上記論理積の信号によっても積
分器のコンデンサのディスチャージ量を増加する手段を
動作させてそのディスチャージ量を増加させることを特
徴とする。
［作用］ 本発明は、モータ起動時等において、速度検出手段に
よりモータの回転数が規定値を含む所定範囲の範囲外で
あることを検出し、この範囲外が検出されかつサーボ系
より加速途中における減速方向の制御信号が出力された
とき、そのサーボ系を構成する積分器のコンデンサのデ
ィスチャージ量を大きくして積分器の初期チャージ電圧
を素早くディスチャージし、積分器による減速の制御の
遅延を防止することにより、モータ起動時等におけるモ
ータの回転数が上昇し過ぎる期間を短くして、モータの
回転数が早く規定の回転数に落ち着くようにし、サーボ
の整定時間を短縮する。
よりモータの回転数が規定値を含む所定範囲の範囲外で
あることを検出し、この範囲外が検出されかつサーボ系
より加速途中における減速方向の制御信号が出力された
とき、そのサーボ系を構成する積分器のコンデンサのデ
ィスチャージ量を大きくして積分器の初期チャージ電圧
を素早くディスチャージし、積分器による減速の制御の
遅延を防止することにより、モータ起動時等におけるモ
ータの回転数が上昇し過ぎる期間を短くして、モータの
回転数が早く規定の回転数に落ち着くようにし、サーボ
の整定時間を短縮する。
［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。本実
施例の構成において、１はモータ、２はモータ１の回転
数を周波数信号FGとして検出するタコジェネレータ、４
はチャージポンプ、５は積分器、６は発振器、７はモー
タドライバ、８は周波数信号FGと基準信号RFFにより速
度弁別を行い速度エラーを判別して加速または減速の制
御パルス信号を作成するとともにまだモータ１の回転数
が規定値を含む所定範囲内（例えば±1.6％以内）に達
していないことをREADY（レディ）信号として検出する
手段を兼ねる速度弁別器、10は上記READY信号と減速の
制御パルス信号（減速パルス信号）の論理積（AND）で
積分器５のコンデンサのディスチャージ量を大きくする
ディスチャージ制御回路 発振器６はクリスタル発振子Xtal等により上記基準信
号REFを発生する。速度弁別器８は例えば周波数信号FG
の立ち上がりから次の立ち上がりまでの間の基準信号RE
Fのパルス数をカウントし、規定回転数に対応する基準
値と比較してREADY信号を作成するとともに、カウント
値と基準値の差の符号によりモータ１の回転数が基準以
上のときは加速エラーとし、基準以下のときは減速エラ
ーとして、加速エラーの時は減速パルス信号を、減速エ
ラーの時は加速パルス信号をチャージポンプ４へ上記差
に応じたパルス幅で出力する。チャージポンプ４は、２
つの電界効果トランジスタFET1,FET2を電源電圧VDD,VSS
間に直列に接続し、電源電圧VDD側のトランジスタFET1
の制御端子に減速パルス信号を接続し、電源電圧VSS側
のトランジスタFET2の制御端子に加速パルス信号を接続
して成る。
施例の構成において、１はモータ、２はモータ１の回転
数を周波数信号FGとして検出するタコジェネレータ、４
はチャージポンプ、５は積分器、６は発振器、７はモー
タドライバ、８は周波数信号FGと基準信号RFFにより速
度弁別を行い速度エラーを判別して加速または減速の制
御パルス信号を作成するとともにまだモータ１の回転数
が規定値を含む所定範囲内（例えば±1.6％以内）に達
していないことをREADY（レディ）信号として検出する
手段を兼ねる速度弁別器、10は上記READY信号と減速の
制御パルス信号（減速パルス信号）の論理積（AND）で
積分器５のコンデンサのディスチャージ量を大きくする
ディスチャージ制御回路 発振器６はクリスタル発振子Xtal等により上記基準信
号REFを発生する。速度弁別器８は例えば周波数信号FG
の立ち上がりから次の立ち上がりまでの間の基準信号RE
Fのパルス数をカウントし、規定回転数に対応する基準
値と比較してREADY信号を作成するとともに、カウント
値と基準値の差の符号によりモータ１の回転数が基準以
上のときは加速エラーとし、基準以下のときは減速エラ
ーとして、加速エラーの時は減速パルス信号を、減速エ
ラーの時は加速パルス信号をチャージポンプ４へ上記差
に応じたパルス幅で出力する。チャージポンプ４は、２
つの電界効果トランジスタFET1,FET2を電源電圧VDD,VSS
間に直列に接続し、電源電圧VDD側のトランジスタFET1
の制御端子に減速パルス信号を接続し、電源電圧VSS側
のトランジスタFET2の制御端子に加速パルス信号を接続
して成る。
積分器５は、オペアンプ5aを有し、その反転入力端子
（−）が抵抗R1を介してチャージポンプ４の出力点即ち
トランジスタFET1,FET2の接続点に接続されるととも
に、コンデンサC1と直列接続された抵抗R2とコンデンサ
C2の組とを並列に介して自己の出力に接続され、非反転
入力端子（＋）がシグナルグランドに接続されて成る。
積分器５の出力即ちオペアンプ5aの出力は、モータドラ
イバ７に入力され、モータドライバ７はその入力を増幅
してモータ１の電機子電流あるいは界磁電圧を制御す
る。
（−）が抵抗R1を介してチャージポンプ４の出力点即ち
トランジスタFET1,FET2の接続点に接続されるととも
に、コンデンサC1と直列接続された抵抗R2とコンデンサ
C2の組とを並列に介して自己の出力に接続され、非反転
入力端子（＋）がシグナルグランドに接続されて成る。
積分器５の出力即ちオペアンプ5aの出力は、モータドラ
イバ７に入力され、モータドライバ７はその入力を増幅
してモータ１の電機子電流あるいは界磁電圧を制御す
る。
ディスチャージ制御回路９は、速度弁別器８が出力す
る前述のREADY信号（まだ、モータ１の回転数が規定回
転数の±1.6％以内に収まっていないことを示す）と減
速パルス信号の論理積をとるアンド（AND）ゲート9a
と、その論理積信号でオンに制御され積分器５のコンデ
ンサC1,C2のディスチャージを行うスイッチ素子SWと、
ディスチャージ量を決める抵抗Rdから構成される。抵抗
Rdとスイッチ素子SWは直列に接続されて、積分器５の反
転入力端子と電源電圧VDDの間に接続される。抵抗Rdの
値は、コンデンサC1,C2の初期チャージ電圧およびモー
タ１の角加速度等を考慮して最適値に合わせる。
る前述のREADY信号（まだ、モータ１の回転数が規定回
転数の±1.6％以内に収まっていないことを示す）と減
速パルス信号の論理積をとるアンド（AND）ゲート9a
と、その論理積信号でオンに制御され積分器５のコンデ
ンサC1,C2のディスチャージを行うスイッチ素子SWと、
ディスチャージ量を決める抵抗Rdから構成される。抵抗
Rdとスイッチ素子SWは直列に接続されて、積分器５の反
転入力端子と電源電圧VDDの間に接続される。抵抗Rdの
値は、コンデンサC1,C2の初期チャージ電圧およびモー
タ１の角加速度等を考慮して最適値に合わせる。
以上のように構成した実施例の動作および作用を述べ
る。
る。
第２図および第３図（ａ），（ｂ），（ｃ）は本実施
例の動作説明図であり、第２図はREADY信号の説明図、
第３図は動作波形図である。本実施例における基本的な
動作において、速度弁別器８は、周波数信号FGで示され
るモータ１の回転数が規定回転数に達するまで加速パル
ス信号PAを出力する。このとき、速度弁別器８は、モー
タ１の回転数と規定の回転数の差に応じてパルス幅を変
化させる。積分器５は、チャージポンプ４から出力され
る加速パルス信号PAの各周期を積分し、連続的な制御信
号とする。この制御信号がモータドライバ７で増幅され
てモータ１に出力され、その回転数が加速方向に制御さ
れる。そして、このままでは積分器５の初期チャージ電
圧による減速制御の遅れで、モータ１の回転数が不要に
上昇する結果となる。
例の動作説明図であり、第２図はREADY信号の説明図、
第３図は動作波形図である。本実施例における基本的な
動作において、速度弁別器８は、周波数信号FGで示され
るモータ１の回転数が規定回転数に達するまで加速パル
ス信号PAを出力する。このとき、速度弁別器８は、モー
タ１の回転数と規定の回転数の差に応じてパルス幅を変
化させる。積分器５は、チャージポンプ４から出力され
る加速パルス信号PAの各周期を積分し、連続的な制御信
号とする。この制御信号がモータドライバ７で増幅され
てモータ１に出力され、その回転数が加速方向に制御さ
れる。そして、このままでは積分器５の初期チャージ電
圧による減速制御の遅れで、モータ１の回転数が不要に
上昇する結果となる。
そこで、本実施例では、速度弁別器８に速度検出機能
を持たせ、モータ回転数が例えば規定回転数の±1.6％
以内に収まった時、ロジックレベルのローレベル出力が
得られるようにする。この信号をREADY（レディ）信号
として表すと、第２図（ｃ）に示すようなタイミングで
出力される。即ち、ディスチャージ制御回路９が働かな
いと仮定した場合、モータ１の回転が加速された後、不
要に上昇する区間TDでは、減速方向の制御出力があり、
かつREADY信号がハイレベルの区間と重なっている。従
って、この区間TDのみで減速方向のディスチャージ量を
大きくすれば積分器のコンデンサC1,C2の初期チャージ
電圧を素早くディスチャージすることができる。本実施
例では、これを実現するために、アンドゲート9aにて減
速パルス信号PDとREADY信号の論理積を取り、その信号
でスイッチ素子SWをオンに制御して抵抗Rdによりディス
チャージ量を大きくしている。その結果、チャージポン
プ４の出力（ａ）および積分器５の出力vint（ｂ）、RE
ADY信号（ｃ）の各出力タイミングは、第３図に示す通
りとなり、サーボの整定時間が短くなる。
を持たせ、モータ回転数が例えば規定回転数の±1.6％
以内に収まった時、ロジックレベルのローレベル出力が
得られるようにする。この信号をREADY（レディ）信号
として表すと、第２図（ｃ）に示すようなタイミングで
出力される。即ち、ディスチャージ制御回路９が働かな
いと仮定した場合、モータ１の回転が加速された後、不
要に上昇する区間TDでは、減速方向の制御出力があり、
かつREADY信号がハイレベルの区間と重なっている。従
って、この区間TDのみで減速方向のディスチャージ量を
大きくすれば積分器のコンデンサC1,C2の初期チャージ
電圧を素早くディスチャージすることができる。本実施
例では、これを実現するために、アンドゲート9aにて減
速パルス信号PDとREADY信号の論理積を取り、その信号
でスイッチ素子SWをオンに制御して抵抗Rdによりディス
チャージ量を大きくしている。その結果、チャージポン
プ４の出力（ａ）および積分器５の出力vint（ｂ）、RE
ADY信号（ｃ）の各出力タイミングは、第３図に示す通
りとなり、サーボの整定時間が短くなる。
2.5インチハードディスクドライブのスピンドルモー
タでの実験によれば、モータの起動時において規定回転
数の±1.6％以内に収まる時間が26％短縮される結果が
得られ、効果の大きいことが確認された。
タでの実験によれば、モータの起動時において規定回転
数の±1.6％以内に収まる時間が26％短縮される結果が
得られ、効果の大きいことが確認された。
なお、本実施例はモータの立ち上げ時だけでなく、低
速回転から高速回転に制御される場合で、その回転数差
が大きい場合にも効果がある。
速回転から高速回転に制御される場合で、その回転数差
が大きい場合にも効果がある。
さらに、READY信号と加速パルスの論理積を取り、第
１図のスライダ素子SWをオンに制御する回路を付加すれ
ば、上記に加えて高速回転から低速回転に大きい回転数
差で制御する場合にサーボの整定時間を短くすることが
できる。ただし、この場合、起動時等の加速状態で動作
しないようにその論理積の入力条件には、高速回転から
低速回転への制御途中であることの保持出力を加え、同
様に第１図のアンドゲート9aの論理積の入力条件には、
低速回転から高速回転への制御途中であることの保持出
力を加える必要がある。
１図のスライダ素子SWをオンに制御する回路を付加すれ
ば、上記に加えて高速回転から低速回転に大きい回転数
差で制御する場合にサーボの整定時間を短くすることが
できる。ただし、この場合、起動時等の加速状態で動作
しないようにその論理積の入力条件には、高速回転から
低速回転への制御途中であることの保持出力を加え、同
様に第１図のアンドゲート9aの論理積の入力条件には、
低速回転から高速回転への制御途中であることの保持出
力を加える必要がある。
以上のように、本発明はその主旨に沿って種々に応用
され、種々の実施態様を取り得るものである。
され、種々の実施態様を取り得るものである。
［発明の効果］ 以上の説明で明らかなように、本発明のモータ駆動回
路によれば、モータ起動時等において、サーボ系の積分
器のコンデンサのディスチャージ量を大きくするように
したので、そのモータ起動時等のサーボの整定時間を短
縮することができる。
路によれば、モータ起動時等において、サーボ系の積分
器のコンデンサのディスチャージ量を大きくするように
したので、そのモータ起動時等のサーボの整定時間を短
縮することができる。
第１図は本発明の一実施例を示す回路図、第２図および
第３図（ａ），（ｂ），（ｃ）は上記実施例の動作説明
図、第４図は従来例を示す回路図、第５図は上記従来例
の動作波形図である。 １……モータ、２……タコジェネレータ、４……チャー
ジポンプ、５……積分器、６……発振器、７……モータ
ドライバ、８……速度弁別器、９……ディスチャージ制
御回路。
第３図（ａ），（ｂ），（ｃ）は上記実施例の動作説明
図、第４図は従来例を示す回路図、第５図は上記従来例
の動作波形図である。 １……モータ、２……タコジェネレータ、４……チャー
ジポンプ、５……積分器、６……発振器、７……モータ
ドライバ、８……速度弁別器、９……ディスチャージ制
御回路。
Claims (2)
- 【請求項１】コンデンサを含む積分器を有するサーボ系
で構成されるモータ駆動回路において、 モータの回転数が規定値を含む所定範囲の範囲外である
ことを検出する速度検出手段と、 上記範囲外の検出信号と上記サーボ系の加速途中におけ
る減速方向の制御信号の論理積を取る手段と、 上記論理積の信号により上記積分器のコンデンサのディ
スチャージ量を増加する手段とを具備することを特徴と
するモータ駆動回路。 - 【請求項２】請求項１に記載のモータ駆動回路におい
て、 速度検出手段の検出信号とサーボ系の減速途中における
加速方向の制御信号の論理積を取る手段を具備し、 上記論理積の信号によっても積分器のコンデンサのディ
スチャージ量を増加する手段を動作させてそのディスチ
ャージ量を増加させることを特徴とするモータ駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140766A JP2926896B2 (ja) | 1990-05-30 | 1990-05-30 | モータ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140766A JP2926896B2 (ja) | 1990-05-30 | 1990-05-30 | モータ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0433580A JPH0433580A (ja) | 1992-02-04 |
| JP2926896B2 true JP2926896B2 (ja) | 1999-07-28 |
Family
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