JP2923869B2 - イベント入力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、任意に発生する複
数の事象（以降、イベントと記す。）およびそれに関す
るデータを取り込み、記憶するイベント入力回路に関す
る。

【０００２】

【従来の技術】あるイベントが発生した場合に、そのイ
ベントに関するデータを取り込み、記憶するためにイベ
ント入力回路が用いられる。

【０００３】ここで、イベントに関するデータとは、イ
ベントがある生産物が生産された情報である場合、生産
に使用された装置の固有のＩＤ、使用された部品／材料
などのＩＤなどであり、また、あるイベントを発生させ
た作業者のＩＤ、イベントを発生させた原因のＩＤなど
発生したイベント自体を特徴付けるデータである。

【０００４】従来のイベント入力回路では、イベントと
データの取り込みに割込み処理を用いる場合が多かっ
た。しかし、割込み処理を用いると、中央処理装置での
割込み発生頻度が多くなると、割込みに費やされる処理
時間が長くなる点が課題となっている。この課題を解決
するため、例えば特開平５−２４１８５２号公報に記載
されている従来例では、複数件の監視制御データを予め
記憶しておき、監視制御データと監視対象レジスタの内
容とを比較することにより複数組のデータ監視を連続し
て行い、状態変化が検出されると、集約して割込み要求
を発生させることにより、割込み発生の頻度を下げる工
夫をしている。

【０００５】このような従来のイベント入力回路のブロ
ック図を図３に示す。

【０００６】この従来のイベント入力回路は、書き込み
手段３１と、記憶回路３２と、複数の入出力制御レジス
タ３３と、マルチプレクサ３４と、比較回路３５と、状
態制御回路３６と、割込み信号生成回路３７と、割込み
発生手段３８とで構成されている。

【０００７】書き込み手段３１は、中央処理装置の入出
力命令の実行により動作し、記憶回路３２に監視制御デ
ータ４０を出力するとともに書き込み指示信号４１を記
憶回路３２と状態制御回路３６に対し出力する。記憶回
路３２は、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−
Ｏｕｔ）形の書き込み順に読み出しが可能なメモリであ
り、監視制御データ４０を書き込み指示信号４１により
記憶し、読み出し指示信号４８を入力すると監視制御デ
ータ４０のレジスタアドレス４２、マスクデータ４３、
比較データ４４を出力する。マルチプレクサ３４は、レ
ジスタアドレス４２を選択制御信号として使用し、複数
の入出力制御レジスタ３３のうち監視対象となる入出力
レジスタ３３の１つを選択し、その選択した入出力レジ
スタ３３の監視対象データ４５を選択監視対象データ４
６として出力する。比較回路３５は、比較データ４４と
選択監視対象データ４６の比較演算を行うが、このとき
マスクデータ４３の指定により比較データ４４の全ビッ
トではなく、ビット単位で有効／無効を指定することに
より監視に必要なビットだけを選択して比較演算を行
う。そして、比較演算により一致が検出されると、一致
信号４７を出力する。

【０００８】状態制御回路３６は、書き込み指示信号４
１を入力することにより記憶回路３２に記憶された監視
制御データ４０の件数を数えるとともに、１つの監視制
御データ４０の監視が終了すると読み出し指示信号４８
を記憶回路３２に出力することにより次の監視制御デー
タ４０をレジスタアドレス４２、マスクデータ４３、比
較データ４４として出力させる。また、一致信号４７を
入力すると予め決められた値のカウント値をカウントダ
ウンしカウント値がゼロになると監視シーケンス終了信
号４９を出力する。監視の途中でカウント値がゼロにな
らない場合、全ての監視制御データ４０の監視が終了す
ると監視シーケンス終了信号４９を出力する。割込み信
号生成回路３７は、監視シーケンス終了信号４９を入力
すると割込み要求信号５０を出力する。割込み発生手段
３８は、割込み要求信号５０を入力すると割込みを発生
させる。

【０００９】装置状態変化の監視を指定する監視制御デ
ータ４０が、中央処理装置の制御下で、書き込み手段３
１を用いて記憶回路３２へ書き込まれる。監視対象の入
出力制御レジスタ３３の監視対象データ４５は、マルチ
プレクサ３４により選択され選択監視対象データ４６と
して出力され、記憶回路３２から読み出された監視制御
データ４０の比較データ４４と比較回路３５で比較され
る。複数件の監視制御データ４０が記憶回路３２に記憶
されているので、状態制御回路３６は装置状態変化の監
視を繰り返し実行することができる。そして、一連の装
置状態変化の監視が完了すると、状態制御回路３６から
の指示で割込み信号生成回路３７は割込み要求信号５０
を割込み発生手段３８に出力する。

【００１０】この従来のイベント入力回路は、レジスタ
アドレス４２、マスクデータ４３、比較データ４４を一
組とした複数組のデータを記憶しておき、監視する入出
力レジスタ３３を選択して入出力レジスタ３３の出力で
ある選択監視対象データ４６と比較データ４４とを比較
することにより、複数組の監視を連続して行い、監視終
了時に割込み要求信号５０を出力するので、複数件の論
理回路の状態変化を集約させて割込みを要求することが
可能となり、割込み発生頻度を低下させ、中央演算装置
の割込み処理時間を短くすることができる。

【００１１】

【発明が解決しようとする課題】上述した従来のイベン
ト入力回路では、下記のような問題点があった。 （１）個々のイベント発生源では、比較的一定の頻度で
イベントが発生するとしても、複数のイベント発生源全
てのイベントを収集すると一時期にイベントが集中する
可能性があり、割込み処理のオーバーヘッドによりＣＰ
Ｕの処理能力を一時的に越える可能性があるため、複数
のイベント発生源から発生されるイベントを、イベント
の発生で割込みをかけ取り込んでも、取りこぼす可能性
がある。 （２）複数のイベント発生源から発生されるイベントを
取り込む場合、複数のイベント発生源から任意にイベン
トが発生されるため必ずしも各イベント発生の順序は予
測できないため、従来の方法のように同一の発生源の連
続データを監視することは不可能である。

【００１２】本発明の目的は、複数のイベント発生源か
ら発生されるイベントとデータを、取りこぼすこと無く
収集するイベント入力回路を提供することである。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明のイベント入力回路は、イベントおよびデー
タを発生する複数のイベント発生部と、前記イベント発
生部に対してそれぞれ設けられ、前記イベントを入力す
ると、該イベントに関したデータを記憶するとともにイ
ベント・フラグ信号を出力し、データ出力イネーブル信
号がアクティブになると、記憶している前記データを出
力する複数のイベント記憶部と、前記イベント・フラグ
信号を入力すると、イベント・フラグ信号を出力した前
記イベント記憶部のうちの１つを選択し、選択した該イ
ベント記憶部に前記データ出力イネーブル信号をアクテ
ィブとした後アドレス・インクリメント信号を出力し、
データ書き込みイネーブル信号とデータ書き込み信号を
アクティブとするイベント制御部と、内部に記憶してい
るアドレス値をアドレス信号として常時出力し、前記ア
ドレス・インクリメント信号を入力する度に前記アドレ
ス値を１つ増加させて出力し、前記アドレス値が一定値
になるとゼロに戻す制御を行うアドレス生成部と、前記
データ書き込みイネーブル信号がアクティブになると前
記アドレス信号のアドレスをセットし、前記データ書き
込み信号がアクティブになると前記データを前記アドレ
ス信号が示す番地に記憶する記憶部とを有する。

【００１４】本発明は、イベント発生部において発生し
たイベントやデータを一旦イベント記憶部に記憶させ、
イベント記憶部はイベント制御部からのデータ出力イネ
ーブル信号により制御して重複させずにデータを記憶部
に出力するようにしたものである。そして、イベント制
御部はデータ出力イネーブル信号を出力する毎にアドレ
ス・インクリメント信号をアドレス生成部に出力するこ
とによりアドレス信号をインクリメントする。そして、
記憶部は、アドレス信号とデータ書き込み信号を元に順
次データを記憶していく。イベント入力回路全体の処理
速度を決定する記憶部の処理速度はコンピュータのＣＰ
Ｕの処理速度に匹敵するため、割込み処理によりイベン
ト入力を行うより高速にイベントやデータを入力するこ
とができる。したがって、複数のイベント発生部から発
生するイベントとデータを取りこぼしなく収集すること
ができる。

【００１５】本発明の実施態様によれば、前記アドレス
生成部が、カウンタ値の桁があふれるとカウンタ値をゼ
ロ・クリアするアップ・カウンタを有する。

【００１６】本発明の他の実施態様によれば、前記アド
レス生成部が、任意の数値をセットすることのできるレ
ジスタと、前記アドレス値が前記レジスタにセットされ
た数値と同じまたはそれ以上になると前記アドレス値を
ゼロ・クリアするクリア回路とを有する。

【００１７】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００１８】図１は本発明の一実施形態のイベント入力
回路のブロック図、図２は本発明の一実施形態のイベン
ト入力回路の動作を示すタイミングチャートである。

【００１９】本実施形態のイベント入力回路は、複数の
イベント発生部５と、イベント発生部５にそれぞれ対応
して設けられたイベント記憶部１と、イベント制御部２
と、アドレス生成部３と、記憶部４とで構成されてい
る。

【００２０】イベント発生部５は、任意の時間にイベン
トｈを発生し、それに関するデータｊを出力する。

【００２１】イベント記憶部１は、イベントｈを入力す
るとその時のデータｊを記憶するとともに、イベント・
フラグ信号ａを出力する。そして、データ出力イネーブ
ル信号ｂがアクティブなると記憶していたデータｊをデ
ータ信号ｃとして出力する。

【００２２】イベント制御部２は、イベント・フラグ信
号ａを入力すると、イベント・フラグ信号ａを出力した
イベント記憶部１のうちの１つを選択し、選択したイベ
ント記憶部１にデータ出力イネーブル信号ｂをアクティ
ブとした後アドレス・インクリメント信号ｄを出力し、
データ書き込みイネーブル信号ｆとデータ書き込み信号
ｇをアクティブとする。

【００２３】アドレス生成部３は、内部に記憶している
アドレス値をアドレス信号ｅとして常時出力し、アドレ
ス・インクリメント信号ｄを入力する度にアドレス値を
１つ増加させて出力する。そして、アドレス値が記憶部
４の最大アドレスになると、アドレス値をゼロに戻す制
御を行う。この制御は、特定のビット数のアップ・カウ
ンタを用意し、アップ・カウンタの桁あふれによるゼロ
・クリアを利用する方法や、任意の数値をセットするレ
ジスタを用意し、アドレス値がレジスタにセットされた
数値と同じまたはそれ以上になったらアドレス値をゼロ
・クリアするなど種々の回路が考えられる。

【００２４】記憶部４は、データ書き込みイネーブル信
号ｆがアクティブになるとアドレス信号ｅのアドレスを
セットし、データ書き込み信号ｇがアクティブになると
データ信号ｃをアドレス信号ｅが示す番地に記憶する。

【００２５】ここで、イベント記憶部１がイベント・フ
ラグ信号ａを発生している時間は、イベント制御部２が
データ出力イネーブル信号ｂを出力してから記憶部４に
データ信号ｃが書き込まれるまでの時間より充分長く、
ｎ個のイベント記憶部１が同時にイベントｈを発生し、
イベント制御部２が順次、ｎ個のデータ出力イネーブル
信号ｂを出力し記憶部４に記憶する時間より充分長いと
する。また、イベントｈの発生間隔は、ｎ個のイベント
記憶部１が同時にイベント・フラグ信号ａを発生し、イ
ベント制御部２が順次、ｎ個のデータ出力イネーブル信
号ｂを出力し記憶部４に記憶する時間より充分長いとす
る。

【００２６】また、データ書き込み信号ｇは、データ出
力イネーブル信号ｂとデータ書き込みイネーブル信号ｆ
より充分狭いパルス信号であり、データ書き込みイネー
ブル信号ｆがアクティブの間にオン／オフする。

【００２７】次に、本実施形態の動作について図２を参
照して説明する。

【００２８】イベント記憶部１は、イベントｈを入力す
ると、同時に入力されたデータｊを記憶する。そして、
イベント記憶部１は、データｊを記憶すると同時にイベ
ント・フラグ信号ａをイベント制御部２に出力する。イ
ベント制御部２では各イベント記憶部１から任意の時間
にイベント・フラグ信号ａが出力されてくるが、各イベ
ント記憶部１が出力するデータ信号ｃが重複しないよう
にデータ出力イネーブル信号ｂを１つのイベント記憶部
１に出力する。データ出力イネーブル信号ｂを入力した
イベント記憶部１は、記憶しているデータをデータ信号
ｃとして出力する。

【００２９】また、イベント制御部２はデータ出力イネ
ーブル信号ｂを出力すると、アドレス・インクリメント
信号ｄをアドレス生成部３に出力する。アドレス生成部
３では、アドレス・インクリメント信号ｄを入力すると
アドレス値を１つ増やすため出力されるアドレス信号ｅ
も１つ増やされる。次にイベント制御部２は、データ書
き込みイネーブル信号ｆをアクティブにするため、記憶
部４はその時のアドレス信号ｅをセットする。次にイベ
ント制御部２はデータ書き込み信号ｇをアクティブにす
るため、記憶部４はその時のデータ信号ｃを記憶する。

【００３０】イベント制御部２はこの動作を繰り返すこ
とにより複数のイベント発生部５が発生するイベントｈ
およびデータｊを記憶部４に順次記憶させることができ
る。

【００３１】本実施形態のイベント入力回路は、記憶部
４がアドレス信号ｅとデータ書き込み信号ｇを元にデー
タ信号ｃを順次記憶していくため、処理速度は記憶部４
の処理速度により決定される。

【００３２】また、記憶部４は最大アドレスの次のアド
レス値をゼロにすることから、リング・バッファを形成
する。また、記憶部４は記憶したデータを読み出すため
の回路を加えるといわゆるＦＩＦＯ型メモリとなる。

【００３３】ただし、このメモリの素子にシングル・ポ
ートのメモリを利用すると、書き込みと読み出しの動作
時に共通的に利用するアドレス・バスとデータ・バスを
時分割で利用しなければならず、実行速度が落ちる場合
がある。この場合は、デュアル・ポートのメモリを利用
することで解決することができる。

【００３４】

【発明の効果】以上説明したように、本発明は、記憶部
の処理速度がイベント入力回路の処理速度を決定するた
め、割込み処理を行うより高速にイベント入力が可能と
なり複数のイベント発生源から発生されるイベントを、
全て取り込むことができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施形態のイベント入力回路のブロ
ック図である。

【図２】本発明の一実施形態のイベント入力回路の動作
を示すタイミングチャートである。

【図３】従来のイベント入力回路のブロック図である。

【符号の説明】

１ イベント記憶部 ２ イベント制御部 ３ アドレス生成部 ４ 記憶部 ５ イベント発生部 ３１ 書き込み手段 ３２ 記憶回路 ３３ 入出力制御レジスタ ３４ マルチプレクサ ３５ 比較回路 ３６ 状態制御回路 ３７ 割込み信号生成回路 ３８ 割込み発生手段 ４０ 監視制御データ ４１ 書き込み指示信号 ４２ レジスタアドレス ４３ マスクデータ ４４ 比較データ ４５ 監視対象データ ４６ 選択監視対象データ ４７ 一致信号 ４８ 読み出し指示信号 ４９ 監視シーケンス終了信号 ５０ 割込み要求信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 イベントおよびデータを発生する複数の
   イベント発生部と、 前記イベント発生部に対してそれぞれ設けられ、前記イ
   ベントを入力すると、該イベントに関したデータを記憶
   するとともにイベント・フラグ信号を出力し、データ出
   力イネーブル信号がアクティブになると、記憶している
   前記データを出力する複数のイベント記憶部と、 前記イベント・フラグ信号を入力すると、イベント・フ
   ラグ信号を出力した前記イベント記憶部のうちの１つを
   選択し、選択した該イベント記憶部に前記データ出力イ
   ネーブル信号をアクティブとした後アドレス・インクリ
   メント信号を出力し、データ書き込みイネーブル信号と
   データ書き込み信号をアクティブとするイベント制御部
   と、 内部に記憶しているアドレス値をアドレス信号として常
   時出力し、前記アドレス・インクリメント信号を入力す
   る度に前記アドレス値を１つ増加させて出力し、前記ア
   ドレス値が一定値になるとゼロに戻す制御を行うアドレ
   ス生成部と、 前記データ書き込みイネーブル信号がアクティブになる
   と前記アドレス信号のアドレスをセットし、前記データ
   書き込み信号がアクティブになると前記データを前記ア
   ドレス信号が示す番地に記憶する記憶部とを有するイベ
   ント入力回路。
2. 【請求項２】 前記アドレス生成部が、カウンタ値の桁
   があふれるとカウンタ値をゼロ・クリアするアップ・カ
   ウンタを有する請求項１記載のイベント入力回路。
3. 【請求項３】 前記アドレス生成部が、任意の数値をセ
   ットすることのできるレジスタと、前記アドレス値が前
   記レジスタにセットされた数値と同じまたはそれ以上に
   なると前記アドレス値をゼロ・クリアするクリア回路と
   を有する請求項１記載のイベント入力回路。