JP2923370B2 - 記憶装置の修復機構 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係わ
り、更に詳細には記憶装置内部の欠陥箇所を除去するた
めの修復回路を有する装置並びに方法に関する。

【０００２】

【従来の技術】半導体記憶装置の製造に際しては、記憶
セル配列に一つまたは複数の欠陥箇所が含まれていて記
憶回路の適正な性能を阻害する事は一般的に発生する。
もしも欠陥が対称に発生する種類のものであれば、多く
の場合この原因を分析して設計によって無くする事がで
きる。その他の欠陥は一般的にシステマティックで無
く、隣接する列同志での短絡や、記憶セルの個別の列の
中での回路開放等が含まれる。分析的に言うとこの様な
欠陥の記憶装置内部での分布、また同様に与えられたロ
ットの中での欠陥数の分布は、ランダムと考えられるの
で一つのロットの中で生産される良品の生産量はポアソ
ン分布関数に従ってモデル化できる。典型的には、ある
期間の範囲では与えられた製造設備の中で生産される特
定の素子や素子のシリーズの生産量は、原因、例えば先
に述べたランダム欠陥の特定要因を取り除く事により改
善出来る。

【０００３】多くの製造工程に於いて、ランダム欠陥の
原因は完全には取り除けず、記憶装置の生産量を冗長回
路を用いて更に改善することが望まれる。チップの検査
工程中に欠陥のある記憶セルが特定され置き換えられ
る。この様な冗長化技術は特に半導体記憶装置に適して
いて、その理由は非常に多数の素子が繰り返し列および
行に配列されているからである。この配列形式はそれ自
体、欠陥列または行を複数の同一の冗長列または行で置
き換えるのに適している。

【０００４】冗長回路機構は冗長列に接続された複数の
汎用デコード回路で実現できる。冗長回路を実現するた
めに適当なフューズが個別のデコーダ回路をプログラム
するために含まれていて、欠陥記憶セルのアドレスに対
応してプログラムされる。例えばダイナミックランダム
アクセス記憶装置（ＤＲＡＭ）に於いては、アドレスの
完全性は欠陥列アドレスに対応する冗長列を単にプログ
ラムする事によって保たれている。従って各々の欠陥列
のアドレスは冗長列回路に割り振られる。ビデオおよび
フレーム記憶回路では置き換え手順は、記憶出力の順序
を保存するために非常な複雑さを要求する。本発明と同
一の譲渡人に付与された合衆国特許第４，５９８，３８
８号を参照。

【０００５】全ての型式の半導体記憶装置は、集積記憶
回路の密度増加に従ってより高いビット密度でより小さ
なセル寸法となるように進歩している。１９７２年には
４キロビットのＤＲＡＭが設計されていたが、１９８２
年には１メガビット素子が計画されていた。１９９０年
代には１６メガビット密度が大量生産されるようになる
であろう。記憶容量が進歩し続けるに従って、例えば記
憶装置アクセス時間といったような、関連する性能パラ
メータも更に改善されなければならない。その結果、す
でにかなり複雑なものになっている記憶装置構築方法
は、素子の密度が増加するに従ってさらに手の込んだも
のとなってきている。

【０００６】性能を改善するために、今やより高密度の
記憶装置配列を論理データブロックに分割する事は一般
的に行われており、特定のブロックに関連する全てのセ
ルは共通のＩ／Ｏ路を有する。この構成では配列中のデ
ータブロックは個別にアクセス出来る。従って各々のデ
ータ語、例えば６４メガビット素子内の１６または３２
ビット幅は、全て一つのブロックの中に記憶されるので
一語全部を指定された時間内に記憶装置から呼び出す事
が出来る。従ってデータの利用度に無駄は生じない。さ
らに好適に、分割された配列内のブロックの信号路は短
いので伝送遅れが小さく、従ってアクセス時間が早くな
る。さらに、一度に多くのブロックのなかの一つのみが
アクセスされるので素子全体としての電力消費も減少で
きる。

【０００７】この様な分割は少なくともいくつかの支援
回路を必要とし、これらは希望する記憶素子の場所を選
択すると同様にデータ状態を検出かつ保持するように機
能しており、各々のデータブロックに対して備える必要
がある。記憶装置配列をより小さなデータブロックに内
部的に分割する概念が導入されたとき、記憶装置密度は
今よりずっと少なく、各々のデータブロックに対して支
援回路を繰り返し具備する事は、上述の性能利益の点か
らみてコスト的に受け入れ可能であった。すなわち、よ
り低速で電力消費の大きな配列で、結果としてチップ寸
法が大きくなることはそれほど重要ではなかった。

【０００８】今やさらに高密度の記憶装置が開発される
に従って、寸法の縮小が必須となるためこれらの回路
は、以前なら製造工程で問題とはならなかったような特
定の原因で引き起こされる欠陥に対して敏感となってい
る。従って回路密度のさらなる改善にともなって、ラン
ダム型の欠陥を除去するためのより以上の挑戦が必要で
ある。従って、より多くの期待が冗長回路修復機構にか
けられている。

【０００９】理論的に、十分な数の冗長回路を装置上に
具備する事によって、全ての先に述べた種類の列欠陥は
修復可能であり、生産ロットの生産性を最大とできる。
しかしながら価格効率の点からみて、スペース上の制約
は各々の集積回路に配置する冗長回路の個数に制限を与
える。記憶装置の密度に比例して修復回路を増やす事は
好ましくない。

【００１０】

【発明の目的と要約】

【問題点を解決するための手段とその作用】従来の冗長
化機構では、予め定められた数の欠陥素子を置き換える
ためのいくつかの予備行および列のみで構成されてい
た。内部的に分割された記憶装置の各各の論理データブ
ロックは個別のアドレス回路を含んでいたので、これら
のデータブロック内に十分な冗長行および列線を含む事
は特に困難ではなかった。

【００１１】今や、高密度回路のパッケージ寸法に制限
を与える価格上の制約のために、各各の記憶データブロ
ックに対して欠陥セルを置き換えるために必要な支援回
路の全てを繰り返し配置する事は望ましくない。例とし
てあげれば、冗長列選択回路を各々のデータブロックに
繰り返し配置する必要は無い。実際全てのデータブロッ
クに対する修復列選択信号を一連のまたは一団のデコー
ダ回路で発生させればスペース効率が良い。

【００１２】支援回路をデータブロックの中で共有すれ
ば回路配置上かなりのスペースが節約される事になる
が、今ではこの様なやり方は複雑でありかつ従来技術に
よる効率を低減すると考えられている。

【００１３】予め定められた数のデコーダ回路を有し、
同一個数のデコーダ回路を有するその他の冗長化機構よ
りもスペース効率または置き換え効率の優れた冗長化機
構を提供する事は本発明のひとつの目的である。

【００１４】本発明によれば、予め定められた個数の冗
長列が記憶セルのデータブロックに配分されている冗長
化機構の修復効率を最大とする方法が提供されている。
この方法は、複数のデコーダを冗長選択線の各々に割り
当てて、各々の線が複数の欠陥列部分を同一の冗長列選
択線で可能化される複数の冗長列部分で置き換えられる
ようにしている。冗長選択線の中でデコーダ回路を不均
等配分する事により、修復効率が改善され同時にスペー
スも節約される。

【００１５】また、行列の形で形成されたアドレス指定
可能な記憶セル配列の中に形成された論理データブロッ
クを有する記憶装置内部の欠陥を除去する方法も提供さ
れている。セルの第一列に関連する欠陥は、セルの第一
修復列一部分またはセルの第二修復列の一部分が第一列
内のセル部分のアドレスに応答するようにプログラムす
る事により除去できる。配列に含まれる列の中で複数の
修復を実現するために配置可能な、セルの第一修復列の
部分の個数は、配列に含まれる列の中で複数の修復を実
現するために配置可能な、セルの第二修復列の部分の個
数によって異なる。

【００１６】発明の提出された実施例では、冗長化機
構、同様に冗長化機構を開発するための方法が提供され
ており、結果として与えられたスペース上の制約下での
素子修復率を改善している。記憶装置は個別の入力／出
力路を有する複数のデータブロックで形成されている。
各々のブロックは記憶セルの配列を有し、これらは行線
および列線に沿ってアドレス可能な行および列に配置さ
れている。配列は、各々複数の記憶セルを有するサブブ
ロックの形に構成されている。記憶セルの第二グループ
はデータブロック配列の行線および列線に沿って配置さ
れており、配列の中の列に対する少なくとも第一および
第二修復列を具備するようになされている。装置は記憶
セルの行を選択するための行アドレス回路と、記憶セル
の列を選択するための列アドレス回路と、それにアドレ
ス修復回路とを有する。

【００１７】アドレス修復回路は複数の列修復デコーダ
回路を有し、その各々は修復列に接続され、各々欠陥記
憶セルを有する配列中の列の区間に対応する列および行
アドレス情報でプログラム可能である。この修復列の区
間内のプログラム可能記憶セルは、欠陥記憶セルを含む
配列内の列の区間内の記憶セルを置き換える事ができ
る。異なる修復列に割り振られるデコーダ回路の数は均
等ではない。

【００１８】提出された実施例の一つの例によれば、記
憶装置は各々個別の入力／出力路を有する複数の論理デ
ータブロックで形成されている。ブロックの一つは行列
状に配置されサブブロックで構成されている記憶セルの
配列を有する。各々のサブブロックは行および副列に配
置された複数の記憶セルを含んでいる。ブロックはまた
記憶セルの行を選択するための行アドレス回路と、選択
された行と交差する列内の記憶セルを選択するための列
アドレス回路とを有する。記憶セルの第二グループは複
数の修復列の中に配置されている。各々の修復列は論理
データブロック内の記憶セルの各々のサブブロックに対
する修復副列を含んでいる。アドレス修復回路は配列内
の副列を修復副列で置き換えるために具備されている。
修復回路は複数のプログラム可能修復列デコーダを有
し、これは行および列アドレス情報に基いて修復副列ま
たは複数の修復副列の区間を選択するためのものであ
る。異なる修復列に割り当てられているデコーダの個数
は均等ではない。

【００１９】この機構により修復列デコーダ内の行デコ
ードの水準を取り入れる事により、冗長列の区間は欠陥
記憶セルを有する配列上の列の区間と置き換えるように
割り当てる事が出来る。従って、複数のデコーダを備え
れば、単一の冗長列を異なる配列上の列内で発生する複
数の欠陥を置き換えるように使用できる。

【００２０】以下の提出された実施例の説明を添付図を
参照しながら読む事によって、本発明は良く理解される
であろう。

【００２１】

【実施例】第１図のブロック図は本発明が実施される半
導体記憶装置を示している。この例として示す素子１０
は、いわゆる１６メガビット規模のＤＲＡＭであり、２
²⁴または１６，７７７，２１６個の１トランジスタ式記
憶セルが行および列に並べられている。提案された構成
方法によれば、素子は４個の独立な論理データブロック
１２に区分けされており、個々に１２ａ、１２ｂ、１２
ｃおよび１２ｄと示されている。各々のブロック１２は
４メガバイトの大きさであり、４，１９４，３０４個の
記憶セルを有し、これらは４，０９６行および１，０２
４列Ｃに配列されている。

【００２２】本発明を理解する上で助けとなる、素子１
０の回路詳細は第２図、第３図および第４図に示されて
いる。第２図に示されるように、各々のブロック１２は
１６個のサブブロック１４に区分けされている。各々の
サブブロック１４内部の列Ｃ部分は一対の集積された副
列ＳＣとして形成されている。第３図参照。従って１０
２４対の副列が各々のサブブロック内に存在する。セン
ス増幅器ＳＡの層が各各のサブブロックの上方境界およ
び対向する下方境界部に配置されている。

【００２３】第３図の部分図は、櫛形構造副列ＳＣの隣
接する２対を示している。第一番目の対は副列ＳＣ₁ お
よびＳＣ₂ で構成され、第二番目の対は副列ＳＣ₃ およ
びＳＣ₄ とで構成されている。副列の各々の対はサブブ
ロック内の二つの隣接する列のひとつと関連付けられて
いる。高密度ＤＲＡＭ素子では一般的に行われているよ
うに、副列は折りたたみ式ビット線構造で構成されてい
る。従って各々の副列ＳＣは二本のビット線分ＢＬおよ
びＢＬ を有し、各々記憶セルを含み同一のセンス増幅
器ＳＡに接続されている。同一列Ｃに関連付けられてい
るサブブロック１４内部の二つの副列は、サブブロック
１４の反対側にある異なるセンス増幅器ＳＡに連結され
ている。データブロック１２内のセンス増幅器の最も外
側の層（すなわち１６個の副列の最初と最後のものの外
側に沿って置かれている層）を除いて、センス増幅器の
各々の層はサブブロックの隣接する対内の副列で共有さ
れている。

【００２４】各々のサブブロック１４の中には、２５６
本の行またはワード線Ｒと２５６本の列選択線Ｙ_S が存
在する。簡単に示すために第３図には、一本の行線Ｒと
一本の列選択線Ｙ_S が示されている。行線の選択は１６
個の行デコーダ段１６のひとつおよび２５６個の行デー
タ段１８のひとつに入力される行アドレス情報に基づい
て行われる。各々のデータブロック１２に於て、列アド
レスデコーダ２０は選択線Ｙ_S をオンにして二つの列に
対する、読み取り／書き込みデータ転送を制御する。

【００２５】各々の選択線Ｙ_S に関連付けられているサ
ブブロック内の４つの副列は、２ビット幅の二本の局所
データ路Ｃ_I/O のひとつに沿った、独立でかつ平行なデ
ータＩ／Ｏに対して、対となるようにグループ化されて
いる。第３図にはこの様なデータ路が二本図示されてお
り、Ｃ_I/O1およびＣ_I/O2と示されている。データ路Ｃ
_I/O1は２対のデータ線Ｄ₁ 、Ｄ₁ ＿およびＤ₂ 、Ｄ₂ ＿
を有し、各々の対で情報の１ビットを提供している。同
様にデータ路Ｃ_I/O2は２対のデータ線Ｄ₃ 、Ｄ₃＿およ
びＤ₄ 、Ｄ₄ ＿を有する。

【００２６】線路Ｄ₁ 、Ｄ₂ 、Ｄ₃ およびＤ₄ はビット
線分ＢＬからの信号を受信するように接続され、線路Ｄ
₁ ＿、Ｄ₂ ＿、Ｄ₃ ＿およびＤ₄ ＿はビット線分ＢＬ＿
からの相補信号を受信するように接続されている。従っ
て特定の選択線Ｙ_S と関連付けられているサブブロック
の４つの副列内のビット線の各々の対は、データ線対Ｄ
₁ 、Ｄ₁ ＿のひとつに対して対となされている。４ビッ
ト幅の広域データ路は、論理データブロック１２の各々
のサブブロック１４内の局所データ路をデータＩ／Ｏバ
ッファ２１に接続している。従って特定のサブブロック
内の記憶セルのひとつの行が指定され、選択線Ｙ_S もま
た指定されると、データは副列ＳＣの隣接する二つの対
の内部にある四つの記憶セルとＩ／Ｏバッファ２１との
間で同時に転送される。

【００２７】この例として示すＤＲＡＭ実施例の行デコ
ード配列では、与えられた時間内に四つのデータブロッ
ク１２の各々の中のひとつのサブブロック１４との間の
同時データ転送が可能である。列選択構造により各々の
データブロック１２から、掛ける４倍の出力を提供す
る。従ってＩ／Ｏバッファ２１は１６ビットパラレルＩ
／Ｏを提供できる。

【００２８】データ転送動作時には、行アドレス信号Ｒ
Ａ０からＲＡ１１および列アドレス信号ＣＡ０からＣＡ
１１が、従来型時分割多重方式で入力されタイミング信
号ＲＡＳ＿およびＣＡＳ＿に従って、行および列アドレ
スバッファ２２および２４にラッチされる。第１図参
照。ＲＡ０からＲＡ３の行アドレス情報の４ビットに基
づいて、第一行デコーダ段１６は各々のデータブロック
１２内の６個のサブブロックのひとつを選択する。第二
行デコーダ段１８は、ＲＡ４から、ＲＡ１１の行アドレ
ス情報の残りの８ビットに基づいて、各々の選択された
サブブロック内の２５６行のひとつを選択する。デコー
ダ回路２０はＡ０からＡ７の８ビット列アドレスデータ
を受信し、データブロック１２内の２５６本の選択線Ｙ
_S の一本に対して論理高信号を提供する。この選択によ
りデータブロックはデータの４ビット分をアクセスされ
たサブブロックに関連する一対の２ビットデータ路Ｃ
_I/O 上に提供する。列アドレスデータの次の２ビット、
ＣＡ８およびＣＡ９は、良く知られているデコーダ回路
構成のいずれかを用いて供給でき、データブロックの出
力を１倍から４倍に変えられる。

【００２９】各々のデータブロック１２の記憶装置配列
は、１０２４列Ｃに沿って配置された４，１９４，３０
４個のセルに加えて、予め定められた個数の冗長列ＲＣ
を含んでいる。各々の列ＲＣ内の記憶セルのデータＩ／
Ｏは、冗長列選択線で制御されている。一本の冗長列選
択線Ｙ_RSが第２図に示されている。原理的に各々のデー
タブロック内に具備されている冗長列ＲＣの個数は、生
産ロット量を最大とするためには十分なければならな
い。一方、与えられたスペース上の制約から素子１０内
の個々のデータブロックに含まれる冗長選択線Ｙ_RSは５
本以下であるのが望ましい。

【００３０】第３図のサブブロック１４について更に示
されているように、冗長列ＲＣは冗長副列ＲＳＣの対と
して形成されており、冗長列選択線Ｙ_RSは各々の列対か
らのアクセスデータに接続されている。データブロック
１２内の全てのサブブロック１４は同一個数の冗長選択
を有している。

【００３１】サブブロック１４内の各々の選択線Ｙ_S に
関連する四つの副列ＳＣの呼び出しもまた対で構成され
ているので、冗長列の各々の対の部分は列Ｃ内の副列の
対のひとつまたはいくつかの部分と置き換えるように結
線できる。欠陥記憶セルを正常なセルで代行するため
に、各々の冗長列内の記憶セルはデータブロック１２の
４，０９６行に沿って配列されており、各々のセルは異
なる行に接続されていて冗長列内の全てのセルが行アド
レスデコーダ１６および１８でアクセスできるようにな
されている。

【００３２】第３図に図式的に示すように、各々の冗長
選択線Ｙ_RSはサブブロック内の二つの冗長副列ＲＳＣ構
成要素の各々と、各々のデータ路Ｃ_I/O1およびＣ_I/O2に
関連する一対のデータ線Ｄ_i 、Ｄ_i ＿との間のデータ転
送を可能としている。更に詳細には、冗長選択線Ｙ_RS1
上の論理高信号は、二つの選択された冗長副列ＲＳＣ ₁
およびＲＳＣ₂ 内の折り畳みビット線分の各々の対を、
データ線対Ｄ₁ 、Ｄ₁＿およびＤ₄ 、Ｄ₄ ＿に接続す
る。例えば冗長選択線Ｙ_RS1 上の論理高信号は、ＲＳＣ
₁ のビット線分をデータ線対Ｄ₁ 、Ｄ₁ ＿に接続し、Ｒ
ＳＣ₂ のビット線分をデータ線対Ｄ₄ 、Ｄ₄ ＿に接続す
る。同様に冗長選択線Ｙ_RS21上の論理高信号は、ＲＳＣ
₃ のビット線分をデータ線対Ｄ₂ 、Ｄ₂ ＿に接続し、Ｒ
ＳＣ₄ のビット線分をデータ線対Ｄ₃ 、Ｄ₃ ＿に接続す
る。

【００３３】この構成をとることにより、列修復デコー
ド回路は都合良く行デコードの水準を取り込むことが出
来て、列Ｃの欠陥を有する断片を等価な冗長列ＲＣの断
片と置き換えることが出来る。この置き換え手順を単に
実施することにより、対応する列Ｃと、冗長列ＲＣの断
片は行デコードの同一水準に応答する。素子１０に対し
て、比較器は副列対、または複数のサブブロック１４に
渡る副列の列構成要素を、対応する冗長列の構成要素と
置き換えるようにプログラムされている。

【００３４】この様な分離は同一冗長列の二つまたは複
数の部分を、異なる列構成要素内で発生するような、例
えば、異なる列アドレスを有する記憶素子の部分で発生
する、欠陥を修復するために配分する際に有用である。
素子１０に対して置き換え手順を実施する際には、置き
換えられる列部分の各々の対は与えられた行デコード水
準のもとで、異なる行アドレスデータに対して識別可能
でなくてはならない。列部分の異なる対の二つまたはそ
れ以上の欠陥部分が同一アドレス情報で識別されるとき
には、異なる冗長列ＲＣがこれらの各々を置き換えるた
めに必要とされる。それ以外の場合は、十分な行デコー
ドが具備されている限りに於て、単一の冗長列を分割し
てデータブロック１２内で欠陥を有する全ての列部分を
置き換えることが出来る。一般的に、ひとつの冗長列Ｒ
Ｃを複数の列内で発生する欠陥を除去するために使用で
きる。

【００３５】列修復回路内の行アドレス情報デコード化
の特徴は、与えられた数の冗長列ＲＣで実施できる修復
点の個数が増えることである。例えば、１５比較器デコ
ーダ（列の８ビットおよび行アドレス情報の３ビットを
受信する）のひとつを使用すれば、冗長列ＲＣ内の８区
分の任意のひとつを、四つのデータブロック１２の任意
の対応する８つの列区分のひとつと置き換えるようにプ
ログラム出来る。これとは別に、１６比較器デコーダ
（列の８ビットおよび行アドレス情報の４ビットを受信
する）のひとつを使用すれば、冗長列ＲＣは１６の部分
に区切ることが出来て、各々が１６個のサブブロック１
４の異なるひとつの中の副列ＳＣの異なる対に対応する
ように出来る。

【００３６】冗長列のセルを欠陥セルと入れ換えるため
に、列修復デコード回路は複数の可融性比較器デコーダ
４０を有する。典型的にデコーダ４０は、第４図に図式
的に示すように、各々アドレス信号とその相補信号とを
受信するように配線された複数の入力回路４１を有す
る。与えられた、アドレスバッファ２４に供給されるｎ
列アドレス信号、およびアドレスバッファ２２に供給さ
れるｍ行アドレス信号に対して、デコーダ４０は列アド
レス信号を受信するためのｎ−ｘ入力回路と、行アドレ
ス信号を入力するためのｍ−ｙ入力回路とを有する。ｘ
の値はデータブロック１２内の列Ｃの個数に相当し、ｙ
の値は希望する分割の水準に依存する。各各のアドレス
入力回路４１はフューズＦを有し、データブロック内の
ひとつの冗長選択線Ｙ_RSに沿った記憶セルのひとつの区
間を同一データブロックの列Ｃ内部の記憶セルの欠陥を
有する区間と入れ換えるために必要な列または行アドレ
ス情報に従ってデコーダをプログラミングする。

【００３７】素子１０全体の上で実行できる列修復の個
数は、比較器デコーダの総数に等しい。第５図に図式的
に示されるように、デコーダ４０は区間選択グループＳ
Ｓ_iの中に配置されている。各々のデータブロック１２
が同じ数の冗長列ＲＣを有すると仮定すると、特定グル
ープＳＳ_i 内の全てのデコーダ４０は、全てのデータブ
ロック内の同一冗長選択線Ｙ_RSi （ｉ＝１、Ｎ）を励起
するように配線されている。

【００３８】デコーダ４０内の行デコードの与えられた
水準に対して、修復列内の予め定められた数の区間の内
の任意のひとつは、上記の方法でアドレス指定が可能で
あって四つのデータブロックの任意のひとつの中の２５
６本の列選択線の一本に沿った欠陥区間と置き換えるこ
とが出来る。従ってデコーダ４０をプログラムする事に
より、冗長列内のひとつの区間を列アドレス情報と組み
合わせて定義し、データブロックのひとつの中の欠陥区
間と置き換えることが出来る。４データブロックの内の
ひとつを選択するための論理回路４２は、可融性デコー
ダの第二段を有し、各々のデコーダ４０が対応させられ
るデータブロックを定義する。

【００３９】論理ブロック４２内の第二デコーダの全て
は、デコーダ４０と同様な入力回路４１を有し、列アド
レスビットＣＡ１０およびＣＡ１１を受信して、四つの
中から一つを選択する。もちろん別の冗長化機構によれ
ばブロック４２のデコーダがより高水準の選択を提供で
き、冗長列ＲＣの区間をデータブロック１２の部分に割
り当てる事が出来る。例えば、異なる冗長列を各々のデ
ータブロックの各半分に割り当てて、各グループＳＳ_i
内のデコーダの配線を各データ半ブロックの同一冗長選
択線Ｙ_RSを励起するようにしておくこともできる。この
分割ではデコーダの第二段は可融性回路を有し各グルー
プＳＳ_i 内の各々のデコーダ４０を特定の半ブロックに
固定する。

【００４０】本実施例ではデコーダ４２の第二段は四者
択一を行い、第５図に於ける区間選択グループＳＳ
_i （ｉ＝１からＮ）の個数は、各データブロック１２の
冗長選択線Ｙ_RSの本数Ｎに等しい。各区間選択グループ
ＳＳ_i 内の全てのデコーダ４０の出力は、Ｎ個の選択可
能化論理回路５０の一つの入力となる。グループＳＳ_i
の一つのデコーダが論理高信号を出力すると、そのグル
ープに対する選択可能化論理回路５０は、関連する冗長
選択線Ｙ_RSi に対応する論理高信号を出力する。デコー
ダ４０および４２に適当なアドレスを付ける事によっ
て、各々の選択可能化論理回路５０は各データブロック
内の一つの冗長選択線Ｙ_RSに対して論理高信号を供給す
る。第５図にはふたつのデータブロック１２Ａおよび１
２Ｂそれに組み合わせ論理回路５２とが示されており、
データブロック選択論理回路４２および可能化論理回路
５０との出力に基づいて、Ｎ本の冗長選択線Ｙ_RSのうち
の一本を励起する。

【００４１】本発明によれば与えられた個数のランダム
欠陥を含む素子の修復可能性は下記のものを増やす事に
より改善される：冗長列の総数；各々の冗長列に具備さ
れるデコーダの数；それに列Ｃが独立したアドレスとし
て区分けされている区間の数である。冗長列Ｃが、一つ
またはいくつかの列の修復を行うためにアドレス指定可
能な数を増やせば、それに見合ってより少ない数の冗長
列でより高水準の修復が実現できる。従って素子修復可
能性の見込みは、デコード水準を増加させることと同様
に各々の冗長列選択線Ｙ_RSに関連するデコーダの個数を
増やす事によって改善される。

【００４２】第６図から第１０図は素子１０の一つのデ
ータブロック１２に対する欠陥修復の水準を改善するた
めの分析および方法論を示している。与えられた５個の
欠陥の固定パターンに対して、第６図から第１０図は冗
長列ＲＣ（図２）での置き換えを実行するために列Ｃが
区切られることのできる、個別のアドレス指定可能な区
間の模範的な個数を示している。簡単のために各々の欠
陥は異なる列選択線Ｙ_S 上でかつ１６個のサブブロック
１４の異なる一つの中で発生していると仮定している。
第６−１０図の五つの例の各々に於いて、修復を実行す
るために最大５本の冗長選択線Ｙ_RSが使用できる。

【００４３】列デコードが、比較器デコーダに具備され
ていない場合は（第６図）、各々の区間選択グループＳ
Ｓ_ｉ内のデコーダの個数は冗長選択線Ｙ_ＲＳ当たり一つ
のデコーダに退行してしまう。比較器デコーダに列デコ
ード回路が含まれていない時には、個別の置き換えに際
して列Ｃをサブ区間に区分けすることは出来ない。従っ
て全ての５本の冗長選択線を５個の列欠陥の修復に対し
て割り振らなければならない。

【００４４】各々の比較器デコーダに対して１ビットの
行デコードが組み込まれている場合は（第７図）、列は
ふたつの区間に区分けできて（各々の区間はサブブロッ
ク１４の８個をカバーする）、区間選択グループＳＳ_i
は一本の選択線当たり最大ふたつのデコーダを含むこと
ができる。全ての修復を４本の選択線Ｙ_RSと、５個のデ
コーダで実現できる。比較器デコーダが２ビットの行デ
コードを実行する場合は（第８図）、列は四つの区間に
区分けされ（各々の区間は４個のサブブロック１４をカ
バーする）区間選択グループＳＳ_i は各々３個までのデ
コーダを含む。第８図に示す機構を使用すれば、３本の
選択線Ｙ_RSと５個のデコーダでデータブロック１２の全
ての修復が実現できる。

【００４５】３ビットの行アドレスを比較器デコーダに
用意すれば、列を八つの区間に区分け出来て（第９
図）、一本の選択線Ｙ_RS当たり四つのデコーダが利用で
きる。５個の全ての欠陥の修復は、少なくとも一つの区
間選択グループＳＳ_i が四つのデコーダを含むので、唯
２本の選択線で実現できる。第１０図に示すように、最
終的に比較器デコーダは、４ビットの行アドレス情報を
用いて列を１６区間に分解できる（各々一つのサブブロ
ック１４に対応する）。ひとつの区間選択グループが５
個の比較器デコーダを含む場合は、全ての５個の修復は
唯一本の選択線Ｙ_RSで実行できる。

【００４６】冗長選択線Ｙ_ＲＳの個数が固定されている
場合は、全素子１０に対する修復率は全ての区間選択グ
ループ内の比較器デコーダの数と、比較器デコーダ内の
列デコード水準の両方が増えると増加する。第１１図か
ら第１３図は、種々の欠陥水準に対する完全修復可能性
が、比較器デコーダ内の列デコード水準がゼロから４ビ
ットまで増えた場合にどの様に変化するかの傾向を示し
ている。各グラフの上の括弧の中の数字、例えば〔２〕
〔２〕、は各々の区間選択グループＳＳ_ｉに割り当てら
れたデコーダ４０の個数を示している。括弧で囲まれた
数字は各々の区間選択グループに備えられている。

【００４７】従って第１１図は、ふたつの区間選択グル
ープと、区間選択グループ当たりふたつのデコーダ４０
を有する実施例に対する修復率の改善を示している（デ
コーダ４０への列アドレス入力の関数として）。第１１
Ｂ図は、それぞれふたつのデコーダ４０を有する三つの
区間選択グループの実施例を示しており、修復率が区間
分けをより高度にしても改善されない事を示唆してい
る。第１２Ｂ図から第１３Ｂ図は区間分けを高度にする
事によって修復率が改善される場合を示している。これ
らの図は本発明によれば修復率は素子の構築法に依存し
ており、改善が常に実現される訳ではないことを示して
いる。第１１Ａ図、第１２Ｂ図および第１３Ｂ図を比較
する事により素子修復率は、区間選択グループ当たりの
デコーダ４０の数とデコード水準との両方が増えると改
善されることを示唆している。

【００４８】もちろん第６図および第７図のデータは、
例としてあげた素子と欠陥水準とに特有の物である。同
様のやり方で別の素子設計の分析に基づいて推論し、素
子の修復率の傾向を見きわめる事ができる。第５図を参
照してこのデータを見ると、列修復を実現するための一
般的なやり方は、デコーダ４０と同数、Ｚ、の区間選択
グループＳＳ_i を各々用意し、十分な修復率の水準を実
現するために各々のデコーダ４０内に十分な列デコード
水準を組み込む事である。

【００４９】第６図の簡単な例に対して、全素子に対す
る修復機構はそれぞれ異なるふたつの区間選択グループ
ＳＳ_i の一つに接続された二本の冗長選択線Ｙ_RSで構成
される。グループＳＳ_i は四つのデコーダ４０を有し、
全てのデコーダは４ビットの列アドレス情報を受信して
各々の冗長列を１６個の区間に区分けする。修復率の満
足できる水準は別の組み合わせでも実現できるであろ
う、例えば区間選択グループＳＳ_i 当たり３個のデコー
ダで各々のデコーダが３ビットの列アドレス情報を受信
する様な組み合わせである。

【００５０】似たような修復率を示すふたつの異なる修
復機構のどちらを選択するかは、ある程度スペース上の
制約を考慮したものとなろう。修復の受け入れ可能な水
準をどう決定するかは、生産性の観点からと、同様に過
剰設計を避けるためにスペースの制約とからなされるべ
きである。スペースの制約とその他の経済的な条件とが
重要な要素では無い場合は、素子は単に区間選択グルー
プの中に均一に配分された十分な数のデコーダを組み込
み、十分な修復率を保証する事ができる。

【００５１】上記の議論から明らかなように、各々のデ
ータブロック内の冗長選択線の数が与えられている場合
に修復効率を最大とするひとつの方法は、複数のデコー
ダを各々の選択線に割り当てて各々の線が予め定められ
た個数の欠陥列部分を単一の冗長列から取り出された区
間によって置き換え可能とする事である。従って生産性
を最大とする問題が与えられた場合のひとつの解決方法
はスペース上の制約が許す範囲で、可能な限り多くの冗
長列選択線をひとつのチップの上に配置することであ
る；また冗長線の中にデコーダを均質に配置し、各々の
線が同一個数の欠陥の修復が可能となるようにする事で
ある。

【００５２】一見これは修復可能生産性を改善するため
に合理的なやり方のように見えるが、この様な方法が常
に修復生産性を最大にするための最適列冗長化機構を与
えるわけでないことは明かである。記憶素子の複雑さお
よび密度の増加にともなって、上述の修復効率を改善す
るための方法は使用する必要な追加スペースは少ない
が、最大の修復生産性を与えるわけではない。

【００５３】確率統計を用いて最適修復率を与える冗長
列選択線およびデコーダの数量および配置を行ういくつ
かの推論が可能である。実際修復可能生産性の観点でみ
ると、予め定められた本数の冗長列選択線と予め定めら
れた個数のデコーダが与えられた場合、いくつかのデコ
ーダを一つまたは複数の冗長選択線Ｙ_RSに連結すると更
に効果的である、すなわち各々の冗長列をその他のもの
以上に励起するためである。更に、決められた個数のデ
コーダを予め定められた本数の選択線Ｙ_RSに対して均一
ではなく分配する事により、同じ数量のデコーダをより
多くの本数の選択線Ｙ_RSに均等に配分した場合に較べて
同等またはそれ以上の効果が得られる。別の環境下で
は、記憶素子の構築方法に一部依存するが、単一のデコ
ーダを備えた追加冗長列をデータブロックに付加した方
が、いくつかの冗長選択線にデコーダを追加するのに較
べてより効果的である。

【００５４】列修復機構を実行するための第二の一般的
やり方は、いくつかのパラメータを個別にまたは共通的
に変更し、改善された水準の修復率および更に高いスペ
ース効率を有する配置を有する冗長化機構を具備する事
である。重要なパラメータは：

【００５５】(1) 区間選択グループＳＳ_i の中の比較器
デコーダの数および配分； (2) 列Ｃを置き換えるために冗長列ＲＣがアドレス指定
可能な区間の数、従って可融性デコード回路の中に組み
込まれている列デコード水準； (3) 冗長選択線Ｙ_RSの本数；それに (4) 各々の選択線に連結された冗長列ＲＣの個数、であ
る。

【００５６】冗長列の総数、各々の冗長列に具備されて
いるデコーダの量および個別のアドレス指定に対して列
Ｃが区分けされる区間の数は、素子当たりで仮定される
欠陥の個数に基づいて確率技法を用いて全て最適化でき
る。

【００５７】第７図に示された傾向に加えて、異なる区
間選択グループＳＳ_i 内の比較器デコーダの総数を個別
に変更して、与えられた数の冗長選択線Ｙ_RSでの修復率
の水準をさらに最適なものとすることが出来る。第８図
は第５図と同様な列修復機構を示しているが、区間選択
グループＳＳ_i 内の比較器デコーダ４０の配分が均等で
はない。すなわち、Ｚ１，Ｚ２．．．ＺＮは全てが同じ
値ではない。

【００５８】ランダム欠陥分布と予測分析とに基づいて
修復列に対するデコーダ回路の均等ではない配分は決定
されており、修復率を大きく損なう事無しにデコーダの
総数は減少できる。いくつかの素子実施例および設計上
の制約に対しては、この配分は区間選択グループ内にデ
コーダを均一に配分する第５図の例に較べて、修復率の
水準の改善を示す。

【００５９】第１５Ａ図から第１７Ｂ図はデコーダ回路
の配分に基づいた修復可能性の改善を示す。図の記号は
第７図と同様である。すなわち、括弧内の数、例えば
〔４〕〔２〕〔１〕〔１〕、は各々の区間選択グループ
ＳＳ_i に割り当てられたデコーダの数を示している。図
の中の個別の曲線に関連する括弧の数は、区間選択グル
ープの数と同様に冗長選択線Ｙ_RSの本数に対応する。予
測分析では各々の選択線Ｙ_RSはデータブロック１２の各
々のサブブロック内の二本の冗長副列（ＲＳＣ）を励起
する。

【００６０】例として示すと、第１５Ａ図および第１５
Ｂ図は、デコーダ回路の全てがふたつの列アドレス信号
を受信するための（ｍ−ｙ）＝２個の入力回路を有する
修復機構での修復率の改善を示している。第８図に示さ
れるように、この水準の列デコードは列を四つの区間に
区分けし、各々四つのサブブロック１４に及んでいる。
第１５Ａ図は、６個またはそれ以上の致命的欠陥に対し
ては３本の冗長選択線の中に８個のデコーダを不均等に
配分した場合、すなわち〔４〕〔３〕〔１〕、の方が、
４本の冗長選択線の中に８個のデコーダを均等に配分し
た場合、すなわち〔２〕〔２〕〔２〕〔２〕、の場合よ
り高い水準の修復率を与えることを示している。最大の
修復率は４本の冗長選択線の中に８個のデコーダを不均
等に配分した場合、すなわち〔４〕〔２〕〔１〕〔１〕
に得られている。第１５Ｂ図も似たような傾向を示し、
全部で７個のデコーダ回路を〔３〕〔２〕〔１〕で組み
合わせた場合に全体として最適な修復率が得られてい
る。

【００６１】第１６Ａ図および第１６Ｂ図は同様な傾向
を示すものであり、デコーダ回路の全てが三つの列アド
レス信号を受信するための（ｍ−ｙ）＝３個の入力回路
を有する修復機構の場合を示す。第９図に示すようにこ
の水準の列デコードは列を八つの区間に区分けし、各々
はふたつのサブブロック１４に及んでいる。第１７Ａ図
および第１７Ｂ図もまた同様な傾向を示すものであり、
デコーダ回路の全てが四つの列アドレス信号を受信する
ための（ｍ−ｙ）＝４個の入力回路を有する修復機構の
場合を示す。第１０図に示すようにこの水準の列デコー
ドは列を１６の区間に区分けし、各々はひとつのサブブ
ロック１４に対応している。一般的に第１５Ａ図から第
１６Ｂ図はデコーダの不均等配分の方が修復率を改善で
きる事を示している。

【００６２】決められたスペース上の制約下では、区間
分けの水準および区間選択グループ内でのデコーダの配
分は、組み合わせを最適化することによって、デコーダ
を均等に配分した場合に得られるものに較べて、修復の
水準を改善できる。第１８図および第１９図は、〔４〕
〔３〕〔１〕の組み合わせでの改善と、〔４〕〔２〕
〔２〕の組み合わせでの改善をそれぞれ示しており、
（第１５Ａ図、第１６Ａ図および第１７Ａ図で示すよう
に）（ｍ−ｙ）を２から４に増やした状態を示す。第２
０図は同様の傾向を示し、第１５Ｂ図、第１６Ｂ図およ
び第１７Ｂ図の〔５〕〔２〕〔１〕の組み合わせの場合
であり、（ｍ−ｙ）を２から４に増やした状態を示す。
第１５図〜２０図での括弧の入れ替えは修復率の水準に
は影響を与えない、すなわち〔１〕〔２〕は〔２〕
〔１〕と等価であり；〔３〕〔１〕〔４〕は〔４〕
〔３〕〔１〕と等価である。

【００６３】最適冗長化機構を提供するためにこれらの
概念を実行する場合は、素子構築方法、希望する修復の
水準、およびデコーダの幾何学的配置および素子配列上
でのスペース制約等に関するコスト／利益係数を考慮し
なければならない。表１は不均等デコーダ配分の多数の
組み合わせ例を示しており、これは欠陥修復機構の欠陥
修復率またはスペース効率の改善に有用なものである。
表ではこれらの組み合わせを昇べき順に表しており、最
大６本の冗長列選択線Ｙ_RSと一つの選択線Ｙ_RS当たり最
大５個の冗長デコーダ４０を有する実施例に関するもの
である。いくらでも希望する水準まで継続できる事は表
１に示されたパターンから明白である。

【表１】表 １

【表２】表１続き

【表３】表１続き

【表４】表１続き

【００６４】

【長所並びに改変】上記の説明より、各々のデータブロ
ック内の冗長選択線の本数が与えられた場合に修復効率
を最大とする方法は、複数のデコーダを各々の冗長選択
線に割り振り、各々の線が複数の欠陥列部分を同一の選
択線に結合された冗長列部分で置き換えることを可能と
するものであることが判るであろう。選択線内でデコー
ダ回路を不均等に配分する事により、さらに修復効率が
改善されスペースの節約になる。

【００６５】発明の実施例を記述するために使用され
た、行、行線、列、副列および選択線の定義は発明を制
限するものとは考えていない。むしろ、素子構築方法に
於ける多くの考え得る変化によっては、これらまたその
他の用語の意味も変化するものと考えられる。さらに、
発明の概念の例として示した応用事例では、列修復を参
照したがこれも発明をこの様に限定するものではない。
例としては、種々の素子型名、例えばＳＲＡＭ、また同
様により簡単な素子構築方法に対して、冗長行修復機構
がデコーダ修復回路の中に列アドレス情報を取り込み、
欠陥を有する記憶素子の行部分を冗長行で置き換える事
を特徴とする事もできる。従って発明を定義する際に、
本詳細説明および特許請求の範囲で使用された列および
行という用語の意味は、幾何学的な方向および電気的な
接続に基づいて限定されるものではなく、たとえ制約さ
れるとしても、これらの用語の意味は交換可能である。

【００６６】列修復回路に於ける行アドレス情報をデコ
ードする際の特徴を記述する場合に、列（Ｃ）または冗
長列（ＲＣ）に関してここで用いられた断片、部分およ
び区間という用語は、それぞれ記憶素子セルの列全体よ
りも小さく、一本の列選択線に沿って接続された全ての
記憶セルよりも少ないものと解釈されている。行および
列という用語の意味を交換するときには、断片、部分お
よび区間という用語は、記憶素子セルの行全体よりも小
さく、特定の行選択線に沿って接続された全ての記憶セ
ルよりも少ないものと定義される。

【００６７】高密度、例えば１６メガビット素子の場合
に発生するスペース制約を考慮すると、冗長化機構は修
復率と同様にスペース効率に関しても最適化される。冗
長化機構の幾何学的寸法を最小化するという要求は、デ
コーダ４０をプログラミングするために使用されるフュ
ーズが場所を取るという性質から発生する。素子回路部
分はミクロン以下の線幅を基準として構成されている
が、冗長化デコーダのフューズ線はかなり幅が広い、例
えば中心で１から２ミクロン。さらに、フューズ間、ま
た同様にフューズ線と隣接する回路間での電気的短絡を
避けるために、フューズの中心と隣接するフューズまた
はその他の導体との間を７ミクロン離して配置しなけれ
ばならない。従って可融性デコーダに対するスペース要
求はかなりのものとなり、欠陥列区間を冗長列の対応す
る部分で置き換えるために組み込まれたデコード水準に
直接的に比例して増加する。

【００６８】これらの理由により各々の論理データブロ
ックに対して、欠陥セルを置き換えるために必要なプロ
グラム可能回路、例えばデコーダ４０を繰り返し配置す
る事は望ましくない。実際、今までに示したように、冗
長列選択信号をデータブロックの中で共有する事により
素子配列の倹約が図れる。一方、この共有により冗長化
機構が複雑になり、全体としての修復効率が低下するの
で、修復効率の損失を無くすためには、多数の冗長列が
必要とされる。すなわち、冗長列デコード回路が各々デ
ータブロックの全てに対して共通される場合は、各々の
データブロック内の少なくとも一つの列は同一の先端線
を共有する事になる。修復線の区分けによってこの欠点
は解消される。

【００６９】発明の簡単な実施例に於いて、一つのデー
タブロック内の欠陥区間が冗長区間によって置き換えら
れたときには、別のデータブロック内の対応する区間を
同一デコーダに結合された冗長区間で置き換える事がで
きる。従って、一つのデータブロックに沿った列区間の
置き換えは、別のデータブロック内の対応する全ての列
区間の置き換えを要求できる。更にはっきり言うと、い
くつかの異なるデータブロックの各々の中の冗長列区間
が共通の冗長化デコーダを共有している場合は、これら
の冗長列区間のひとつを特定のアドレスに割り付ける
と、別のデータブロック内のその他の冗長列区間を強制
的に同一アドレスに割り付ける事になる。このアドレス
特定機構により、特定データブロック内冗長列区間で、
別の方法ならば欠陥列区間の置き換えに使用できるはず
の有用性があたかも失われたように見える。

【００７０】冗長列デコーダが幾つかのデータブロック
で共有されている冗長化機構に於て、列修復の効率は比
較器デコーダの中に付加情報を組み込む事によってさら
に改善できる、これは例えばデータブロック指定であっ
て、欠陥が存在する場所を特定するものであり、デコー
ダがプログラムされる度に、ただ一つの冗長列の部分を
特定する。このやり方により冗長列の区間は列Ｃの良好
な区間を置き換えるためには使用されなくなる。むし
ろ、冗長列のアドレス指定された区間は、単一列、すな
わち唯一つのデータブロック内の欠陥区間がアドレス指
定されたときのみ活性化される。

【００７１】この特徴を素子１０で実行するために、第
４図および第５図に示された比較器デコーダ４０は、追
加フューズとデータブロックアドレス情報ＣＡ１０，Ｃ
Ａ１１の２ビットに対応するためのアドレス入力とを含
んでいる。この様な変更を加える事により、異なるデー
タブロック内部に配置され、同一選択線ＹＲＳに接続さ
れた冗長副列を有し、同一行アドレス情報で識別可能な
修復区間は、異なる列アドレス情報で指定できるので各
々は異なる列アドレス、すなわちＡ０からＡ７を有する
欠陥列部分を置き換えるために使用できる。

【００７２】これまで本発明を特定の記憶素子および修
復機構の特定の実施例を参照して示しかつ記述してきた
が、本技術分野に精通の技術者には理解されるように、
設計上および詳細内容の多くの変更を本発明の精神並び
に範囲から逸脱する事無しに行える事は明かであり、本
発明の範囲は添付の特許請求の範囲のみによって限定さ
れる。

【００７３】以上の説明に関して更に以下の項を開示す
る。

【００７４】（1) それぞれ個別の入力／出力路を有す
る、ひとつまたは複数のデータブロックで形成された記
憶装置に於いて、ひとつのデータブロックが：行線およ
び列線に沿って配置され、各々行列状に配置された複数
の記憶セルで構成されたサブブロックで構成されている
記憶セルの配列と；記憶セルの行を選択するための行ア
ドレス回路と；選択された行と交差する列内の記憶セル
を選択するための列アドレス回路と；行線と、記憶セル
の各々のサブブロックに対する複数の修復列を具備する
ための複数の列修復線とに沿って配置されている記憶セ
ルの第二グループと；配列中のひとつまたは複数の列の
区間を異なる修復列の区間で置き換えるために、配列中
の列のアドレスに従って修復列を選択するために各々プ
ログラム可能なデコーダで構成され、修復列の二本の線
に接続された異なる個数のデコーダを備えた、アドレス
修復回路とで構成されている事を特徴とする前記記憶装
置。

【００７５】(2) それぞれ個別の入力／出力路を有す
る、複数のデータブロックで形成された記憶装置に於い
て、第一のデータブロックが、行線および列線に沿って
配置され、各々行列状に配置された複数の記憶セルで構
成されたサブブロックで構成されている記憶セルの配列
と；それに前記ひとつのデータブロック内の配列中の列
に対する少なくとも第一および第二修復列を具備するよ
うに、配列の行線および列線に沿って配置された記憶セ
ルの第二グループとで構成されている前記記憶装置がさ
らに：行アドレス情報に基づいて前記配列内の記憶セル
の行を選択するための行アドレス回路と；選択された行
と交差する列内の記憶セルを選択するための列アドレス
回路と； 〔それに〕各々修復列に接続され、前記欠陥セルをひと
つの修復列内の記憶セルで置き換えるために、欠陥記憶
セルを含む配列の一区間に対応する列および行アドレス
情報でプログラム可能な、複数の列修復デコーダ回路と
を有し、前記第一修復列が前記第二修復列とは異なる個
数のデコーダ回路に接続され異なる修復列に割り振られ
るデコーダ回路の配分が均等でない事を特徴とする前記
記憶装置。

【００７６】(3) 行列状に形成されたアドレス指定可
能な記憶セルの配列で構成された論理データブロックを
有する記憶装置内の欠陥を除去する方法であって、除去
されるべき欠陥がセルの第一列に関係する前記方法に於
いて：セルで構成され、その一区間が配列内の列の複数
の修復を行えるように割当可能な第一修復列を具備し；
セルで構成され、その一区間が配列内の列の複数の修復
を行えるように割当可能な第二修復列を具備し；修復を
実行するために割り当てることのできる第一修復列の区
間の最大数を固定するために、デコーダ回路の第一量を
第一修復列に結合し；そして修復を実行するために割り
当てることのできる第二修復列の区間の最大数を固定す
るために、デコーダ回路の第二量を第二修復列に結合す
る手順で構成され、前記第二量が前記第一量と異なる事
を特徴とする前記方法。

【００７７】(4) 記憶装置に対する不均等冗長デコー
ダが開示されている。記憶装置は一つまたは複数のデー
タブロック１２を有し、各々のデータブロック１２は行
線および列線に沿ったアドレス指定可能な行および列状
に配置された記憶セルの配列を有する。各々の配列はサ
ブブロック１４に構成され、各々のサブブロックは複数
の記憶セルで構成されている。与えられた個数の修復列
ＲＣがデータブロックに割り当てられている。複数の列
修復デコーダ回路が、各々修復列に接続されている。こ
れらの列修復デコーダ回路は欠陥記憶セルを含む配列内
の列の区間に対応する列および行アドレス情報でプログ
ラム可能であり、欠陥セルをひとつの修復列内の記憶セ
ルで置き換えることができる。異なる数の列修復デコー
ダ回路が第一および第二列修復回路に接続されていて、
これによって列修復回路の不均等配分を作り出してい
る。不均等冗長デコーダの割り振り方法もまた開示され
ている。

【図面の簡単な説明】

【図１】第１図は本発明を組み込んだ記憶装置の平面
図；

【図２】第２図は第１図に示す素子内部の論理データブ
ロックの一般的配置を示す；

【図３】第３図は一つのデータブロックのサブブロック
の部分図；

【図４】第４図は本発明による可融性比較器デコーダの
図式図；

【図５】第５図は本発明による列修復機構をブロック図
形式で示す；

【図６】第６図は論理データブロックに対する列修復の
得られる水準を改善するための、分析および方法を示
す；

【図７】第７図は論理データブロックに対する列修復の
得られる水準を改善するための、分析および方法を示
す；

【図８】第８図は論理データブロックに対する列修復の
得られる水準を改善するための、分析および方法を示
す；

【図９】第９図は論理データブロックに対する列修復の
得られる水準を改善するための、分析および方法を示
す；

【図１０】第１０図は論理データブロックに対する列修
復の得られる水準を改善するための、分析および方法を
示す；

【図１１】第１１Ａ図および第１１Ｂ図は本発明による
素子修復可能性に関する統計的傾向を示す；

【図１２】第１２Ａ図および第１２Ｂ図は本発明による
素子修復可能性に関する統計的傾向を示す；

【図１３】第１３Ａ図および第１３Ｂ図は本発明による
素子修復可能性に関する統計的傾向を示す；

【図１４】第１４図は本発明による第二列修復機構を示
す；

【図１５】第１５Ａ図および第１５Ｂ図はデコーダ回路
の不均等配分に基づいた欠陥修復可能性の改善を示す；

【図１６】第１６Ａ図および第１６Ｂ図はデコーダ回路
の不均等配分に基づいた欠陥修復可能性の改善を示す；

【図１７】第１７Ａ図および第１７Ｂ図はデコーダ回路
の不均等配分に基づいた欠陥修復可能性の改善を示す；

【図１８】第１８図はデコーダ回路の不均等配分に基づ
いた欠陥修復可能性の改善をデコーダ回路に組み込まれ
た行デコードの水準の関数として示す；

【図１９】第１９図はデコーダ回路の不均等配分に基づ
いた欠陥修復可能性の改善をデコーダ回路に組み込まれ
た行デコードの水準の関数として示す；

【図２０】第２０図はデコーダ回路の不均等配分に基づ
いた欠陥修復可能性の改善をデコーダ回路に組み込まれ
た行デコードの水準の関数として示す。

【符号の説明】

１０ 記憶装置 １２ 論理データブロック １４ サブブロック ２０ 列アドレスデコーダ ４０ デコーダ ４１ 入力回路

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00 G11C 11/413

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 記憶装置であって、 アドレス可能なメモリセルを有するメモリアレイ、 前記メモリアレイ内の欠陥メモリセルに置き換わるため
   のアドレス可能な冗長メモリ列、 前記アドレス可能冗長メモリ列に接続され、前記メモリ
   アレイの前記欠陥メモリセルのアドレスをデコードし、
   前記欠陥メモリセルの置換えのために冗長メモリセル内
   のアドレス可能な冗長サブメモリ列を選択するための複
   数のデコーダを有し、 前記複数のデコーダは、アドレス可能な冗長メモリ列の
   いくつかが他のアドレス可能な冗長メモリ列よりも多く
   のデコーダを有するように不均一にアドレス可能冗長メ
   モリ列に接続されたことを特徴とする前記記憶装置。