KR100369498B1

KR100369498B1 - 리던던시 기능을 가진 집적 메모리

Info

Publication number: KR100369498B1
Application number: KR10-2000-0026965A
Authority: KR
Inventors: 콘라트 쇠네만
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 1999-05-19
Filing date: 2000-05-19
Publication date: 2003-01-29
Also published as: TW594780B; US6484277B1; KR20000077336A; DE19922920C1; JP2001006390A

Abstract

메모리는 리던던트 라인(RCLm) 중 임의의 한 라인을 어드레스에 따라 제 1 라인(CLi) 중 임의의 한 라인에 할당하기 위해 사용되는 코더 유닛(FBn)을 포함한다. 각각의 코더 유닛(FBn)은 프로그램 가능한 활성화 유닛(AKT)을 포함한다. 활성화 유닛(AKT)의 제 1 프로그래밍 상태에서, 관련 코더 유닛(FBn)은 프로그램된 상태로 하나의 완전한 리던던트 라인(RCLm)을 어드레스에 따라 완전한 제 1 라인(CLi)에 할당한다. 활성화 유닛(AKT)의 제 2 프로그래밍 상태에서, 관련 코더 유닛(FBn)은 프로그램된 상태로 하나의 리던던트 라인(RCLm)의 하나의 부분 영역(10..13)을 어드레스에 따라 하나의 제 1 라인(CLi)의 상응하는 부분 영역(20..25)에 할당한다.

Description

리던던시 기능을 가진 집적 메모리 {INTEGRATED MEMORY WITH REDUNDANCY FUNCTION}

본 발명은 리던던시 기능을 가진 집적 메모리 셀에 관한 것이다.

집적 메모리는 종종 정규 워드 라인 및 비트 라인과 더불어 소위 리던던트 워드 라인 및/또는 리던던트 비트 라인을 포함한다. 정규 워드 라인 또는 비트 라인 중 하나에 결함이 있을 때, 이것은 어드레스에 따라 상응하는 리던던트 라인으로 대체된다. 따라서, 이러한 메모리의 에러 없는 동작이 가능해진다.

유럽 특허 공개 제 0 612 074호에는 리던던트 열을 가진 집적 메모리가 공지되어 있다. 다수의 비트 라인을 가진 하나의 정규 열에 리던던트 열 중 하나를 어드레스에 따라 할당하기 위해, 메모리는 코더 유닛을 포함한다. 코더 유닛은 블록과 무관하게 사용될 수 있으므로, 블록 어드레스 및 열 어드레스의 프로그래밍에 의해, 각각의 코더 유닛이 임의의 메모리 블록 내의 리던던트 열에 할당될 수 있다. 이로 인해, 각각의 코더 유닛이 특정 메모리 블록에만 할당될 때 보다 적은 수의 코더 유닛이 에러 보수에 필요하다.

미국 특허 제 4,051,354호에는 리던던트 워드 라인 또는 비트 라인이 각각 부분 영역으로 세분되는 메모리가 공지되어 있다. 상기 부분 영역은 서로 무관하게 정규 비트 라인 또는 워드 라인의 상응하는 부분 영역에 할당될 수 있고, 어드레스에 따라 이것을 대체한다. 이로 인해, 예컨대 단 하나의 리던던트 비트 라인에 의해 상이한 정규 비트 라인의 다수의 결함이 보수될 수 있다.

미국 특허 제 4,051,356호에서는 리던던트 라인의 각 부분 영역에 코더 소자가 할당된다. 상기 코더 소자는 대체될 정규 부분 영역에 대한 할당을 가능하게 한다. 따라서, 모든 리던던트 라인의 부분 영역과 같은 수의 코더 소자 그룹이 존재한다.

본 발명의 목적은 메모리의 보수 가능성이 현저히 감소되지 않으면서, 어드레스에 따라 정규 라인에 할당하기 위해 필요한 코더 유닛의 수가 감소될 수 있는, 리던던트 라인을 가진 집적 메모리를 제공하는 것이다.

도 1은 본 발명에 따른 집적 메모리의 실시예.

도 2는 도 1의 코더 유닛의 실시예.

도 3은 도 1의 메모리 블록의 상세도.

도 4는 제 2 어드레스 및 그것으로부터 유도된 부분 어드레스의 실시예.

도 5는 도 2의 비교 유닛 및 코더 유닛의 서브 유닛의 실시예.

*도면의 주요 부분에 대한 부호의 설명*

AKT: 활성화 유닛 BF, CF, RF: 서브 유닛

CADR, RADR: 어드레스 CLi, WLk: 라인

CMP1, CMP2: 비교 유닛 FBn: 코더 유닛

MC: 메모리 셀 RCLm: 리던던트 라인

RMC: 리던던트 메모리 셀

상기 목적은 청구항 제 1항에 따른 집적 메모리에 의해 달성된다. 본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.

본 발명에 따른 집적 메모리에서는 각각의 코더 유닛에 하나의 프로그램 가능한 활성화 유닛이 할당된다. 상기 활성화 유닛의 프로그래밍 상태는 코더 유닛의 기능에 영향을 준다. 활성화 유닛의 제 1 프로그래밍 상태에서, 관련 코더 유닛은 프로그램된 상태로 하나의 완전한 리던던트 라인을 어드레스에 따라 하나의 완전한 제 1 라인에 할당한다. 활성화 유닛의 제 2 프로그래밍 상태에서, 관련 코더 유닛은 프로그램된 상태로 하나의 리던던트 라인의 하나의 부분 영역만을 어드레스에 따라 하나의 제 1 라인의 하나의 상응하는 부분 영역에 할당한다.

각각의 코더 유닛의 활성화 유닛은 코더 유닛의 프로그래밍에 의해 하나의 완전한 제 1 라인이 하나의 완전한 리던던트 라인으로 대체되는지, 또는 하나의 제 1 라인의 부분 영역만이 하나의 리던던트 라인의 상응하는 부분 영역으로 대체되는지의 여부를 결정한다. 각각의 코더 유닛이 리던던트 라인 중 임의의 한 라인에 할당될 수 있기 때문에, 본 발명에 의해 리던던트 라인 또는 그것의 부분 영역에 대한 코더 유닛의 할당이 이루어짐으로써, 기존의 리던던트 라인 및 기존의 코더유닛이 최상으로 이용될 수 있다.

결함을 가진 다수의 부분 영역이 하나의 공통 제 1 라인에 배치되면, 관련 제 1 라인이 하나의 리던던트 라인으로 완전히 대체되는 것이 바람직하다. 본 발명에 따라 이것을 위해 단 하나의 코더 유닛이 필요하다. 실제로 하나의 완전한 라인의 결함이 비교적 잦다. 본 발명에 의해, 이러한 결함이 단 하나의 코더 유닛의 사용에 의해 보수될 수 있다. 동시에, 본 발명에 따른 메모리는 리던던트 라인의 부분 영역이 코더 유닛 중 하나의 할당에 의해 개별적으로 정규 제 1 라인의 상응하는 부분 영역의 보수를 위해 사용될 수 있다는 장점을 제공한다. 이것은 단 하나의 리던던트 라인의 다수의 부분 영역에 의한 다수의 제 1 라인의 결함을 가진 부분 영역의 보수를 가능하게 한다. 따라서, 본 발명에 따른 메모리에서는 한편으로는 완전한 라인만이 대체될 수 있는 메모리에 비해 리던던트 라인의 수가 적다. 다른 한편으로는 예컨대 전술한 미국 특허 제 4,051,354호의 경우에서와 같이 각각 하나의 코더 유닛이 리던던트 라인의 부분 영역에 고정 할당되는 메모리에 비해, 코더 유닛의 수가 비교적 적다. 본 발명에 따른 메모리에서는 결함의 보수를 위해 공지된 메모리에서 보다 적은 리던던트 라인 및/또는 코더 유닛이 제공되기 때문에, 본 발명에 따른 메모리가 공지된 메모리 보다 적은 장소를 필요로 한다. 즉, 부가로 필요한 리던던트 라인 및 부가로 필요한 코더 유닛은 메모리의 제조에 필요한 표면을 증가시킨다.

제 1 라인은 예컨대 비트 라인이고, 리던던트 라인은 리던던트 비트 라인일 수 있다. 물론, 제 1 라인이 워드 라인이고, 리던던트 라인은 리던던트 워드 라인일 수 있다. 본 발명의 다른 실시예에서 각각의 코더 유닛은 예컨대 다수의 비트 라인으로 이루어진 정규 열에 상응하는 리던던트 열을 할당하는데 사용될 수 있다.

본 발명의 실시예에 따라, 집적 메모리의 코더 유닛은 특히 제 3 서브 유닛을 포함한다. 제 3 서브 유닛은 프로그램된 상태로 관련 코더 유닛을 제 1 서브 유닛을 통해 그것에 할당된 리던던트 라인의 특정 부분 영역에 그리고 제 2 서브 유닛을 통해 그것에 할당된 제 1 라인에 할당한다. 제 3 서브 유닛의 프로그래밍 상태의 평가는 각각의 코더 유닛에 할당된 활성화 유닛이 상응하는 프로그래밍 상태를 가질 때만 이루어진다. 이로 인해, 각각의 코더 유닛이 할당된 리던던트 라인을 완전히 할당된 제 1 라인에 할당하는지, 또는 각각의 코더 유닛이 할당된 리던던트 라인의 부분 영역을 할당된 제 1 라인의 부분 영역에 할당하는지가 구별된다.

본 발명의 실시예에 따라 제 1 라인 또는 리던던트 라인의 부분 영역의 구별은 제 2 어드레스로부터 유도된 부분 어드레스를 통해 이루어진다. 상기 제 2 어드레스는 제 1 라인과 교차되는 제 2 라인의 어드레싱을 위해 사용된다. 교차점에 메모리의 메모리 셀이 배치된다. 각각의 코더 유닛이 하나의 완전한 리던던트 라인에 할당되면, 제 2 어드레스로부터 유도된 부분 어드레스가 고려되지 않는다. 그러나, 코더 유닛이 하나의 리던던트 라인의 부분 영역에만 할당되면, 상기 부분 영역이 제 2 어드레스로부터 유도된 부분 어드레스의 사용에 의해 식별될 수 있다.

이하, 첨부한 도면을 참고로 본 발명을 구체적으로 설명한다.

도 1은 DRAM 타입의 본 발명에 따른 메모리를 나타낸다. 그러나, 본 발명은 리던던트 라인을 가진 임의의 다른 집적 메모리에도 적용될 수 있다. 상기 실시예의 메모리는 2개의 메모리 블록(BL1), (BL2)을 포함한다. 각각의 메모리 블록은 워드 라인(WLk) 및 비트 라인(CLi)를 포함한다. 워드 라인과 비트 라인의 교차점에는 메모리의 메모리 셀(MC)이 배치된다. 워드 라인은 행 어드레스(RADR)에 의해 행 디코더(RDEC)를 통해 어드레싱될 수 있다. 비트 라인(CLi)은 열 어드레스(CADR)에 의해 열 디코더(CDEC)를 통해 어드레싱될 수 있다. 본 발명의 다른 실시예에서, 메모리 블록(BL1), (BL2)은 하나의 공통 열 디코더(CDEC)를 포함할 수도 있다.

각각의 메모리 블록(BL1), (BL2)은 블록 디코더(BDEC)를 포함한다. 상기 블록 디코더(BDEC)에는 블록 어드레스(BADR)가 공급된다. 블록 어드레스(BADR)에 따라 항상 메모리 블록(BL1), (BL2) 중 단 하나만이 액티브하게 된다. 각각의 메모리 블록은 또한 리던던트 비트 라인(RCL1), (RCL2)을 포함한다. 워드 라인(WLk)과 리던던트 비트 라인(RCL1),(RCL2)의 교차점에는 리던던트 메모리 셀(RMC)이 배치된다. 리던던트 비트 라인(RCL1), (RCL2)은 결함의 보수를 위해 정규 비트 라인(CLi)을 어드레스에 따라 대체하기 위해 사용된다.

도 1의 메모리는 리던던시 멀티플렉서(RMUX)를 포함한다. 리던던시 멀티플렉서(RMUX)는 한편으로는 단자(I/O)에 그리고 다른 한편으로는 데이터 라인(DL) 및 리던던트 데이터 라인(RDL)을 통해 2개의 메모리 블록(BL1), (BL2)에 접속된다. 열 디코더(CDEC)는 열 어드레스(CADR)를 통해 선택된, 액티브 메모리 블록(BL1),(BL2)의 비트 라인을 데이터 라인(DL)에 접속시킨다. 2개의 리던던트 비트 라인(RCL1), (RCL2)이 리던던트 데이터 라인(RDL)에 접속된다.

본 실시예에서는 DRAM에서 정상적으로 메모리 액세스시 마다 하나의 비트 라인 쌍이 활성화된다는 것이 고려되지 않았다. 또한, 리던던시의 경우 통상적으로 항상 비트 라인 쌍의 2개의 비트 라인이 리던던트 비트 라인 쌍으로 대체된다. 여기서는 비트 라인 및 리던던트 비트 라인이라 하지만, 실제로는 비트 라인 쌍 및 리던던트 비트 라인 쌍을 의미한다. 또한, 메모리는 실제로 많은 수의 메모리 블록, 및 메모리 블록 당 다수의 리던던트 라인을 포함한다. 편의상, 본 실시예에서는 각각 단 하나의 리던던트 비트 라인을 가진 2개의 메모리 블록만이 고려된다.

실제로는 종종 각각의 열 어드레스(CADR)를 통해 다수의 비트 라인(CLi)를 가진 열이 요구된다. 이러한 메모리에서는 결함을 가진 정규 열이 상응하는 리던던트 열로 대체된다. 본 발명은 이러한 방식의 메모리에도 적용될 수 있다. 본 실시예에서는 단지 정규 비트 라인(CLi) 및 리던던트 비트 라인(RCL1, RCL2)이 상응하는 열로 대체된다.

도 1의 메모리는 또한 출력이 리던던시 멀티플렉서(RMUX)에 접속된 코더 유닛(FB1 내지 FB3)을 포함한다. 상기 코더 유닛(FB1 내지 FB3)은 레이저 빔으로 분리 가능한 전기 접속부(퓨즈)의 형태인 프로그램 가능한 소자를 포함한다. 퓨즈의 프로그래밍 상태에 따라 코더 유닛(FB1..3)은 리던던트 비트 라인(RCL1), (RCL2) 중 하나 또는 리던던트 비트 라인의 부분 영역을 어드레스에 따라 비트 라인들(CLi) 중 하나의 완전한 라인에 또는 하나의 비트 라인의 하나의 부분 영역에 할당한다. 코더 유닛(FB1..3)에는 블록 어드레스(BADR), 열 어드레스(CADR), 및 행 어드레스(RADR)로부터 유도된 부분 어드레스(RADR')가 공급된다.

도 4는 부분 어드레스(RADR')의 구성을 나타낸다. 예컨대, 행 어드레스(RADR)가 3비트를 갖는다고 가정한다. 부분 어드레스(RADR')는 행 어드레스(RADR)의 2개의 최상위 비트(B2 및 B1)로 형성된다.

리던던시 멀티플렉서(RMUX)는 그것에 코더 유닛(FBn) 중 어떤 것으로부터도 높은 레벨이 공급되지 않으면, 정규 데이터 라인(DL)을 단자(I/O)에 접속시킨다. 그 경우, 단자(I/O)를 통해 어드레싱된 정규 비트 라인(CLi)이 액세스될 수 있다. 그러나, 코더 유닛(FBn) 중 하나로부터 높은 레벨이 리던던시 멀티플렉서(RMUX)에 공급되면, 상기 리던던시 멀티플렉서(RMUX)는 단자(I/O)를 리던던트 데이터 라인(RDL)에 접속시킨다. 상기 리던던트 데이터 라인은 리던던트 비트 라인(RCL1, RCL2)에 접속된다.

도 2는 도 1의 코더 유닛(FBn) 중 하나의 구성을 예시적으로 나타낸다. 코더 유닛(FBn)은 블록 어드레스를 저장하기 위한 제 1 서브 유닛(BF), 열 어드레스를 저장하기 위한 제 2 서브 유닛(CF), 및 부분 어드레스를 저장하기 위한 제 3 서브 유닛(RF)을 포함한다. 서브 유닛(BF), (CF), (RF)은 전술한 어드레스를 저장하기 위한 전술한 퓨즈를 포함한다. 제 1 서브 유닛(BF)에는 블록 어드레스(BADR)가, 제 2 서브 유닛(CF)에는 열 어드레스(CADR)가 그리고 제 3 서브 유닛(RF)에는 행 어드레스(RADR)로부터 유도된 부분 어드레스(RADR')가 공급된다. 제 2 서브 유닛(CF)에는 제 1 비교 유닛(CMP1)이, 제 3 서브 유닛(RF)에는 제 2 비교유닛(CMP2)이 그리고 제 1 서브 유닛(BF)에는 제 3 비교 유닛(CMP3)이 할당된다. 비교 유닛(CMPi)은 서브 유닛(BF), (CF), (RF)에 저장된 어드레스를 실제 어드레스(BADR), (CADR), (RADR')와 비교한다.

도 2에 따라 각각의 코더 유닛(FBn)은 또한 초기화 유닛(FE), 활성화 유닛(AKT), AND 게이트(AND), 및 OR 게이트(OR)를 포함한다. 초기화 유닛(FE) 및 활성화 유닛은 각각 하나의 퓨즈를 포함하며, 그것들의 프로그래밍 상태는 그것의 출력 신호의 레벨을 결정한다. 초기화 유닛(FE)은 그것의 프로그래밍 상태에 의해, 관련 코더 유닛(FBn)이 결함의 보수를 위해 제공되는지 또는 제공되지 않는지의 여부를 나타낸다. 코더 유닛(FBn)이 보수를 위해 제공되면, 즉 어드레스에 따라 정규 비트 라인 중 하나에 리던던트 비트 라인 중 하나를 할당하기 위해 제공되면, 초기화 유닛(FE)의 출력 신호가 높은 레벨을 가지며, 그렇지 않은 경우에는 낮은 레벨을 갖는다.

제 2 비교 유닛(CMP2)의 출력은 OR 게이트(OR)의 제 1 입력에 접속되고, 활성화 유닛(AKT)의 출력은 제 2 입력에 접속된다. 활성화 유닛(AKT)은 각각의 코더 유닛(FBn)이 정규 비트 라인(CLi) 중 하나의 완전한 라인에 리던던트 비트 라인(RCL1), (RCL2) 중 하나의 완전한 라인을 할당하기 위해 사용되는지, 또는 정규 비트 라인 중 하나의 부분 영역에 리던던트 비트 라인 중 하나의 부분 영역만을 할당하기 위해 사용되는지를 결정한다. 활성화 유닛(ATK)이 높은 레벨을 공급하면, 코더 유닛(FBi)이 하나의 완전한 정규 비트 라인을 완전한 리던던트 비트 라인에 할당한다. 낮은 레벨에서는 코더 유닛이 제 3 서브 유닛에 저장된 부분 어드레스에 의해 식별되는 부분 영역만을 할당한다.

초기화 유닛(FE), 제 1 비교 유닛(CMP1), 제 3 비교 유닛(CMP3) 및 OR 게이트(OR)의 출력이 AND 게이트(AND)의 상응하는 입력에 접속된다. AND 게이트(AND)의 출력은 각각의 코더 유닛(FBn)의 출력이다. 상기 출력은 도 1에 나타나는 바와 같이, 리던던시 멀티플렉서(RMUX)의 입력에 접속된다.

도 5는 도 2의 코더 유닛(FBn)의 제 3 서브 유닛(RF), 및 제 2 비교 유닛(CMP2)의 구성을 나타낸다. 제 3 서브 유닛(RF)은 4개의 퓨즈(F)를 갖는다. 상기 퓨즈(F)는 한편으로는 각각 하나의 트랜지스터(T)를 통해 접지에 접속된다. 다른 한편으로는 퓨즈(F)가 2개의 인버터(I)의 직렬회로를 통해 제 2 비교 유닛(CMP2)의 출력(C)에 접속되고, 풀업 저항(R)을 통해 포지티브 공급 전위(VCC)에 접속된다. 부분 어드레스(RADR')의 2개의 비트(B1), (B2)가 반전되어 또는 비반전되어 트랜지스터(T)의 제어 단자에 공급된다. 퓨즈(F)는 선택적 분리에 의해 프로그램된다. 퓨즈(F)는 대체될 메모리 셀의 소정 부분 어드레스(RADR')가 인가될 때만 높은 레벨이 출력(C)에 인가되도록 프로그램된다.

나머지 서브 유닛(BF,CF) 및 비교 유닛(CMP1,CMP3)은 도 5와 유사하게 구성된다.

도 3은 메모리 블록(BLi) 중 하나를 나타낸다. 정규 비트 라인(CLi)의 부분 영역(20 내지 25) 및 리던던트 비트 라인(RCL)의 부분 영역(10 내지 13)이 도시된다. 먼저, 정규 비트 라인(CL0), (CL1)의 2개의 부분 영역(20), (21)이 리던던트 비트 라인(RCL)의 상응하는 부분 영역(10), (12)으로 대체되어야 하는 경우가 고려된다. 이 경우에는 부분 영역(20)이 어드레스에 따라 부분 영역(10)으로 대체되어야 하고 부분 영역(21)이 부분 영역(12)으로 대체되어야 한다. 이것을 위해, 코더 유닛(FBn) 중 하나가 필요하다. 코더 유닛은, 제 1 서브 유닛(BF)이 상응하는 블록(BLi)의 어드레스를, 제 2 서브 유닛(CF)이 대체될 비트 라인(CLi)의 어드레스를, 그리고 제 3 서브 유닛(RF)이 행 어드레스로부터 유도된, 상응하는 부분 영역(20,21)의 부분 어드레스를 저장하도록, 프로그램되어야 한다. 또한, 2개의 코더 유닛(FBn)의 초기화 유닛(FE) 및 활성화 유닛(AKT)은, 전자가 그 출력에 높은 레벨을 그리고 후자가 낮은 레벨을 제공하도록 프로그램되어야 한다. 그러한 경우에만 상기 코더 유닛(FBn)이 리던던트 비트 라인(RCL)의 부분 영역(10, 12)으로 상응하는 부분 영역(20,21)을 대체하도록 활성화된다. 결함을 가진 2개의 부분 영역(20,21)을 대체하기 위해, 2개의 코더 유닛(FBn) 및 하나의 리던던트 라인(RCL)이 필요하다.

이하, 도 3을 참고로 다른 에러 분포를 설명한다. 이 경우에는, 비트 라인(CL2)의 모든 부분 영역(22 내지 25)이 결함을 갖는다. 이러한 에러은 리던던트 비트 라인(RCL)이 어드레스에 따라 완전히 정규 비트 라인(CL2)에 할당됨으로써만 보수될 수 있다. 리던던트 비트 라인(RCL)의 부분 영역(10 내지 13)이 코더 유닛(FBn) 중 하나를 통해 정규 비트 라인(CL2)의 부분 영역(22 내지 25) 중 하나에 할당되는 대신에, 본 발명에 따른 메모리에서는 전체 리던던트 비트 라인(RCL)이 코더 유닛(FBn) 중 하나에 의해서만 전체 정규 비트 라인(CL2)에 할당될 수 있다. 이것은 제 1 서브 유닛(BF)에 상응하는 블록(BLi)의 어드레스가, 그리고 제 2 서브 유닛(CF)에 관련 정규 비트 라인(CL2)의 어드레스가 저장됨으로써 이루어진다. 또한, 초기화 유닛(FE)은 그 출력에 높은 레벨을 제공하도록 프로그램되어야 한다. 코더 유닛(FBn)의 활성화 유닛(AKT)도 그 출력에 높은 레벨을 제공하도록 프로그램되어야 한다. 이것은 도 2에 따라 제 2 비교 유닛(CMP2)의 출력(C)에서의 레벨과 무관하게 항상 높은 레벨이 OR 게이트(OR)의 출력에 인가되는 결과를 낳는다. 따라서, 상기 코더 유닛(FBn)에서는 부분 어드레스(RADR')의 평가가 이루어지지 않는다. 단 하나의 코더 유닛(FBn)의 대체에 의해, 정규 비트 라인(CL2)의 모든 부분 영역(22 내지 25)이 리던던트 비트 라인(RCL)의 상응하는 부분 영역(10 내지 13)으로 대체될 수 있다.

본 발명에 따른 집적 메모리에서는 메모리의 보수 가능성이 현저히 감소되지 않으면서, 어드레스에 따라 정규 라인에 할당하기 위해 필요한 코더 유닛의 수가 감소될 수 있다.

Claims

- 어드레싱 가능한 제 1 라인(CLi) 및 제 2 라인(WLk)을 포함하고; 상기 제 1 라인(CLi)과 제 2 라인(WLk)의 교차점에 메모리 셀(MC)이 배치되며,

- 리던던트 라인(RCLm), 및 그것에 접속된, 부분 영역(10..13)으로 세분되는 제 1 라인(CLi) 중 하나를 어드레스에 따라 대체하기 위한 리던던트 메모리 셀(RMC); 및

- 제 1 라인(CLi)들 중 임의의 한 라인에 리던던트 라인(RCLm) 중 임의의 한 라인을 어드레스에 따라 할당하기 위한 코더 유닛(FBn)을 포함하고;

- 각각의 코더 유닛(FBn)에 프로그램 가능한 활성화 유닛(AKT)이 할당되고, 상기 활성화 유닛(AKT)의 프로그래밍 상태는

- 관련 코더 유닛(FBn)이 프로그램된 상태로 하나의 완전한 리던던트 라인(RCLm)을 어드레스에 따라 하나의 완전한 제 1 라인(Cli)에 할당하는지, 또는

- 관련 코더 유닛(FBn)이 프로그램된 상태로 하나의 리던던트 라인(RCLm)의 하나의 부분 영역(10..13)만을 어드레스에 따라 하나의 제 1 라인(CLi)의 상응하는 부분 영역에 할당하는지의 여부를 결정하는 것을 특징으로 하는 집적 메모리.
제 1항에 있어서,

상기 제 1 라인(CLi)이 비트 라인이고, 상기 제 2 라인(WLk)이 워드 라인인 것을 특징으로 하는 집적 메모리.
제 1항에 있어서,

상기 제 1 라인이 워드 라인이고, 상기 제 2 라인이 비트 라인인 것을 특징으로 하는 집적 메모리.
제 1항 내지 제3항 중 어느 한 항에 있어서,

- 상기 코더 유닛(FBn)은 제 1 프로그램 가능한 서브 유닛(BF), 제 2 프로그램 가능한 서브 유닛(CF) 및 제 3 프로그램 가능한 서브 유닛(RF)을 포함하고,

- 상기 제 1 서브 유닛(BF)이 프로그램된 상태로 관련 코더 유닛(FBn)을 리던던트 라인(RCLm) 중 특정 라인에 할당하며,

- 상기 제 2 서브 유닛(CF)이 프로그램된 상태로 관련 코더 유닛(FBn)을 제 1 라인 중 특정 라인에 할당하고, 상기 제 1 라인은 어드레스에 따라 제 1 서브 유닛(BF)을 통해 코더 유닛에 할당된 리던던트 라인(RCLm)으로 대체되어야 하며,

- 상기 제 3 서브 유닛(RF)은 프로그램된 상태로 관련 코더 유닛(FBn)을 제 1 서브 유닛(BF)을 통해 그것에 할당된 리던던트 라인(RCLm)의 특정 부분(10..13; 20..25)에 할당하고, 그리고 제 2 서브 유닛(CF)를 통해 그것에 할당된 제 1 라인(CLi)에 할당하고,

- 제 3 서브 유닛(RF)의 프로그래밍 상태의 평가는 각각의 코더 유닛(FBn)에 할당된 활성화 유닛(AKT)이 상응하는 프로그래밍 상태를 가질 때만 이루어지는 것을 특징으로 하는 집적 메모리.
제 4항에 있어서,

- 상기 제 1 라인(CLi)이 제 1 어드레스(CADR)를 통해 그리고 상기 제 2 라인(WLk)이 제 2 어드레스(RADR)를 통해 어드레싱되고,

- 상기 코더 유닛(FBn)은 제 1 비교 유닛(CMP1) 및 제 2 비교 유닛(CMP2)를 포함하며,

- 상기 제 1 비교 유닛(CMP1)에는 제 1 어드레스(CADR), 및 관련 제 2 서브 유닛(CF)에 저장된 어드레스가 공급되고,

- 상기 제 2 비교 유닛(CMP2)에는 제 2 어드레스(RADR)로부터 유도된 부분 어드레스(RADR') 및 관련 제 3 서브 유닛(RF)에 저장된 어드레스가 공급되며,

- 상기 활성화 유닛(AKT)의 제 1 프로그래밍 상태에서, 코더 유닛(FBn)에 할당된 리던던트 라인(RCLm)의 활성화가 제 2 비교 유닛(CMP2)이 아니라 제 1 비교 유닛(CMP1)의 결과 신호에 따라 이루어지고,

- 상기 활성화 유닛(AKT)의 제 2 프로그래밍 상태에서, 코더 유닛(FBn)에 할당된 리던던트 라인(RCLm)의 활성화가 제 1 비교 유닛(CMP1) 및 제 2 비교 유닛(CMP2)의 결과 신호에 따라 이루어지는 것을 특징으로 하는 집적 메모리.
제 1항 내지 제3항 중 어느 한 항에 있어서,

코더 유닛(FBn)의 수가 모든 리던던트 라인(RCLm)의 부분 영역(10..13)의 수 보다 적은 것을 특징으로 하는 집적 메모리.