JP2001006390A - 集積化ｉｃメモリ - Google Patents
集積化ｉｃメモリInfo
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- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 正規線路へのアドレスに従って対応付け、割
当てに必要なコーディングユニットの数を低減でき、こ
こでメモリの修復能力を大して低減されないようにした
冗長線路付きの集積化ＩＣメモリを実現することができ
ること。 【解決手段】 メモリはコーディングユニットＦＢｎを
有し、該コーディングユニットは、冗長線路ＲＣＬｍの
うち任意の１つのものをアドレスに従って第１線路ＣＬ
ｉのうちの任意の１つのものに対応付け、割当てるため
用いられる。各コーディングユニットＦＢｎは、１つの
作動化ユニットＡＫＴを有する。
当てに必要なコーディングユニットの数を低減でき、こ
こでメモリの修復能力を大して低減されないようにした
冗長線路付きの集積化ＩＣメモリを実現することができ
ること。 【解決手段】 メモリはコーディングユニットＦＢｎを
有し、該コーディングユニットは、冗長線路ＲＣＬｍの
うち任意の１つのものをアドレスに従って第１線路ＣＬ
ｉのうちの任意の１つのものに対応付け、割当てるため
用いられる。各コーディングユニットＦＢｎは、１つの
作動化ユニットＡＫＴを有する。
Description
【０００１】
【発明の属する技術分野】本発明は集積化ＩＣメモリに
関する。
関する。
【０００２】
【従来の技術】集積化ＩＣメモリは屡々正規のワード線
及びビット線のほかに所謂冗長ワード線及び冗長ビット
線を有する。正規ワード線ないしビット線のうちの１つ
にて欠陥のある場合、当該の線は、アドレスに従って相
応の線路により代替置換される。従って、その種のメモ
リの誤りエラーのない作動が可能である。
及びビット線のほかに所謂冗長ワード線及び冗長ビット
線を有する。正規ワード線ないしビット線のうちの１つ
にて欠陥のある場合、当該の線は、アドレスに従って相
応の線路により代替置換される。従って、その種のメモ
リの誤りエラーのない作動が可能である。
【０００３】ＥＰ０６１２０７４Ａ１には、冗長列コラ
ムを有する集積化ＩＣメモリが記載されている。複数冗
長列コラムのうちの１つを、複数のビット線を有する１
つの正規列コラムにアドレスに従って対応付け、割当て
るため、メモリは、コーディングユニットを有する。該
コーディングユニットをブロックに無関係に使用でき、
その結果１つのブロックアドレスと１つの列コラムアド
レスのプログラミングにより、各コーディングユニット
を任意の１つのメモリブロックにおける１つの冗長列コ
ラムに対応付け、割当て得る。そのようにして、障害エ
ラー修復のため、各コーディングユニットが唯１つの所
定のメモリブロックに対応付け、割当てられる場合よ
り、わずかなコーディングユニットしか必要でない。
ムを有する集積化ＩＣメモリが記載されている。複数冗
長列コラムのうちの１つを、複数のビット線を有する１
つの正規列コラムにアドレスに従って対応付け、割当て
るため、メモリは、コーディングユニットを有する。該
コーディングユニットをブロックに無関係に使用でき、
その結果１つのブロックアドレスと１つの列コラムアド
レスのプログラミングにより、各コーディングユニット
を任意の１つのメモリブロックにおける１つの冗長列コ
ラムに対応付け、割当て得る。そのようにして、障害エ
ラー修復のため、各コーディングユニットが唯１つの所
定のメモリブロックに対応付け、割当てられる場合よ
り、わずかなコーディングユニットしか必要でない。
【０００４】ＵＳ４０５１３５４Ａに記載されているメ
モリでは、冗長のワード線又はビット線が、それぞれ複
数部分領域に細分化されており、それ等の複数部分領域
は、相互に無関係に、正規ビット線の相応の部分領域に
対応付け、割当てられ得、当該の正規ビット線にとって
替わる。そのようにして、たんに１つの冗長ビット線
で、種々の正規ビット線上の欠陥を修復できる。
モリでは、冗長のワード線又はビット線が、それぞれ複
数部分領域に細分化されており、それ等の複数部分領域
は、相互に無関係に、正規ビット線の相応の部分領域に
対応付け、割当てられ得、当該の正規ビット線にとって
替わる。そのようにして、たんに１つの冗長ビット線
で、種々の正規ビット線上の欠陥を修復できる。
【０００５】ＵＳ４０５１３５６Ａでは、冗長線路の各
部分領域に複数のコーディング素子が対応付け、割当て
られており、これらのコーディング素子は、代替置換す
べき１つの部分領域への対応付け、割当てを可能にす
る。従って、すべての冗長線路の部分領域と同数のコー
ディング素子群が設けられる。
部分領域に複数のコーディング素子が対応付け、割当て
られており、これらのコーディング素子は、代替置換す
べき１つの部分領域への対応付け、割当てを可能にす
る。従って、すべての冗長線路の部分領域と同数のコー
ディング素子群が設けられる。
【０００６】
【発明が解決しようとする課題】本発明の基礎を成す課
題とするところは、正規線路へのアドレスに従っての対
応付け、割当てに必要なコーディングユニットの数を低
減でき、ここでメモリの修復能力を大して低減されない
ようにした冗長線路付きの集積化ＩＣメモリを提供する
ことにある。
題とするところは、正規線路へのアドレスに従っての対
応付け、割当てに必要なコーディングユニットの数を低
減でき、ここでメモリの修復能力を大して低減されない
ようにした冗長線路付きの集積化ＩＣメモリを提供する
ことにある。
【０００７】
【課題を解決するための手段】前記課題は、請求項１の
集積化ＩＣメモリの構成要件により解決される。本発明
の有利な実施形態及び発展形態は従属形式の請求項の対
象である。
集積化ＩＣメモリの構成要件により解決される。本発明
の有利な実施形態及び発展形態は従属形式の請求項の対
象である。
【０００８】本発明の集積化ＩＣメモリでは、各コーデ
ィングユニットに１つのプログラミング可能作動化ユニ
ットが配属されており、前記１つのプログラミング可能
作動化ユニットのプログラミング状態は、コーディング
ユニットの機能に影響を及ぼすものである。作動化ユニ
ットの第１プログラミング状態にて所属のコーディング
ユニットが１つの完全な冗長の線路ないしその線路全体
をアドレスに従って１つの完全な第１線路ないしその線
路全体に対応付け、割当てる。作動化ユニットの第2プ
ログラミング状態にて所属のコーディングユニットが冗
長の線路のうちの１つのものの部分領域のうちの１つの
みを、第１線路のうちの１つのものの相応の１つの部分
領域に対応付け、割当てるのである。
ィングユニットに１つのプログラミング可能作動化ユニ
ットが配属されており、前記１つのプログラミング可能
作動化ユニットのプログラミング状態は、コーディング
ユニットの機能に影響を及ぼすものである。作動化ユニ
ットの第１プログラミング状態にて所属のコーディング
ユニットが１つの完全な冗長の線路ないしその線路全体
をアドレスに従って１つの完全な第１線路ないしその線
路全体に対応付け、割当てる。作動化ユニットの第2プ
ログラミング状態にて所属のコーディングユニットが冗
長の線路のうちの１つのものの部分領域のうちの１つの
みを、第１線路のうちの１つのものの相応の１つの部分
領域に対応付け、割当てるのである。
【０００９】要するに各コーディングユニットの作動化
ユニットは、次のことを規定、ないし、確定する、即ち
コーディングユニットのプログラミングにより１つの完
全な第１線路ないしその線路全体が１つの完全な冗長線
路により代替置換されるか、又は、１つの第１線路のた
んに１つの部分領域が複数冗長線路のうちの１つのもの
の相応の１つの部分領域により代替置換されるかを規
定、ないし、確定する。各コーディングユニットを複数
冗長線路のうちの１つの任意のものに対応付け、割当て
得るので、本発明により、コーディングユニットの、冗
長線路ないしそれの部分領域への対応付け、割当てを次
のよう行うことが可能である、即ち、存在している冗長
線路及び存在しているコーディングエレメントを最適に
利用し得るように当該の対応付け、割当てを行うことが
可能である。
ユニットは、次のことを規定、ないし、確定する、即ち
コーディングユニットのプログラミングにより１つの完
全な第１線路ないしその線路全体が１つの完全な冗長線
路により代替置換されるか、又は、１つの第１線路のた
んに１つの部分領域が複数冗長線路のうちの１つのもの
の相応の１つの部分領域により代替置換されるかを規
定、ないし、確定する。各コーディングユニットを複数
冗長線路のうちの１つの任意のものに対応付け、割当て
得るので、本発明により、コーディングユニットの、冗
長線路ないしそれの部分領域への対応付け、割当てを次
のよう行うことが可能である、即ち、存在している冗長
線路及び存在しているコーディングエレメントを最適に
利用し得るように当該の対応付け、割当てを行うことが
可能である。
【００１０】複数の欠陥のある部分領域が１つの共通の
第１線路上に配される場合、当該の第１線路を完全に１
つの冗長線路で代替置換すると有利である。このため、
本発明によれば、複数のコーディングユニットのうちの
１つしか必要でない。実際上１つの完全な線路ないしそ
の線路全体の欠陥は比較的頻繁に起こるのである。本発
明によれば、複数コーディングユニットのうちの１つの
みの使用によりその種欠陥を修復することが可能であ
る。同時に本発明のメモリの有する利点とするところ
は、複数コーディングユニットの各々の対応付け、割当
てにより、個別的に、正規の第１線路の相応の部分領域
の修復のため冗長線路の部分領域をも使用できることで
ある。このことは、複数の冗長線路のうちの唯１つのも
ののみにおける複数部分領域を用いて複数の第１線路に
おける欠陥のある部分領域の修復を可能にする。従っ
て、本発明のメモリでは、一方では、そこにて、たんに
完全な線路ないしその線路全体のみしか代替置換できな
いメモリに比較して、冗長線路の数をわずかにすること
も亦できる。他方では、そこにて、冗長線路の各部分領
域にそれぞれ１つのコーディングユニットが固定的に対
応付け、割当てられている−例えば冒頭に述べたＵＳ４
０５１３５４Ａに記載されているように−メモリに比し
てもコーディングユニットの数を比較的わずかにでき
る。本発明のメモリでは、少数の冗長線路及び又はコー
ディングユニットを設ければよいので欠陥の修復のため
公知メモリより所要スペースがわずかである。即ち、そ
れぞれの付加的に必要とされる冗長線路及びそれぞれの
付加的に必要とされるコーディングユニットはメモリの
作製に必要な面積を増大させるからである。
第１線路上に配される場合、当該の第１線路を完全に１
つの冗長線路で代替置換すると有利である。このため、
本発明によれば、複数のコーディングユニットのうちの
１つしか必要でない。実際上１つの完全な線路ないしそ
の線路全体の欠陥は比較的頻繁に起こるのである。本発
明によれば、複数コーディングユニットのうちの１つの
みの使用によりその種欠陥を修復することが可能であ
る。同時に本発明のメモリの有する利点とするところ
は、複数コーディングユニットの各々の対応付け、割当
てにより、個別的に、正規の第１線路の相応の部分領域
の修復のため冗長線路の部分領域をも使用できることで
ある。このことは、複数の冗長線路のうちの唯１つのも
ののみにおける複数部分領域を用いて複数の第１線路に
おける欠陥のある部分領域の修復を可能にする。従っ
て、本発明のメモリでは、一方では、そこにて、たんに
完全な線路ないしその線路全体のみしか代替置換できな
いメモリに比較して、冗長線路の数をわずかにすること
も亦できる。他方では、そこにて、冗長線路の各部分領
域にそれぞれ１つのコーディングユニットが固定的に対
応付け、割当てられている−例えば冒頭に述べたＵＳ４
０５１３５４Ａに記載されているように−メモリに比し
てもコーディングユニットの数を比較的わずかにでき
る。本発明のメモリでは、少数の冗長線路及び又はコー
ディングユニットを設ければよいので欠陥の修復のため
公知メモリより所要スペースがわずかである。即ち、そ
れぞれの付加的に必要とされる冗長線路及びそれぞれの
付加的に必要とされるコーディングユニットはメモリの
作製に必要な面積を増大させるからである。
【００１１】第１線路は、例えばビット線であり得、冗
長線路は冗長ビット線であり得る。但し、第１線路はワ
ード線であってもよく、冗長線路はワード線であっても
よい。本発明の他の実施例では、各コーディングユニッ
トは複数のビット線から成る１つの正規列コラムに１つ
の相応の冗長列コラムを対応付け、割当て得る。
長線路は冗長ビット線であり得る。但し、第１線路はワ
ード線であってもよく、冗長線路はワード線であっても
よい。本発明の他の実施例では、各コーディングユニッ
トは複数のビット線から成る１つの正規列コラムに１つ
の相応の冗長列コラムを対応付け、割当て得る。
【００１２】本発明の実施形態によれば、集積化ＩＣメ
モリのコーディングユニットは、就中、第３のサブユニ
ットを有し、前記第３サブユニットは、プログラミング
状態において、所属のコーディングユニットを、それに
その第１のサブユニットを介して対応付け、割当てられ
た冗長線路及びそれにその第2のサブユニットを介して
対応付け、割当てられた第１の線路の１つの所定の部分
領域に対応付け、割当てる。第３サブユニットのプログ
ラミング状態の評価が次のような場合のみ行われる、即
ち、それぞれのコーディングユニットに所属する作動化
ユニットが相応のプログラミング状態をとった場合のみ
行われるように構成されているのである。そのようにし
て、それぞれのコーディングユニットが所属の冗長線路
を完全に所属の第１線路に対応付け、割当てるのか又
は、このことがたんに１つの部分領域のみに対して成立
つのかが区別される。
モリのコーディングユニットは、就中、第３のサブユニ
ットを有し、前記第３サブユニットは、プログラミング
状態において、所属のコーディングユニットを、それに
その第１のサブユニットを介して対応付け、割当てられ
た冗長線路及びそれにその第2のサブユニットを介して
対応付け、割当てられた第１の線路の１つの所定の部分
領域に対応付け、割当てる。第３サブユニットのプログ
ラミング状態の評価が次のような場合のみ行われる、即
ち、それぞれのコーディングユニットに所属する作動化
ユニットが相応のプログラミング状態をとった場合のみ
行われるように構成されているのである。そのようにし
て、それぞれのコーディングユニットが所属の冗長線路
を完全に所属の第１線路に対応付け、割当てるのか又
は、このことがたんに１つの部分領域のみに対して成立
つのかが区別される。
【００１３】本発明の発展形態によれば、冗長線路ない
し第１線路の部分領域の区別が第２アドレスから導出さ
れた部分アドレスを介して行われ、ここで、第２アドレ
スは第１線路と交叉する第２線路のアドレッシングのた
め用いられる。交点には、メモリのメモリセルが配置さ
れている。それぞれのコーディングユニットが１つの完
全な冗長線路に対応付け、割当てられる場合には、第２
アドレスから導出された部分アドレスは考慮されない。
但し、コーディングユニットがたんに冗長線路のうちの
１つの部分領域に対応付け、割当てられる場合には、当
該の部分領域は、第２アドレスから導出された部分アド
レスを使用して識別される。
し第１線路の部分領域の区別が第２アドレスから導出さ
れた部分アドレスを介して行われ、ここで、第２アドレ
スは第１線路と交叉する第２線路のアドレッシングのた
め用いられる。交点には、メモリのメモリセルが配置さ
れている。それぞれのコーディングユニットが１つの完
全な冗長線路に対応付け、割当てられる場合には、第２
アドレスから導出された部分アドレスは考慮されない。
但し、コーディングユニットがたんに冗長線路のうちの
１つの部分領域に対応付け、割当てられる場合には、当
該の部分領域は、第２アドレスから導出された部分アド
レスを使用して識別される。
【００１４】
【実施例】次の図を用いて本発明を詳述する。
【００１５】図１は、本発明のタイプ型式ＤＲＡＭのメ
モリを示す。但し、本発明は、冗長線路が使用される他
の任意の集積化ＩＣメモリにも適用可能である。本実施
例のメモリは、２つのメモリブロックＢＬ１、ＢＬ２を
有し、この２つのメモリブロックＢＬ１，ＢＬ２はそれ
ぞれワード線ＷＬｋ及びビット線ＣＬｉを有する。ワー
ド線ＷＬｋ及びビット線ＣＬｉの交点にはメモリのメモ
リセルＭＣが設けられている。ワード線は行ローアドレ
スＲＡＤＲを用いて行ローデコーダＲＤＥＣを介してア
ドレッシング可能である。ビット線ＣＬｉは、列コラム
アドレスＣＡＤＲを用いて列コラムデコーダＣＤＥＣを
介してアドレッシング可能である。本発明の他の実施例
ではメモリブロックは１つの共通の列コラムデコーダＣ
ＤＥＣを有していてもよい。
モリを示す。但し、本発明は、冗長線路が使用される他
の任意の集積化ＩＣメモリにも適用可能である。本実施
例のメモリは、２つのメモリブロックＢＬ１、ＢＬ２を
有し、この２つのメモリブロックＢＬ１，ＢＬ２はそれ
ぞれワード線ＷＬｋ及びビット線ＣＬｉを有する。ワー
ド線ＷＬｋ及びビット線ＣＬｉの交点にはメモリのメモ
リセルＭＣが設けられている。ワード線は行ローアドレ
スＲＡＤＲを用いて行ローデコーダＲＤＥＣを介してア
ドレッシング可能である。ビット線ＣＬｉは、列コラム
アドレスＣＡＤＲを用いて列コラムデコーダＣＤＥＣを
介してアドレッシング可能である。本発明の他の実施例
ではメモリブロックは１つの共通の列コラムデコーダＣ
ＤＥＣを有していてもよい。
【００１６】各メモリブロックＢＬ１，ＢＬ２は、更
に、１つのブロックデコーダＢＤＥＣを有し、この１つ
のブロックデコーダＢＤＥＣには１つのブロックアドレ
スＢＡＤＲが供給される。ブロックアドレスＢＡＤＲに
依存して、常にメモリブロックＢＬ１，ＢＬ２のうちの
唯一のみがアクティブになる。各メモリブロックは、更
に、冗長ビット線ＲＣＬ１，ＲＣＬ２を有する。冗長ビ
ット線ＲＣＬ１，ＲＣＬ２とワード線ＷＬｋの交点には
冗長メモリセルＲＭＣが設けられている。冗長ビット線
ＲＣＬ１，ＲＣＬ２は、欠陥を修復するため、正規ビッ
ト線ＣＬｉをアドレスに従って代替置換するために使用
される。
に、１つのブロックデコーダＢＤＥＣを有し、この１つ
のブロックデコーダＢＤＥＣには１つのブロックアドレ
スＢＡＤＲが供給される。ブロックアドレスＢＡＤＲに
依存して、常にメモリブロックＢＬ１，ＢＬ２のうちの
唯一のみがアクティブになる。各メモリブロックは、更
に、冗長ビット線ＲＣＬ１，ＲＣＬ２を有する。冗長ビ
ット線ＲＣＬ１，ＲＣＬ２とワード線ＷＬｋの交点には
冗長メモリセルＲＭＣが設けられている。冗長ビット線
ＲＣＬ１，ＲＣＬ２は、欠陥を修復するため、正規ビッ
ト線ＣＬｉをアドレスに従って代替置換するために使用
される。
【００１７】図１中のメモリは、更に冗長マルチプレク
サＲＭＵＸを有し、この冗長マルチプレクサＲＭＵＸ
は、一方では端子Ｉ／０に接続され、他方では、１つの
データ線路ＤＬ及び１つの冗長データ線路ＲＤＬを介し
てメモリブロックＢＬ１，ＢＬ２に接続されている。列
コラムデコーダＣＤＥＣは、その都度アクティブなメモ
リブロックＢＬ１，ＢＬ２の列アドレスＣＡＤＲを介し
て選択されたビット線ＣＬｉをデータ線路ＤＬと接続す
る。２つの冗長ビット線ＲＣＬ１，ＲＣＬ２は、冗長デ
ータ線路ＲＤＬと接続されている。
サＲＭＵＸを有し、この冗長マルチプレクサＲＭＵＸ
は、一方では端子Ｉ／０に接続され、他方では、１つの
データ線路ＤＬ及び１つの冗長データ線路ＲＤＬを介し
てメモリブロックＢＬ１，ＢＬ２に接続されている。列
コラムデコーダＣＤＥＣは、その都度アクティブなメモ
リブロックＢＬ１，ＢＬ２の列アドレスＣＡＤＲを介し
て選択されたビット線ＣＬｉをデータ線路ＤＬと接続す
る。２つの冗長ビット線ＲＣＬ１，ＲＣＬ２は、冗長デ
ータ線路ＲＤＬと接続されている。
【００１８】ここで説明した実施例では、次のことは表
現としては考慮外におかれた、即ち、ＤＲＡＭでは通常
各メモリアクセスごとにビット線対が作動されることは
表現としては考慮外におかれた。更に通常、冗長リダン
ダンシィ−構成の場合、常に１つのビット線対の２つの
ビット線が１つの冗長ビット線対により代替置換され
る。要するにここでは、単にビット線及び冗長ビット線
と表現されてはいるが、実際にはビット線対及び冗長ビ
ット線対を意味する。更に、実際上、メモリは、それよ
り多数の、メモリブロック及びメモリブロックごとの冗
長メモリブロックを有する。分かり易い説明のため本実
施例では、たんにそれぞれ１つの冗長ビット線を有する
単に２つのメモリブロックを考察する。
現としては考慮外におかれた、即ち、ＤＲＡＭでは通常
各メモリアクセスごとにビット線対が作動されることは
表現としては考慮外におかれた。更に通常、冗長リダン
ダンシィ−構成の場合、常に１つのビット線対の２つの
ビット線が１つの冗長ビット線対により代替置換され
る。要するにここでは、単にビット線及び冗長ビット線
と表現されてはいるが、実際にはビット線対及び冗長ビ
ット線対を意味する。更に、実際上、メモリは、それよ
り多数の、メモリブロック及びメモリブロックごとの冗
長メモリブロックを有する。分かり易い説明のため本実
施例では、たんにそれぞれ１つの冗長ビット線を有する
単に２つのメモリブロックを考察する。
【００１９】実際上屡々、各列アドレスＣＡＤＲを介し
てそれぞれ複数のビット線ＣＬｉを有する１つの列がア
クセスされる。そのようなメモリの場合、欠陥を有する
正規の列が相応の冗長列により代替置換される。本発明
は勿論、その種のメモリにも適用可能である。ここで説
明した実施例では、単に正規冗長ビット線ＣＬｉ及び冗
長ビット線ＲＣＬｉ、ＲＣＬ２が相応の列に入れ替えし
さえすればよい。
てそれぞれ複数のビット線ＣＬｉを有する１つの列がア
クセスされる。そのようなメモリの場合、欠陥を有する
正規の列が相応の冗長列により代替置換される。本発明
は勿論、その種のメモリにも適用可能である。ここで説
明した実施例では、単に正規冗長ビット線ＣＬｉ及び冗
長ビット線ＲＣＬｉ、ＲＣＬ２が相応の列に入れ替えし
さえすればよい。
【００２０】図１のメモリは、更に、出力側にて冗長マ
ルチプレクサＲＭＵＸに接続されたコーディングユニッ
トＦＢ１〜ＦＢ３を有する。コーディングユニットＦＢ
１〜ＦＢ３は、レーザビームを用いて、分離可能な電気
的接続路（フューズ）の形態のプログラミング可能なエ
レメントを有する。フューズのプログラミング状態に依
存して、コーディングユニットＦＢ１...３は、冗長ビ
ット線ＲＣＬ１，ＲＣＬ２のうちの１つ、又は冗長ビッ
ト線の１つの部分領域をアドレスに従ってビット線ＣＬ
ｉのうちの１つの完全なものないしビット線のうちの１
つのものにおける１つの部分領域に割り当てる。コーデ
ィングユニットＦＢ１...３にはブロックアドレス．Ｂ
ＡＤＲ、列アドレスＣＡＤＲ及び行アドレスＲＡＤＲか
ら導出された部分アドレスＲＡＤＲ′が供給される。
ルチプレクサＲＭＵＸに接続されたコーディングユニッ
トＦＢ１〜ＦＢ３を有する。コーディングユニットＦＢ
１〜ＦＢ３は、レーザビームを用いて、分離可能な電気
的接続路（フューズ）の形態のプログラミング可能なエ
レメントを有する。フューズのプログラミング状態に依
存して、コーディングユニットＦＢ１...３は、冗長ビ
ット線ＲＣＬ１，ＲＣＬ２のうちの１つ、又は冗長ビッ
ト線の１つの部分領域をアドレスに従ってビット線ＣＬ
ｉのうちの１つの完全なものないしビット線のうちの１
つのものにおける１つの部分領域に割り当てる。コーデ
ィングユニットＦＢ１...３にはブロックアドレス．Ｂ
ＡＤＲ、列アドレスＣＡＤＲ及び行アドレスＲＡＤＲか
ら導出された部分アドレスＲＡＤＲ′が供給される。
【００２１】図４は、部分アドレスＲＡＤＲ′の構成を
示す。例えば、行アドレスＲＡＤＲは、３ビットを有す
るものと仮定する。部分アドレスＲＡＤＲ′は行アドレ
スＲＡＤＲの２つのＭＳＢビットＢ２，Ｂ１により形成
されている。
示す。例えば、行アドレスＲＡＤＲは、３ビットを有す
るものと仮定する。部分アドレスＲＡＤＲ′は行アドレ
スＲＡＤＲの２つのＭＳＢビットＢ２，Ｂ１により形成
されている。
【００２２】冗長マルチプレクサＲＭＵＸは、正規のデ
ータ線路ＤＬを端子Ｉ／０と接続する−冗長マルチプレ
クサＲＭＵＸにコーディングユニットＦＢｎの何れから
も高いレベルが供給されない限り−。その際端子Ｉ／０
を介してその都度アドレッシングされる正規のビット線
ＣＬｉにアクセスできる。但し、冗長マルチプレクサＲ
ＭＵＸにコーディングユニットＦＢｎのうちの１つから
高いレベルが供給されると、冗長マルチプレクサＲＭＵ
Ｘは、端子Ｉ／０を冗長ビット線ＲＣＬ１，ＲＣＬ２と
接続する。
ータ線路ＤＬを端子Ｉ／０と接続する−冗長マルチプレ
クサＲＭＵＸにコーディングユニットＦＢｎの何れから
も高いレベルが供給されない限り−。その際端子Ｉ／０
を介してその都度アドレッシングされる正規のビット線
ＣＬｉにアクセスできる。但し、冗長マルチプレクサＲ
ＭＵＸにコーディングユニットＦＢｎのうちの１つから
高いレベルが供給されると、冗長マルチプレクサＲＭＵ
Ｘは、端子Ｉ／０を冗長ビット線ＲＣＬ１，ＲＣＬ２と
接続する。
【００２３】図２は、図１コーディングユニットＦＢｎ
のうちの１つの構成を例示する。当該のコーディングユ
ニットは１つのブロックアドレスの記憶のための第１サ
ブユニットＢＦ、１つの列アドレスの記憶のための第２
サブユニットＣＦ、部分アドレスの記憶のための第３サ
ブユニットＲＦを有する。サブユニットＢＦ，ＣＦ，Ｒ
Ｆは、前記のアドレスの記憶のための既述のフューズを
有する。第１サブユニットＢＦにはブロックアドレスＢ
ＡＤＲが、また、第２サブユニットＣＦには列アドレス
ＣＡＤＲが、そして第３サブユニットＲＦには、行アド
レスから導出された部分アドレスＲＡＤＲ′が供給され
る。第２サブユニットＣＦには第１の比較ユニットＣＭ
Ｐ１、第３サブユニットＲＦには第２の比較ユニットＣ
ＭＰ２，そして第１サブユニットＢＦには第３の比較ユ
ニットＣＭＰ３が対応付け、割当てられる。比較ユニッ
トＣＭＰ１は、サブユニットＢＦ、ＣＦ、ＲＦ内に記憶
されたアドレスを実際のアドレスＢＡＤＲ、ＣＡＤＲ、
ＲＡＤＲ′と比較する。
のうちの１つの構成を例示する。当該のコーディングユ
ニットは１つのブロックアドレスの記憶のための第１サ
ブユニットＢＦ、１つの列アドレスの記憶のための第２
サブユニットＣＦ、部分アドレスの記憶のための第３サ
ブユニットＲＦを有する。サブユニットＢＦ，ＣＦ，Ｒ
Ｆは、前記のアドレスの記憶のための既述のフューズを
有する。第１サブユニットＢＦにはブロックアドレスＢ
ＡＤＲが、また、第２サブユニットＣＦには列アドレス
ＣＡＤＲが、そして第３サブユニットＲＦには、行アド
レスから導出された部分アドレスＲＡＤＲ′が供給され
る。第２サブユニットＣＦには第１の比較ユニットＣＭ
Ｐ１、第３サブユニットＲＦには第２の比較ユニットＣ
ＭＰ２，そして第１サブユニットＢＦには第３の比較ユ
ニットＣＭＰ３が対応付け、割当てられる。比較ユニッ
トＣＭＰ１は、サブユニットＢＦ、ＣＦ、ＲＦ内に記憶
されたアドレスを実際のアドレスＢＡＤＲ、ＣＡＤＲ、
ＲＡＤＲ′と比較する。
【００２４】図２に示すように、各コーディングユニッ
トＦＢｎは、初期化ユニットＦＥ、作動化ユニットＡＫ
Ｔ、アンドゲートＡＮＤ及びオア素子ＯＲを有する。初
期化ユニットＦＥ及び作動化ユニットＡＫＴは共に、そ
れぞれフューズを有し、このフューズのプログラミング
状態（異常なし、もしくは切断）によりそれの出力信号
ｂのレベルが設定される。初期化ユニットＦＥは、それ
のプログラミング状態により所属のコーディングユニッ
トＦＢｎが欠陥の修復に対して設定されているか否かを
指示する。コーディングユニットＦＢｎが欠陥の修復に
対して設定されている（換言すれば、正規ビット線のう
ちの１つへの、冗長ビット線のうちの１つの、アドレス
に従っての対応付け、割当てのため）場合には、初期化
ユニットＦＥの出力信号は高いレベルをとり、そうでな
い場合には、低いレベルを取る。
トＦＢｎは、初期化ユニットＦＥ、作動化ユニットＡＫ
Ｔ、アンドゲートＡＮＤ及びオア素子ＯＲを有する。初
期化ユニットＦＥ及び作動化ユニットＡＫＴは共に、そ
れぞれフューズを有し、このフューズのプログラミング
状態（異常なし、もしくは切断）によりそれの出力信号
ｂのレベルが設定される。初期化ユニットＦＥは、それ
のプログラミング状態により所属のコーディングユニッ
トＦＢｎが欠陥の修復に対して設定されているか否かを
指示する。コーディングユニットＦＢｎが欠陥の修復に
対して設定されている（換言すれば、正規ビット線のう
ちの１つへの、冗長ビット線のうちの１つの、アドレス
に従っての対応付け、割当てのため）場合には、初期化
ユニットＦＥの出力信号は高いレベルをとり、そうでな
い場合には、低いレベルを取る。
【００２５】第２比較ユニットＣＭＰ２の出力側はオア
ゲートＯＲの第１入力側に接続され、作動ユニットＡＴ
Ｋの出力側はオアゲートＯＲの第１入力側に接続され、
作動化ユニットＡＴＫの出力側はオアゲートＯＲの第２
入力側に接続されている。作動化ユニットＡＴＫは、次
のことを確定する、即ち、それぞれのコーディングユニ
ットＦＢｎが、正規のビット線ＣＬｉのうちの１つの完
全な１つのものへ冗長ビット線ＲＣＬ１，ＲＣＬ２のう
ちの１つの完全なものを対応付け、割当てるため用いら
れるか、又は正規のビット線ＣＬｉのうちの１つにおけ
る１つの部分領域へ、冗長性ビット線のうちの１つにお
ける単に１つの部分領域のみを対応付け、割当てるため
に用いられるかを確定、ないし、規定する。作動化ユニ
ットＡＴＫが高いレベルを供給する場合、コーディング
ユニットＦＢ１は１つの完全な正規ビット線を１つの完
全な冗長ビット線に対応付け、割当てる。作動化ユニッ
トＡＴＫが低いレベルを供給する場合、コーディングユ
ニットＦＢ１は相応の部分領域のみを相互に対応付け、
割当て、前記の相応の部分領域は第３のサブユニット内
に記憶された部分アドレスにより識別される。
ゲートＯＲの第１入力側に接続され、作動ユニットＡＴ
Ｋの出力側はオアゲートＯＲの第１入力側に接続され、
作動化ユニットＡＴＫの出力側はオアゲートＯＲの第２
入力側に接続されている。作動化ユニットＡＴＫは、次
のことを確定する、即ち、それぞれのコーディングユニ
ットＦＢｎが、正規のビット線ＣＬｉのうちの１つの完
全な１つのものへ冗長ビット線ＲＣＬ１，ＲＣＬ２のう
ちの１つの完全なものを対応付け、割当てるため用いら
れるか、又は正規のビット線ＣＬｉのうちの１つにおけ
る１つの部分領域へ、冗長性ビット線のうちの１つにお
ける単に１つの部分領域のみを対応付け、割当てるため
に用いられるかを確定、ないし、規定する。作動化ユニ
ットＡＴＫが高いレベルを供給する場合、コーディング
ユニットＦＢ１は１つの完全な正規ビット線を１つの完
全な冗長ビット線に対応付け、割当てる。作動化ユニッ
トＡＴＫが低いレベルを供給する場合、コーディングユ
ニットＦＢ１は相応の部分領域のみを相互に対応付け、
割当て、前記の相応の部分領域は第３のサブユニット内
に記憶された部分アドレスにより識別される。
【００２６】初期化ユニットＦＥ、第１比較ユニットＣ
ＭＰ１、第３比較ユニットＣＭＰ３、及びオアゲートＯ
Ｒの出力側は、アンドゲートＡＮＤの相応の入力側に接
続されている。アンドゲートＡＮＤの出力側は、それぞ
れのコーディングユニットＦＢｎの出力側である。当該
出力側は、図１に示すように冗長マルチプレクサＲＭＵ
Ｘの入力側に接続されている。
ＭＰ１、第３比較ユニットＣＭＰ３、及びオアゲートＯ
Ｒの出力側は、アンドゲートＡＮＤの相応の入力側に接
続されている。アンドゲートＡＮＤの出力側は、それぞ
れのコーディングユニットＦＢｎの出力側である。当該
出力側は、図１に示すように冗長マルチプレクサＲＭＵ
Ｘの入力側に接続されている。
【００２７】図５は、図２のコーディングユニットＦＢ
ｎの第２比較ユニットＣＭＰ２及び第３サブユニットＲ
Ｆの構成を示す。第３サブユニットＲＦは４つのフュー
ズＦを有する。これらの４つのフューズＦは、一方では
各１つのトランジスタＴを介してアースに接続されてい
る。他方ではフューズＦは、２つのインバータＩの直列
接続体を介して第２比較ユニットＣＭＰ２の出力側Ｃに
接続され、プルアップ抵抗Ｒを介して、正規の給電電位
ＶＣＣに接続されている。トランジスタＴの制御端子に
は、部分アドレスＲＡＤＲ′の両ビットＢ１，Ｂ２が反
転状態で、ないし、非反転状態で、供給される。フュー
ズＦは、選択的切断によりプログラミングされる。フュ
ーズＦは次のようにプログラミングされる、即ち、代替
置換すべきメモリセルの所望の部分アドレスＲＡＤＲ’
の印加の際のみ出力側Ｃにて、高いレベルが現れるよう
にプログラミングされる。
ｎの第２比較ユニットＣＭＰ２及び第３サブユニットＲ
Ｆの構成を示す。第３サブユニットＲＦは４つのフュー
ズＦを有する。これらの４つのフューズＦは、一方では
各１つのトランジスタＴを介してアースに接続されてい
る。他方ではフューズＦは、２つのインバータＩの直列
接続体を介して第２比較ユニットＣＭＰ２の出力側Ｃに
接続され、プルアップ抵抗Ｒを介して、正規の給電電位
ＶＣＣに接続されている。トランジスタＴの制御端子に
は、部分アドレスＲＡＤＲ′の両ビットＢ１，Ｂ２が反
転状態で、ないし、非反転状態で、供給される。フュー
ズＦは、選択的切断によりプログラミングされる。フュ
ーズＦは次のようにプログラミングされる、即ち、代替
置換すべきメモリセルの所望の部分アドレスＲＡＤＲ’
の印加の際のみ出力側Ｃにて、高いレベルが現れるよう
にプログラミングされる。
【００２８】その他のサブユニットＢＦ、ＣＦ及び比較
ユニットＣＭＰ１，ＣＭＰ３は、図５におけると類似し
て構成されている。
ユニットＣＭＰ１，ＣＭＰ３は、図５におけると類似し
て構成されている。
【００２９】図３は、メモリブロックＢＬｉのうちの１
つを示し、ここで、正規ビット線ＣＬｉの部分領域２０
〜２５及び冗長ビット線ＲＣＬの部分領域１０〜１３が
記入されている。先ず、次のようなケースを考察する、
即ち、正規ビット線ＣＬＯ、ＣＬ１の２つの部分領域２
０，２１が冗長ビット線ＲＣＬの相応の部分領域１０，
１２により代替置換されるべきケースを考察する。この
場合において、部分領域２０は、アドレスに従って、部
分領域１０により代替置換され、部分領域２１はアドレ
スに従って部分領域１２により代替置換されねばならな
い.このためにコーディングユニットＦＢｎの各１つが
必要である。これらコーディングユニットＦＢｎは次の
ようにプログラミングされねばならない、即ち、それの
第１サブユニットＢＦが相応のブロックＢＬｉのアドレ
スを記憶し、それの第２サブユニットＣＦが代替置換す
べきビット線ＣＬｉのアドレスを記憶し、それの第３サ
ブユニットＲＦが相応の部分領域２０，２１の行アドレ
スから導出された部分アドレスを記憶するようにプログ
ラミングされねばならない。更に、両コーディングユニ
ットＦＢｎの初期化ユニットＦＥ及び作動化ユニットＡ
ＫＴは、次のようにプログラミングされねばならない、
即ち、前者がそれの出力側にて高いレベルをとり、後者
がそれの出力側にて低いレベルを送出するようにプログ
ラミングされねばならない。その際のみ、当該のコーデ
ィングユニットＦＢｎは、相応の部分領域２０，２１
を、冗長ビット線ＲＣＬの部分領域１０，１２により代
替置換するため作動化される。要するに２つの欠陥のあ
る部分領域２０，２１の代替置換のためにはコーディン
グユニットＦＢｎのうちの２つが必要とされるが、但
し、冗長線路ＲＣＬのうちの唯１つしか必要でない。
つを示し、ここで、正規ビット線ＣＬｉの部分領域２０
〜２５及び冗長ビット線ＲＣＬの部分領域１０〜１３が
記入されている。先ず、次のようなケースを考察する、
即ち、正規ビット線ＣＬＯ、ＣＬ１の２つの部分領域２
０，２１が冗長ビット線ＲＣＬの相応の部分領域１０，
１２により代替置換されるべきケースを考察する。この
場合において、部分領域２０は、アドレスに従って、部
分領域１０により代替置換され、部分領域２１はアドレ
スに従って部分領域１２により代替置換されねばならな
い.このためにコーディングユニットＦＢｎの各１つが
必要である。これらコーディングユニットＦＢｎは次の
ようにプログラミングされねばならない、即ち、それの
第１サブユニットＢＦが相応のブロックＢＬｉのアドレ
スを記憶し、それの第２サブユニットＣＦが代替置換す
べきビット線ＣＬｉのアドレスを記憶し、それの第３サ
ブユニットＲＦが相応の部分領域２０，２１の行アドレ
スから導出された部分アドレスを記憶するようにプログ
ラミングされねばならない。更に、両コーディングユニ
ットＦＢｎの初期化ユニットＦＥ及び作動化ユニットＡ
ＫＴは、次のようにプログラミングされねばならない、
即ち、前者がそれの出力側にて高いレベルをとり、後者
がそれの出力側にて低いレベルを送出するようにプログ
ラミングされねばならない。その際のみ、当該のコーデ
ィングユニットＦＢｎは、相応の部分領域２０，２１
を、冗長ビット線ＲＣＬの部分領域１０，１２により代
替置換するため作動化される。要するに２つの欠陥のあ
る部分領域２０，２１の代替置換のためにはコーディン
グユニットＦＢｎのうちの２つが必要とされるが、但
し、冗長線路ＲＣＬのうちの唯１つしか必要でない。
【００３０】さて、図３を用いて他の障害エラー分布を
考察する。今度はビット線ＣＬ２のすべての部分領域１
１〜２５に欠陥があるものとする。そのような欠陥は次
のようにすることによってのみ修復し得る、即ち、冗長
ビット線ＲＣＬがアドレスに従って完全に正規ビット線
ＣＬ２に割当られるようにするのである。ところで、コ
ーディングユニットＦＢｎのうちの１つを介して、冗長
ビット線ＲＣＬの何れの部分領域１０〜１３をも、正規
ビット線ＣＬ２の部分領域２２〜２５のそれぞれ１つに
対応付け、割当てる代わりに、本発明のメモリでは、冗
長ビット線ＲＣＬ全体を、コーディングユニットＦＢｎ
のうちの１つのみを用いて正規ビット線ＣＬ２全体に対
応付け、割当て得る。このことは、次のようにして行わ
れる、即ち第１サブユニットＢＦにて相応のブロックＢ
Ｌｉの相応のアドレスが記憶され、第２サブユニットＣ
Ｆにて、当該の正規ビット線ＣＬ２のアドレスが記憶さ
れるのである。同様に、初期化ユニットＦＥの作動化ユ
ニットＡＫＴも、次のようにプログラミングされるべき
である、即ち、それの出力側にて高いレベルを生じさせ
るようにプログラミングされるべきである。その結果図
２に示すように、第２比較ユニットＣＭＰ２の出力側Ｃ
におけるレベルに無関係に、オアゲートＯＲの出力側に
常に高いレベルが現れるようになる。従って、当該のコ
ーディングユニットＦＢｎにて部分アドレスＲＡＤＲ′
の評価が行われない。要するに、たんに１つのコーディ
ングユニットを使用することにより、正規ビット線ＣＬ
２のすべての部分領域２２〜２５を冗長ビット線ＲＣＬ
の相応の部分領域１０〜１３により代替置換することが
可能である。
考察する。今度はビット線ＣＬ２のすべての部分領域１
１〜２５に欠陥があるものとする。そのような欠陥は次
のようにすることによってのみ修復し得る、即ち、冗長
ビット線ＲＣＬがアドレスに従って完全に正規ビット線
ＣＬ２に割当られるようにするのである。ところで、コ
ーディングユニットＦＢｎのうちの１つを介して、冗長
ビット線ＲＣＬの何れの部分領域１０〜１３をも、正規
ビット線ＣＬ２の部分領域２２〜２５のそれぞれ１つに
対応付け、割当てる代わりに、本発明のメモリでは、冗
長ビット線ＲＣＬ全体を、コーディングユニットＦＢｎ
のうちの１つのみを用いて正規ビット線ＣＬ２全体に対
応付け、割当て得る。このことは、次のようにして行わ
れる、即ち第１サブユニットＢＦにて相応のブロックＢ
Ｌｉの相応のアドレスが記憶され、第２サブユニットＣ
Ｆにて、当該の正規ビット線ＣＬ２のアドレスが記憶さ
れるのである。同様に、初期化ユニットＦＥの作動化ユ
ニットＡＫＴも、次のようにプログラミングされるべき
である、即ち、それの出力側にて高いレベルを生じさせ
るようにプログラミングされるべきである。その結果図
２に示すように、第２比較ユニットＣＭＰ２の出力側Ｃ
におけるレベルに無関係に、オアゲートＯＲの出力側に
常に高いレベルが現れるようになる。従って、当該のコ
ーディングユニットＦＢｎにて部分アドレスＲＡＤＲ′
の評価が行われない。要するに、たんに１つのコーディ
ングユニットを使用することにより、正規ビット線ＣＬ
２のすべての部分領域２２〜２５を冗長ビット線ＲＣＬ
の相応の部分領域１０〜１３により代替置換することが
可能である。
【００３１】要約的に本発明を述べると次の通りであ
る。
る。
【００３２】メモリはコーディングユニットＦＢｎを有
し、該コーディングユニットは、冗長線路ＲＣＬｍのう
ち任意の１つのものをアドレスに従って第１線路ＣＬｉ
のうちの任意の１つのものに対応付け、割当てるため用
いられる。各コーディングユニットＦＢｎは、１つの作
動化ユニットＡＫＴを有する。作動化ユニットＡＫＴの
第１のプログラミング状態では所属のコーディングユニ
ットＦＢｎは、当該のプログラミング状態にて１つの完
全な冗長線路ＲＣＬｍをアドレスに従って１つの完全な
第１線路ないしその線路全体ＣＬｉに対応付け、割当て
る。作動化ユニットＡＫＴの第２のプログラミング状態
では所属のコーディングユニットＦＢｎは、当該のプロ
グラミング状態では、冗長線路ＲＣＬｍのうちの１つの
ものの部分領域１０，１３のうちたんに１つのもののみ
を、アドレスに従って第１線路ＣＬｉのうちの１つのも
のの１つの相応の部分領域に対応付け、割当てる。
し、該コーディングユニットは、冗長線路ＲＣＬｍのう
ち任意の１つのものをアドレスに従って第１線路ＣＬｉ
のうちの任意の１つのものに対応付け、割当てるため用
いられる。各コーディングユニットＦＢｎは、１つの作
動化ユニットＡＫＴを有する。作動化ユニットＡＫＴの
第１のプログラミング状態では所属のコーディングユニ
ットＦＢｎは、当該のプログラミング状態にて１つの完
全な冗長線路ＲＣＬｍをアドレスに従って１つの完全な
第１線路ないしその線路全体ＣＬｉに対応付け、割当て
る。作動化ユニットＡＫＴの第２のプログラミング状態
では所属のコーディングユニットＦＢｎは、当該のプロ
グラミング状態では、冗長線路ＲＣＬｍのうちの１つの
ものの部分領域１０，１３のうちたんに１つのもののみ
を、アドレスに従って第１線路ＣＬｉのうちの１つのも
のの１つの相応の部分領域に対応付け、割当てる。
【００３３】
【発明の効果】本発明により、正規線路へのアドレスに
従って対応付け、割当てに必要なコーディングユニット
の数を低減でき、ここでメモリの修復能力を大して低減
されないようにした冗長線路付きの集積化ＩＣメモリを
実現することができるという効果が奏される。
従って対応付け、割当てに必要なコーディングユニット
の数を低減でき、ここでメモリの修復能力を大して低減
されないようにした冗長線路付きの集積化ＩＣメモリを
実現することができるという効果が奏される。
【図１】本発明の集積化ＩＣメモリの１実施例の構成
図。
図。
【図２】図１のコーディングユニットの１実施例の構成
図。
図。
【図３】図１のメモリブロックの詳細図。
【図４】第２アドレス及びこれにより導出された部分ア
ドレスの概要図。
ドレスの概要図。
【図５】図２の比較ユニット及びコーディングユニット
のサブユニットの１実施例の概要図。
のサブユニットの１実施例の概要図。
１０ 部分領域 １１ 部分領域 １２ 部分領域 １３ 部分領域 ２０ 部分領域 ２１ 部分領域 ２２ 部分領域 ２３ 部分領域 ２４ 部分領域 ２５ 部分領域 ＡＫＴ 作動化ユニット ＡＮＤ アンドゲート ＢＬｉ メモリブロック Ｃ 出力側 ＣＡＤＲ 列コラムアドレス ＣＦ サブユニット ＣＬ２ ビット線 ＣＭＰ１ 比較ユニット ＣＭＰ２ 比較ユニット ＣＭＰ３ 比較ユニット ＦＢｎ コーディングユニット Ｆ フューズ ＦＥ 初期化ユニット ＯＲ オアゲート Ｒ プルアップ抵抗 ＲＣＬ 冗長ビット線 ＲＡＤＲ 行ローアドレス ＲＦ 第3サブユニット ＲＭＵＸ 冗長マルチプレクサ ＶＣＣ 給電電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Claims (6)
- 【請求項１】集積化ＩＣメモリにおいて、アドレッシン
グ可能な第１（ＣＬｉ）及び第２（ＷＬｋ）線路を有
し、該第１（ＣＬｉ）及び第２（ＷＬｋ）線路の交点に
メモリセル（ＭＣ）が配されており、 第１線路（ＣＬｉ）のうちの各１つをアドレスに従って
代替置換するため冗長メモリセル（ＲＭＣ）の接続され
た冗長線路（ＲＣＬｍ）を有し、前記第１線路（ＣＬ
ｉ）は、複数部分領域（１０．．．１３）に細分化され
ており、 冗長線路（ＲＣＬｍ）のうちの各１つの任意のものを第
１線路（ＣＬｉ）のうちの任意の１つのものへアドレス
に従って対応付け、割当てるためのコーディングユニッ
ト（ＦＢｎ）を有し、 各コーディングユニット（ＦＢｎ）に１つのプログラミ
ング可能作動化ユニット（ＡＫＴ）が配属されており、
前記１つのプログラミング可能作動化ユニット（ＡＫ
Ｔ）のプログラミング状態により、下記のことが規定、
ないし、確定されるように構成されている、即ち、 所属のコーディングユニット（ＦＢｎ）がプログラミン
グ状態にて１つの完全な冗長の線路ないしその線路全体
（ＲＣＬｍ）ないしその線路全体をアドレスに従って１
つの完全な第１線路ないしその線路全体（ＣＬｉ）ない
しその線路全体に対応付け、割当てるか、又は、 所属のコーディングユニット（ＦＢｎ）がプログラミン
グ状態にて冗長の線路（ＲＣＬｍ）のうちの１つにおけ
る複数の部分領域（１０．．．１３）のうちの１つのみ
を、第１線路（ＣＬｉ）のうちの１つのものの相応の１
つの部分領域（2０．．．25）に対応付け、割当てるか
が規定、ないし、確定されるように構成されていること
を特徴とする集積化ＩＣメモリ。 - 【請求項２】 その第１線路（ＣＬｉ）はビット線であ
り、その第２線路（ＷＬＩ）は、ワード線であることを
特徴とする請求項１記載のメモリ。 - 【請求項３】 その第１線路はワード線であり、その第
２線路は、ビット線であることを特徴とする請求項１記
載のメモリ。 - 【請求項４】 そのコーディングユニット（ＦＢｎ）
は、それぞれ第１（ＢＦ）、第２（ＣＦ）、第３（Ｒ
Ｆ）のプログラミング可能なサブユニットを有してお
り、 その第１サブユニット（ＢＦ）は、プログラミング状態
において、所属のコーディングユニット（ＦＢｎ）を複
数冗長線路（ＲＣＬｎ）のうちの１つの所定のものに対
応付け、割当て、 前記第２のサブユニット（ＣＦ）は、プログラミング状
態において、所属のコーディングユニット（ＦＢｎ）を
複数第１線路（ＣＬｉ）のうちの１つの所定のののもの
に対応付け、割当て、前記第１線路（ＣＬｉ）はアドレ
スに従ってそれの第１のサブユニット（ＢＦ）を介して
コーディングユニットに対応付け、割当てられた冗長線
路（ＲＣＬｍ）により代替置換されるべきものであり、 前記第３サブユニット（ＲＦ）は、プログラミング状態
において、所属のコーディングユニット（ＦＢｎ）を、
それにその第１のサブユニット（ＢＦ）を介して対応付
け、割当てられた冗長線路（ＲＣＬｍ）及びそれにその
第2のサブユニット（ＣＦ）を介して対応付け、割当て
られた第１の線路（ＣＬｉ）の１つの所定の部分領域
（１０．．．１３；２０．．．２５）に対応付け、割当
て、 第３サブユニット（ＲＦ）のプログラミング状態の評価
が次のような場合のみ行われる、即ち、それぞれのコー
ディングユニット（ＦＢｎ）に所属する作動化ユニット
（ＡＫＴ）が相応のプログラミング状態をとった場合の
み行われるように構成されていることを特徴とする請求
項１から３までのうちいずれか１項記載のメモリ。 - 【請求項５】 その第１の線路（ＣＬｉ）が第１アドレ
ス（ＣＡＤＲ）を介して、そして、その第２線路（ＷＬ
Ｋ）が第２アドレス（ＲＡＤＲ）を介してアドレッシン
グ可能であり、 それのコーディングユニット（ＦＢｎ）がそれぞれ第１
（ＣＭＰ１）及び第２（ＣＭＰ２）比較ユニットを有
し、 その第１比較ユニット（ＣＭＰ１）に第１アドレス（Ｃ
ＡＤＲ）及び所属の第２サブユニット（ＣＦ）により記
憶されたアドレスが供給され、 第２比較ユニット（ＣＭＰ２）には、第２アドレス（Ｒ
ＡＤＲ）から導出された部分アドレス（ＲＡＤＲ′）及
び所属の第3のサブユニット（ＲＦ）により記憶された
１つのアドレスが供給されるようにし、 作動化ユニット（ＡＫＴ）の第１のプログラミング状態
にて、それぞれのコーディングユニット（ＦＢｎ）に所
属する冗長線路（ＲＣＬｍ）の作動化が、第2比較ユニ
ット（ＣＭＰ２）ではなく相応の第１比較ユニット（Ｃ
ＭＰ１）の結果信号に依存して行われ、 作動化ユニット（ＡＫＴ）の第２プログラミング状態に
て、それぞれのコーディングユニット（ＦＢｎ）に所属
する冗長線路（ＲＣＬｍ）の作動化が、相応する第１
（ＣＭＰ１）及び第２（ＣＭＰ２）の比較ユニット双方
の結果信号に依存して行われるように構成されているこ
とを特徴とする請求項４記載のメモリ。 - 【請求項６】 コーディングユニット（ＦＢｎ）の数
が、すべての冗長線路（ＲＣＬｍ）の部分領域（１
０．．．１３）の数より小であることを特徴とする請求
項１から５までのうちいずれか１項記載のメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19922920.1 | 1999-05-19 | ||
| DE19922920A DE19922920C1 (de) | 1999-05-19 | 1999-05-19 | Integrierter Speicher mit Redundanzfunktion |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001006390A true JP2001006390A (ja) | 2001-01-12 |
Family
ID=7908483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000146726A Withdrawn JP2001006390A (ja) | 1999-05-19 | 2000-05-18 | 集積化ｉｃメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6484277B1 (ja) |
| JP (1) | JP2001006390A (ja) |
| KR (1) | KR100369498B1 (ja) |
| DE (1) | DE19922920C1 (ja) |
| TW (1) | TW594780B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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