JP2920066B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2920066B2
JP2920066B2 JP6129639A JP12963994A JP2920066B2 JP 2920066 B2 JP2920066 B2 JP 2920066B2 JP 6129639 A JP6129639 A JP 6129639A JP 12963994 A JP12963994 A JP 12963994A JP 2920066 B2 JP2920066 B2 JP 2920066B2
Authority
JP
Japan
Prior art keywords
mounting portion
substrate mounting
metal layer
main surface
conductive metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6129639A
Other languages
English (en)
Other versions
JPH07321243A (ja
Inventor
浩由樹 小園
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP6129639A priority Critical patent/JP2920066B2/ja
Priority to US08/442,885 priority patent/US5581123A/en
Publication of JPH07321243A publication Critical patent/JPH07321243A/ja
Application granted granted Critical
Publication of JP2920066B2 publication Critical patent/JP2920066B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H01L2924/1617—Cavity coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば、５００ＭＨｚ
〜１ＧＨｚで使用する製造が簡単な高周波特性に優れた
半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】ＩＣ、ＬＳＩなどの集積回路が形成され
た半導体装置は、セラミックなどのパッケージに収容さ
れている。図１３は、従来の半導体装置の１例である。
集積回路が形成されているシリコン半導体などの半導体
基板１は窒化アルミニウムなどのセラミック基板からな
る基板搭載部２の中央部分に接合されている。例えば、
Ｎｉ４２ｗｔ％を含むＦｅ合金からなるリードフレーム
から形成されたリード３が基板搭載部２の周辺部にガラ
スなどの絶縁性のシール材４によって接合されている。
リード３は、半導体基板１とは間隔をおいて対向してい
る。そして、Ａｕ線やＡｌ線などのボンディングワイヤ
５でリード３の先端部（インナーリード）と半導体基板
１の集積回路と電気的に接続している半導体基板１の表
面上の接続電極（図示せず）とを接続する。基板搭載部
２はリード３を接合したシール材４と同じ材料でキャッ
プ６により接合される。キャップ６は、凹状部を有し、
基板搭載部２と接合する主面が凹状になっており、凹状
部には半導体基板１、リード３のインナーリード部及び
ボンディングワイヤ５が配置されており、これらは密封
されている。キャップ材は、基板搭載部と同じ窒化アル
ミニウムなどのセラミックからなる。そして、基板搭載
部２の中央部分に載置された半導体基板１はエポキシ樹
脂などの導電性接着剤７によって接合されている。
【０００３】
【発明が解決しようとする課題】近年半導体装置は、高
周波での使用が多くなっている。前述した従来の半導体
装置は、電源線にリードフレームから形成したリードを
使用しているためインダクタンスが大きくノイズが増大
する。又、前記リードのみを半導体基板に形成された集
積回路の伝送路としているために、これを３００ＭＨｚ
以上の周波数帯で使用する場合、共振を防ぐためには、
最低でも４本に１本は接地（ＧＮＤ）する必要がある。
したがって、この場合では本来必要なリード本数の１．
２５倍のリードが必要になる。さらに、５００ＭＨｚ以
上になると伝送特性も考慮して特性インピーダンスの整
合を取らなければならない。したがって、２本に１本は
ＧＮＤにする必要が生じ、必要な本数の倍のリードが必
要となる。さらに、電源線、とくに、ＧＮＤとなるリー
ドとの間に信号線が数本入るが、ＧＮＤから信号線まで
の距離が様々であり、かつ、非対称であるため周波数が
３００ＭＨｚを越えると共振し、インピーダンス整合を
とることもできない。
【０００４】本発明は、このような事情によりなされた
もので、高周波領域での動作が可能な半導体装置に要求
される特性インピーダンスの整合と集積回路が形成され
た半導体基板裏面から電位をとる構造をシールド効果を
も含めた形で、従来の工程を大きく変えること無く容易
に実現することを第１の目的にしている。前記半導体装
置において、基板搭載部に形成された凹部を基板搭載部
主面の最適な位置に配置することを第２の目的にしてい
る。前記半導体装置において、第１の導電性金属層と第
２の導電性金属層とを電気的に安定して接続するキャッ
プに形成した突起部の新規な構造を提供することを第３
の目的にしている。前記半導体装置において、従来の構
造を変えること無く特性インピーダンスの整合がなされ
る電源線を提供することを第４の目的にしている。基板
搭載部の凹部及びキャップの突起部を用いて、キャップ
で基板搭載部を密封すると共に第１の導電性金属層と第
２の導電性金属層を確実に電気的に接続する製造方法を
提供することを第５の目的にしている。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
集積回路が形成された半導体基板と、主面に少なくとも
１つの凹部を有し、前記半導体基板を支持固定する基板
搭載部と、前記凹部を含む前記基板搭載部の主面に形成
された第１の導電性金属層と、前記基板搭載部主面の周
辺部に、前記半導体基板に先端部が対向するように支持
固定された複数のリードと、前記リードの前記先端部と
前記半導体基板主面の接続電極とを接続するボンディン
グワイヤと、主面に少なくとも１つ、前記基板搭載部凹
部と対向した位置に凹部を有し、前記主面中央部分に前
記半導体基板、前記ボンディングワイヤ及び前記リード
の前記先端部を少なくとも被覆する凹状部を備えたキャ
ップと、前記凹部及び前記凹状部を含む前記キャップの
前記主面に形成された第２の導電性金属層と、前記キャ
ップ凹部に固定され、内部に前記第２の導電性金属層と
電気的に接続する導電路がその先端部に露出するように
形成された柱状突起部とを備え、前記柱状突起部をそれ
に対応する前記基板搭載部凹部に嵌合することによって
前記導電路は前記第２の導電路と電気的に接続し、前記
第１の導電性金属層と前記第２の導電性金属層とは互い
に電気的に接続されることを特徴としている。
【０００６】また、前記基板搭載部は多角形を有し、前
記基板搭載部凹部は、角部から中央部分の前記半導体基
板までの間の前記リードが配置されていない領域に形成
されるようにしても良い。さらに、前記柱状突起部には
複数の前記導電路が形成されるようにしても良い。前記
基板搭載部が多角形である場合において、前記リードは
前記基板搭載部の角部にも配置されており、この角部の
リードは、前記第２の導電性金属層の前記基板搭載部凹
部内に形成された領域に接続し、かつ、この第２の導電
性金属層は接地していても良い。
【０００７】また、本発明の製造方法は、基板搭載部の
主面及びこの主面に形成された少なくとも１つの凹部内
に第１の導電性金属層を形成する工程と、集積回路が形
成された半導体基板を前記基板搭載部に支持固定する工
程と、前記基板搭載部主面の周辺部上に前記半導体基板
に先端部が対向するように複数のリードを絶縁性接着剤
を介して載置固定する工程と、前記リードの前記先端部
と前記半導体基板主面の接続電極とをボンディングワイ
ヤで接続する工程と、キャップの主面及びこの主面に形
成された前記半導体基板、前記ボンディングワイヤ及び
前記リードの前記先端部を少なくとも被覆する凹状部及
び前記基板搭載部凹部に対応する位置に形成された少な
くとも１つの凹部内に第２の導電性金属層を形成する工
程と、前記キャップ凹部に、内部に導電路が形成された
柱状突起部を取付け、この導電路を前記第２の導電性金
属層に接続させる工程と、前記柱状突起部先端に導電性
接着剤の塊を取付ける工程と、前記リードの上に絶縁性
接着剤を塗布する工程と、前記柱状突起部に取付けられ
た前記導電性接着剤の塊をその柱状突起部に対応する前
記基板搭載部凹部に嵌め、加熱加圧することによって前
記絶縁性接着剤で前記キャップを前記基板搭載部に接合
すると同時に前記第１の導電性金属層と前記第２の導電
性金属層とを前記導電路によって電気的に接続すること
を特徴としている。
【０００８】
【作用】第１の導電性金属層を形成した基板搭載部の凹
部に第２の導電性金属層を形成したキャップの導電路を
有する突起部を嵌合することにより、基板搭載部の半導
体基板を確実にシールするとともに第１の導電性金属層
と第２の導電性金属層との電気的接続を確実にする。ま
た、基板搭載部のコーナーに導入されるリードを電源線
とし、第２の導電性金属層に接続することにより特性イ
ンピーダンスの整合がなされる。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図８を参照して第１の実施例を説
明する。図１は、パッケージングされた半導体装置の平
面図であり、その内部を説明するためにキャップ（セラ
ミックキャップ）及び上側のシール材の表示は省略す
る。図２は、図１のＡ−Ａ′線に沿う部分の断面図、図
３及び図４は、図１のＢ−Ｂ′線に沿う部分の柱状突起
部と凹部との嵌合を説明する部分断面図、図５乃至図９
は、この実施例の半導体装置の製造工程平面図である。
図１及び図２に示すように基板搭載部１０は、窒化アル
ミニウムやアルミナなどのセラミック基板から構成され
ている。この実施例では、基板搭載部１０は、４角形で
あるが、本発明では、その形状には拘らない。５角形や
６角形などの多角形でも良く、円形でも良い。そして、
この基板搭載部１０の半導体基板が搭載される主面に少
なくとも１つの凹部１２が形成されている。この図で
は、角部ごとに凹部１２が形成されており、この凹部１
２は、中心の半導体基板１に向かって細長く伸びてい
る。基板搭載部１０の主面には、第１の導電性金属層１
１が真空蒸着やスパッタリングなどで堆積されている。
第１の導電性金属層１１としてはＷ／Ｎｉ／Ａｕ膜が用
いられる。
【００１０】第１の導電性金属層１１は、基板搭載部１
０主面の凹部１２内表面にも形成される。この主面中央
部分の第１の導電性金属層１１上に集積回路が形成され
た半導体基板１が半田やエポキシ樹脂などの導電性接着
剤１３によって接合されている。一方、主面周辺部には
リード３１が各辺毎に複数配列され、ガラスなどの第１
のシール材３２で固定されている。リード３１の先端は
半導体基板１の中心を向いている。そして、リード３１
の先端と半導体基板１表面の接続電極（図示せず）と
は、Ａｕ線やＡｌ線などのボンディングワイヤ３４で接
続されている。基板搭載部凹部１２の両脇に配置される
リード３１は、ボンディングワイヤ３４を用いて第１の
導電性金属層１１に接続される。第１の導電性金属層１
１は、接地されているので、これは、接地された電源線
に用いられる。配列しているリード群の上にさらにガラ
スなどの第２のシール材３３を置き、さらにその上にキ
ャップ２０を置いて、これらを加熱圧着する。このシー
リング時に、キャップ２０に取付けた柱状突起部２４を
基板搭載部凹部１２に嵌合して第１及び第２の導電性金
属層１１、２２を電気的に接続する処理を同時に行う。
キャップ２０の同じ主面には、中心部分に凹状部２１及
び周辺部に凹部２３が形成されている。
【００１１】この主面には第２の導電性金属層２２が真
空蒸着やスパッタリング等で堆積されている。キャップ
２０が基板搭載部１０に接合されたときに半導体基板
１、リード３１先端部及びボンディングワイヤ３４がこ
の凹状部２１に収容される。この発明に用いられる第１
及び第２の導電性金属層の材料は、前記積層膜以外にＭ
ｏ膜、Ｐｄ膜などを用いることができる。
【００１２】次に、図３及び図４を参照して柱状突起部
を基板搭載部の凹部に嵌合する方法を説明する。キャッ
プの凹部に柱状突起部を形成する１つの方法には、半導
体装置のセラミックパッケージを形成する周知の技術で
ある積層法を利用することができる。例えば、表面に凹
部などが形成されているセラミックグリーンシートの上
にペースト状の金属層を積層し、さらにその上に柱状突
起部を形成するグリーンシートパターンを塗布し、１５
００℃程度の高温で焼結してキャップを形成する。この
際、柱状突起部のグリーンシートに予め貫通孔を設けて
金属ペーストを埋め込んでおく。図は、キャップ及び基
板搭載部の周辺部を示す部分断面図である。この図は図
１のＢ−Ｂ′線の凹部近傍を示しているのでリードは表
示されない。キャップ２０の基板搭載部１０と対向する
主面の第２の導電性金属層２２は基板搭載部１０の角部
に形成された凹部２３の無い表面にも形成されている。
この凹部２３には、例えば、キャップや基板搭載部と同
じ材料で形成されたセラミックの柱状突起部２４が埋め
込まれており、さらに、高さＨだけ突出している。柱状
突起部２４には貫通孔が形成されており、その中に、例
えば、導電金属層と同じ材料からなる導電路２５が形成
されている。
【００１３】導電路２５は、第２の導電性金属層２２と
接触しており、その先端は、柱状突起部２４の表面に露
出している。柱状突起部２４表面の中央部分は、少し凹
んでいる。そしてこの凹みの上に半田などの球状の導電
性接着材２６が装着されている。導電性接着材２６は、
凹みによって安定に装着される。この導電性接着材２６
を有する柱状突起部２４を基板搭載部１０の凹部１２に
挿入し、加熱圧着すると、半田は融けて導電路２５と第
１の導電性金属層１１とを電気的に接続する。柱状突起
部２４の突出部分の高さＨは、（リード３１の厚さ＋シ
ール材３２、３３の厚さ＋基板搭載部凹部１２の深さ−
導電性接着材２６の基板搭載部凹部内の厚さ）に設定さ
れている。シール材３２、３３は、基板搭載部凹部１２
には形成されないようする必要がある。 次に、図５乃
至図９を参照してこの実施例の半導体装置の製造工程に
ついて説明する。まず、各角部から中央部に向かって細
長い凹部１２を有するセラミックの基板搭載部１０を形
成する（図５）。次に、基板搭載部１０の主面全面に第
１の導電性金属層１１を堆積させる。当然凹部１２の内
部にも導電性金属層１１は堆積している（図６）。
【００１４】次に、基板搭載部１０主面に、凹部１２及
び中央部を除いて、第１のシール材３２を塗布する（図
７）。この基板搭載部１０主面に、例えば、Ｎｉ４２ｗ
ｔ％含有するＦｅ合金からなるリードフレーム３０を載
置する（図８）。リードフレーム３０のリード３１は各
辺から基板搭載部１０の中心部に向かい第１のシール材
３２の上に載置される。そのリード３１先端はすべて基
板搭載部１０の中心を向いている。次に、リード３１の
上に第２のシール材３３を塗布する（図９）。リード３
１の先端部分を幾分露出させて第１のシール材３２とほ
ぼ同じ形状にその上に載せる。基板搭載部１０主面の中
央部分には、半田などの導電性接着材で集積回路が形成
された半導体基板１を固着する。リード３１先端と半導
体基板１上の接続電極とはボンディングワイヤ３４で接
続する。そして、各凹部１２の両側に配置されたリード
３１は、接地されている第１の導電性金属層１１にボン
ディングワイヤ３５で電気的に接続して電源線とする。
この基板搭載部１０にキャップ２０を載置し、前述の図
３及び図４に説明したように加熱圧着してシーリングを
行う。その後、リードフレーム３０のフレーム部分を切
り離して外に露出しているリード３１の先端を配線基板
に搭載し易い様に成形して半導体装置を完成させる（図
１参照）。
【００１５】次に、図１０及び図１１を参照して第２の
実施例を説明する。図１０は、パッケージングされた半
導体装置の平面図であり、その内部を説明するためにキ
ャップ（セラミックキャップ）２０及び第２のシール材
３３の表示は省略する。図１１は、図１のＡ−Ａ′線に
沿う部分の柱状突起部と凹部との嵌合された状態を説明
する部分断面図である。図に示すように４角形の基板搭
載部１０は、窒化アルミニウムなどのセラミック基板か
ら構成されている。そして、この基板搭載部１０の半導
体基板が搭載される主面に少なくとも１つの凹部１２が
形成されている。この図では、角部ごとに凹部１２が形
成されており、この凹部１２は、中心の半導体基板１に
向かって細長く伸びている。基板搭載部１０の主面に
は、Ｗ／Ｎｉ／Ａｕ膜などの第１の導電性金属層１１が
真空蒸着などで堆積されている。第１の導電性金属層１
１は、基板搭載部１０主面の凹部１２内表面にも形成さ
れる。この主面中央部分の第１の導電性金属層１１上に
集積回路が形成された半導体基板１がエポキシ樹脂など
の導電性接着剤によって接合されている。一方基板搭載
部１０主面周辺部にはリード３１が各辺毎に複数配列さ
れ、ガラスなどの第１のシール材３２で固定されてい
る。
【００１６】リード３１の先端は半導体基板１の中心を
向いている。そして、リード３１の先端と半導体基板１
表面の接続電極（図示せず）とは、Ａｌ線などのボンデ
ィングワイヤ３４で接続されている。また、同じリード
でも基板搭載部凹部１２の両脇に沿って配置されている
リード３６は、先端部が折り曲げられ、この先端は導電
性接着材２６によって凹部１２内部の第１の導電性金属
層１１に電気的接続される。第１の導電性金属層１１
は、接地されているので、これは接地された電源線に用
いられる。配列しているリード群の上にさらにガラスな
どの第２のシール材３３を置き、さらにその上にキャッ
プ２０を置いて、これらを加熱圧着する。このシーリン
グ時に、キャップ２０に取付けた柱状突起部２４を基板
搭載部の凹部１２に嵌合して第１及び第２の導電性金属
層１１、２２を電気的に接続する処理を同時に行う。キ
ャップ２０の基板搭載部１０に向いた主面には、中心部
分に凹状部２１及び周辺部に凹部２３が形成されてい
る。
【００１７】そして、主面には第２の導電性金属層２２
が真空蒸着やスパッタリングなどで堆積されている。キ
ャップ２０が基板搭載部１０に接合されたときに半導体
基板１、リード３１先端部及びボンディングワイヤ３４
がこの凹状部２１に収容される。キャップ２０主面の柱
状突起部２４は、凹部２３に固定しているが、必ずしも
凹部２３を形成しなくても良く、平坦な面上に形成する
こともできる。この実施例の柱状突起部２４は、例え
ば、キャップ材と同じく窒化アルミニウムなどのセラミ
ック基板から構成されている。この実施例はリード３６
が基板搭載部凹部１２に固定されている点と柱状突起部
２４には導電路２５が複数個形成されている点に特徴が
ある。導電路２５が複数なので第１の導電性金属層１１
と第２の導電性金属層２２との電気的接続が確実になさ
れる。
【００１８】次に、図１２を参照して第３の実施例を説
明する。図は、半導体装置の断面図である。この実施例
において、第１及び第２の導電性金属層を電気的に接続
する方法は、図３及び図４に示す第１の実施例と同じで
ある。図に示すように基板搭載部１０は、窒化アルミニ
ウムなどの４角形のセラミック基板から構成されてい
る。この基板搭載部１０の半導体基板が搭載される主面
に少なくとも１つの凹部（図示せず）が形成されてい
る。この実施例では、角部ごとに凹部が形成されてお
り、この凹部は、中心の半導体基板１に向かって細長く
伸びている。基板搭載部１０の主面には、第１の導電性
金属層１１が真空蒸着などで堆積されている。第１の導
電性金属層１１としてはＷ／Ｎｉ／Ａｕ膜が用いられ
る。第１の導電性金属層１１は、基板搭載部１０主面の
凹部内にも形成される。この主面中央部分の第１の導電
性金属層１１上に集積回路が形成された半導体基板１が
半田などの導電性接着剤１３によって接合されている。
一方、主面周辺部にはリード３１が各辺毎に複数配列さ
れ、ガラスなどの第１のシール材３２で固定されてい
る。
【００１９】リード３１の先端は半導体基板１の中心を
向いている。そして、リード３１の先端と半導体基板１
表面の接続電極（図示せず）とは、Ａｌ線などのボンデ
ィングワイヤ３４で接続されている。第１の導電性金属
層１１は、接地されているので、これは、電源線に用い
られる。配列しているリード群の上にさらにガラスなど
の第２のシール材３３を置き、さらにその上にキャップ
２０を置いて、これらを加熱圧着する。このシーリング
時に、キャップ２０に取付けた柱状突起部を基板搭載部
側の凹部に嵌合して第１及び第２の導電性金属層１１、
２２を電気的に接続する処理を同時に行う。キャップ２
０の同じ主面には、中心部分に凹状部２１及び周辺部に
図示しない凹部が形成されている。そして、この主面に
は第２の導電性金属層２２が真空蒸着などで堆積されて
いる。キャップ２０が基板搭載部１０に接合されたとき
に半導体基板１、リード３１先端部及びボンディングワ
イヤ３４がこの凹状部２１に収容される。
【００２０】この実施例の特徴は、基板搭載部１０の中
央部分にキャビティ１４を形成し、この中に集積回路が
形成された半導体基板１を載置する点にある。半導体基
板１は、半田などの導電性接着材１３でキャビティ１４
内に固着される。半導体基板１をキャビティ内に収容す
る事により、半導体装置の厚さをより薄くすることが可
能になる。
【００２１】
【発明の効果】以上、基板搭載部凹部とキャップの柱状
突起部との嵌合によって基板搭載部表面及びキャップ表
面に形成された導電性金属層を電気的に接続することが
でき、また、半導体基板裏面と前記導電性金属層とをＧ
ＮＤとし、この導電性金属層に所定のリードを電気的に
接続することによって半導体装置の上下方向で特性イン
ピーダンスの整合をとることができるようになった。そ
の結果、リードは、本来必要な本数のみでよく、しか
も、例えば、５００ＭＨｚ〜１ＧＨｚなどの周波数帯の
高周波数に対応が可能な半導体装置が提供できる。ま
た、キャップの柱状突起部内に導電路を形成したので短
絡せずに基板搭載部及びキャップに形成された導電性金
属層を電気的に接続することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】図１のＡ−Ａ′線に沿う部分の断面図。
【図３】図１のＢ−Ｂ′線に沿う部分の柱状突起部近傍
の部分断面図。
【図４】図１のＢ−Ｂ′線に沿う部分の柱状突起部近傍
の部分断面図。
【図５】第１の実施例の半導体装置の製造工程断面図。
【図６】第１の実施例の半導体装置の製造工程断面図。
【図７】第１の実施例の半導体装置の製造工程断面図。
【図８】第１の実施例の半導体装置の製造工程断面図。
【図９】第１の実施例の半導体装置の製造工程断面図。
【図１０】第２の実施例の半導体装置の平面図。
【図１１】図１０のＡ−Ａ′線に沿う部分の柱状突起部
近傍の部分断面図。
【図１２】第３の実施例の半導体装置の断面図。
【図１３】従来の半導体装置の断面図。
【符号の説明】 １ 半導体基板 １０ 基板搭載部 １１、２２ 導電性金属層 １２ 基板搭載部凹部 １３、２６ 導電性接着材 １４ 基板搭載部キャビティ ２０ キャップ ２１ キャップの凹状部 ２３ キャップ凹部 ２４ 柱状突起部 ２５ 導電路 ３０ リードフレーム ３１、３６ リード ３２、３３ シール材 ３４ ボンディングワイヤ

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 集積回路が形成された半導体基板と、 主面に少なくとも１つの凹部を有し、前記半導体基板を
    支持固定する基板搭載部と、 前記凹部を含む前記基板搭載部の主面に形成された第１
    の導電性金属層と、 前記基板搭載部主面の周辺部に、前記半導体基板に先端
    部が対向するように支持固定された複数のリードと、 前記リードの前記先端部と前記半導体基板主面の接続電
    極とを接続するボンディングワイヤと、 主面に少なくとも１つ、前記基板搭載部凹部と対向した
    位置に凹部を有し、前記主面中央部分に前記半導体基
    板、前記ボンディングワイヤ及び前記リードの前記先端
    部を少なくとも被覆する凹状部を備えたキャップと、 前記凹部及び前記凹状部を含む前記キャップの前記主面
    に形成された第２の導電性金属層と、 前記キャップ凹部に固定され、内部に前記第２の導電性
    金属層と電気的に接続する導電路がその先端部に露出す
    るように形成された柱状突起部とを備え、 前記柱状突起部をそれに対応する前記基板搭載部凹部に
    嵌合することによって前記導電路は前記第２の導電路と
    電気的に接続し、前記第１の導電性金属層と前記第２の
    導電性金属層とは互いに電気的に接続されることを特徴
    とする半導体装置。
  2. 【請求項２】 前記基板搭載部は多角形を有し、前記基
    板搭載部凹部は、角部から中央部分の前記半導体基板ま
    での間の前記リードが配置されていない領域に形成され
    ていることを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記柱状突起部には複数の前記導電路が
    形成されていることを特徴とする請求項１又は請求項２
    に記載の半導体装置。
  4. 【請求項４】 前記基板搭載部が多角形である場合にお
    いて、前記リードは前記基板搭載部の角部にも配置され
    ており、この角部のリードは、前記第２の導電性金属層
    の前記基板搭載部凹部内に形成された領域に接続し、か
    つ、この第２の導電性金属層は、接地されていることを
    特徴とする請求項１乃至請求項３のい ずれかに記載の半
    導体装置。
  5. 【請求項５】 基板搭載部の主面及びこの主面に形成さ
    れた少なくとも１つの凹部内に第１の導電性金属層を形
    成する工程と、 集積回路が形成された半導体基板を前記基板搭載部に支
    持固定する工程と、 前記基板搭載部主面の周辺部上に前記半導体基板に先端
    部が対向するように複数のリードを絶縁性接着剤を介し
    て載置固定する工程と、 前記リードの前記先端部と前記半導体基板主面の接続電
    極とをボンディングワイヤで接続する工程と、 キャップの主面及びこの主面に形成された前記半導体基
    板、前記ボンディングワイヤ及び前記リードの前記先端
    部を少なくとも被覆する凹状部及び前記基板搭載部凹部
    に対応する位置に形成された少なくとも１つの凹部内に
    第２の導電性金属層を形成する工程と、 前記キャップ凹部に、内部に導電路が形成された柱状突
    起部を取付け、この導電路を前記第２の導電性金属層に
    接続させる工程と、 前記柱状突起部先端に導電性接着剤の塊を取付ける工程
    と、 前記リードの上に絶縁性接着剤を塗布する工程と、 前記柱状突起部に取付けられた前記導電性接着剤の塊を
    その柱状突起部に対応する前記基板搭載部凹部に嵌め、
    加熱加圧することによって前記絶縁性接着剤で前記キャ
    ップを前記基板搭載部に接合すると同時に前記第１の導
    電性金属層と前記第２の導電性金属層とを前記導電路に
    よって電気的に接続する工程とを有することを特徴とす
    る半導体装置の製造方法。
JP6129639A 1994-05-19 1994-05-19 半導体装置及びその製造方法 Expired - Fee Related JP2920066B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6129639A JP2920066B2 (ja) 1994-05-19 1994-05-19 半導体装置及びその製造方法
US08/442,885 US5581123A (en) 1994-05-19 1995-05-17 Semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6129639A JP2920066B2 (ja) 1994-05-19 1994-05-19 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH07321243A JPH07321243A (ja) 1995-12-08
JP2920066B2 true JP2920066B2 (ja) 1999-07-19

Family

ID=15014484

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6129639A Expired - Fee Related JP2920066B2 (ja) 1994-05-19 1994-05-19 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US5581123A (ja)
JP (1) JP2920066B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4489393B2 (ja) * 2003-08-21 2010-06-23 オリンパス株式会社 半導体装置
JP5250502B2 (ja) * 2009-08-04 2013-07-31 新光電気工業株式会社 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6230367U (ja) * 1985-08-07 1987-02-24
US5006922A (en) * 1990-02-14 1991-04-09 Motorola, Inc. Packaged semiconductor device having a low cost ceramic PGA package
KR100199261B1 (ko) * 1990-04-27 1999-06-15 가나이 쓰도무 반도체장치 및 그 제조방법 그리고 그것에 사용되는 성형장치

Also Published As

Publication number Publication date
US5581123A (en) 1996-12-03
JPH07321243A (ja) 1995-12-08

Similar Documents

Publication Publication Date Title
EP0472856B1 (en) Surface acoustic wave device and its manufacturing method
JP2001196488A (ja) 電子部品装置及びその製造方法
US4839713A (en) Package structure for semiconductor device
JP2938344B2 (ja) 半導体装置
JPH07321140A (ja) 半導体装置
JP3099382B2 (ja) 小型発振器
JP2920066B2 (ja) 半導体装置及びその製造方法
US5326932A (en) Semiconductor package
JP4761713B2 (ja) 電子部品封止用基板および多数個取り用電子部品封止用基板ならびに電子装置の製造方法
JPH0730215A (ja) 混成集積回路装置
JPH04293245A (ja) ガラス封止型セラミックパッケージ
JPH05315467A (ja) 混成集積回路装置
JPS61134060A (ja) コンデンサ内蔵型半導体装置及びその製造方法
JP2712461B2 (ja) 半導体装置の容器
JP3441170B2 (ja) 配線基板
JPH06196577A (ja) 電子素子収納用パッケージ
JPH0719148Y2 (ja) マイクロ波回路用パッケージ
JP2958201B2 (ja) 半導体素子収納用パッケージ
JP3051225B2 (ja) 集積回路用パッケージ
JPH0227626Y2 (ja)
JPH065731A (ja) セラミックパッケージ及び半導体装置
JP2000124251A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPS6035245Y2 (ja) 半導体装置
JP3420362B2 (ja) 半導体装置の実装構造
JPH06112337A (ja) 半導体装置用パッケージ

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080423

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090423

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100423

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees