JP2917060B2 - データの送受信方法及びその装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はON/OFF信号からなるデータの送受信方法及び
その装置に関する。

発明の背景 データを送受信する方法には各種の方法があるが、例
えば非常にローカルな通信方法としてセンサー又は出力
ユニットのON/OFF信号を伝達する方法も各種提案されて
いる。その場合のシステムは上位機種と接続される親局
の入力ユニット（センサ）又は出力ユニットからなる子
局とから構成されている。この親局と子局の接続方法及
び通信方法について、ここで代表的な３つの方式につい
て説明する。

ａ）ディジィチェイン方式 この方式は、親局に対して子局が次々に直列に接続さ
れ、最後の子局は親局に接続されている。親局からみて
一番近い子局から順に例えば0,1,2,…となる番地とな
る。親局が送信したデータは子局を次々に渡っていき、
子局は自分の番地に相当するデータがきたときに自局の
データと認識して処理する。親局は、最後の子局からデ
ータが帰って来たときに全子局にデータを渡し終わった
として、又は全子局からデータを受け取ったとして、次
のデータを送る。

ｂ）シフトレジスタ方式 この方式は、親局に対して子局が次々に直列に接続さ
れ、最後の子局はオープン又は終端抵抗等の線路の整合
のための回路に接続している。この方式はディジィチェ
イン方式と違い、最後の子局は親局へは接続されない。
親局からみて一番近い子局から順に例えば0,1,2…とな
る番地になる。親局はタイミング信号とそれに同期した
データを子局に送信する。子局は自局のタイミング信号
を受信するとそのタイミングの同期したデータを受け取
るか或いはタイミング信号に同期してデータを送信す
る。親局は所定のタイミング信号を送信し終わると全子
局分を処理し終わったとし、次のタイミング信号とそれ
に同期したデータを子局に送信する。特開昭64−89839
号公報に開示されているデータの送受信方法はこの方式
に基づいている。

ｃ）子局アドレス方式 この方式は親局に対して子局が並列に接続されてい
る。そして、子局の番地は親局が処理できる範囲で任意
の番地が付される。親局は定まった通信手順により（プ
ロトコル）子局番地とデータを送り、子局は自局を認識
した場合にデータを送り、子局は自局を認識した場合に
データ処理するか、或いは自局のデータを親局へ送信す
る。

次に、以上のデータの送受信方式は問題点について検
討する。

シリアル通信の場合には、１パルスの幅が同一（一般
の平行線、ツイストベア線を想定）で、且つデータ量も
同一とした場合には、上述の方式の通信速度は次のよう
な相対関係がある。

（ディジィチェイン方式）＝（シフトレジスタ方式） ＜＜（子局アドレス方式） また、途中に子局を追加する場合に「ディジィチェイ
ン方式」及び「シフトレジスタ方式」は、追加した子局
に後続する子局の全てについて番地を付番し直す必要が
あり、また、上位機種のプログラムも変更する必要が発
生する。勿論、「子局アドレス方式」は子局の追加は容
易となる。つまり、新しい番地を付番して配線すればよ
い。

また、いずれの方式も子局を含めた子局に接続された
センサー、出力素子等の電源とデータ通信を同一線路に
重複伝送することはできなかった。つまり、「子局アド
レス方式」は基本的には電源とデータ通信路とを別線路
で構成している。「ディジィチェイン方式」及び「シフ
トレジスタ方式」においては、電源とデータ通信を一線
路に重複伝送したとしてもタイミング線が必要であっ
た。更に、「子局アドレス方式」においてはデータ信号
をFM変調し電源と重複伝送したとしても回路が複雑にな
り、また、FM変調の基本波が最高線路パルス幅となりデ
ータの通信速度が益々遅くなる。

発明の開示 本発明は、ディジィチェイン方式及びシフトレジスタ
方式の通信速度の高速性と、子局アドレス方式の子局の
追加設定の容易さを持ち、更に親局からの伝送は子局と
子局に接続されたセンサー、出力素子等の電源とデータ
通信とを２本の伝送ライン（同一線路）で行うことを可
能にしたデータの送受信方法及びそのシステムを提供す
ることを目的とする。

本発明の一つの態様において、親局と子局との間でデ
ータの送受信をする際には、第１の電圧からなるＨレベ
ルの信号と第２の電圧（第１の電圧（例えば24V）＞第
２の電圧（例えば12V））又は0VからなるＬレベルの信
号とからなるクロック電圧を親局側から２本の伝送ライ
ンを介して送出する。

そして、親局が子局からデータを受信する際には、そ
の子局のアドレスに相当する位置のクロック電圧のＬレ
ベルの信号を第２の電圧で第１の定電流回路を介して送
出する。子局は伝送ラインを介して送出されてくるクロ
ック電圧のＨレベルの信号を計数する。そして、その計
数値が自局のアドレスに該当するとき、その子局のもつ
データに基づいて伝送ラインに並列接続された第２定電
流回路（但し、第１の定電流回路の定電流値＜第２の定
電流回路の定電流値）を駆動する。

このとき、子局のデータが「１」のときには、第１の
定電流回路の定電流値＜第２の定電流回路の定電流値に
より第２の定電流回路は短絡状態になり、伝送ラインの
電位は0Vに近い状態まで降下する。子局のデータが
「０」のときには、第２の定電流回路が駆動されないの
で、伝送ラインの電位は変化しない。

親局ではこのときの伝送ラインの電位を検出し、それ
をその時のアドレスの子局からの入力データとして取り
込む。伝送ラインの電位が0Vのときにはデータが「１」
であるとし、第２の電圧（12V）のときにはデータが
「０」であるとして把握される。

なお、親局は子局のアドレス信号の基準信号とし所定
の幅の電圧を出力し、各子局はその電圧を入力するとア
ドレスを検出するための計数値をリセットする。

また、本発明の他の態様において、親局から子局にデ
ータを出力する際には、親局はその子局のアドレスに相
当する位置のクロック電圧のＬレベルの信号を送信デー
タに応じて、つまりデータが「１」ときは0V、データが
「０」のときは第２の電圧（12V）を２本の伝送ライン
を介して送出する。

子局は伝送ラインを介して送出されてくるクロック電
圧のＨレベルの信号を計数し、その計数値が自局のアド
レスに該当するとき、そのクロック信号のＬレベルの信
号の電圧（0V,第２の電圧）に応じてオン又はオフ出力
をする。

なお、Ｌレベルの電圧は上述の場合と逆にしても良
く、例えばデータ「１」のときに第２の電圧、データが
「０」のときに0Vとしても良い。

また、本発明の他の態様による親局は、子局からデー
タを受信する際にはその子局のアドレスに相当する位置
のクロック信号のＬレベルの信号を第２の電圧で第１の
定電流回路を介して送出する出力バッファと、２本の伝
送ラインの端子電圧をそのアドレスの入力データとして
取り込む入力バッファとを有する。

また、出力バッファは、子局にデータを送信する際に
はその子局のアドレスに相当する位置のクロック信号の
Ｌレベルの信号を送信データに応じて0V又は第２の電圧
で２本の伝送ラインを介して送出する。

また、出力バッファは、子局のアドレスを初期状態に
戻すとき所定の時間幅の電圧を送出し、これを子局が受
けとる自局アドレスを検出するためのカウンタをリセッ
トする。

また、本発明の他の態様による子局入力ユニットは、
親局から２本の伝送ラインを介して送られてくるクロッ
ク電圧を方向性素子を介して整流する平滑回路を有し、
これは子局の回路素子を駆動する電源として用いられ
る。

更に、子局入力ユニットは親局から２本の伝送ライン
を介して送られてくるクロック電圧のＨレベルの信号を
計数するカウンタと、カウンタが予め設定されている子
局のアドレスと一致するかどうかを検出する自局アドレ
ス検出回路とを有し、自局のアドレス信号を検出すると
アンド回路に検出信号を出力する。アンド回路は自局ア
ドレスの検出信号と共にセンサ出力を入力し、両者の論
理積を求める。

更に、子局入力ユニットは伝送ラインを介して親局か
ら送られてくる前記のアドレスにおけるＬレベルのクロ
ック電圧の電流容量より大きい電流容量を有し、伝送ラ
インに並列に接続された第２の定電流回路と、第２の定
電流回路に直列に接続され、アンド回路の出力に基づい
て開閉制御されるスイッチ素子とを有する。

例えば自局アドレスを検出し、その時のセンサ出力が
オンの時にはスイッチ素子がオン状態になり、第２の定
電流回路に伝送ラインの電圧が印加されるが、親局の第
１の定電流回路の設定電流＜第２の定電流回路の設定電
流となっており、第２の定電流回路は短絡状態になり、
伝送ラインの電圧0Vに近い電位になる。

親局ではこの時の伝送ラインの電位を入力バッファを
介して取り込んで、例えば伝送ラインの電位が0Vの時は
データ「１」とし、12Vのままの時はデータ「０」とし
て入力する。

また、本発明の他の態様による子局出力ユニットは、
子局入力ユニットと同様に、平滑回路、カウンタ及び自
局アドレス検出回路を有し、更に、伝送ラインのクロッ
ク電圧と自局アドレス検出回路の出力との理論積を求め
るアンド回路と、アンド回路の出力を一時記憶して負荷
に出力する記憶回路とを有する。例えば、自局アドレス
検出回路が自局アドレスを検出したとき、例えばＬレベ
ルの信号が0Vのときは負荷がオンとなり、Ｌレベルの信
号が第２の電圧のときは負荷がオフとなる。この場合、
前述の場合と逆にしても良く、Ｌレベルの信号が第２の
電圧のときは負荷がオンとなり、Ｌレベルの信号が0Vの
ときは負荷がオフとなるようにしても良い。

また、本発明の他の態様による子局出力ユニット及び
子局出力ユニットは、いずれも親局から２本の伝送ライ
ンを介して送られてくるクロック電圧のＨレベルが所定
の幅を越えていると、カウンタにリセット信号を送出す
るリセット回路を有する。そして、親局からサイクリッ
クに送られてくるアドレス信号としてのクロック電圧の
基準値として入力し、カウンタをリセットして次の第１
の電圧が入力する度にアドレスを１番から順にインクリ
メントしていく。

図面の簡単な説明 図１は本発明の一実施例にデータの送受信システムの
構成を示すブロック図である。

図２は図１の出力バッファの回路図である。

図３及び図４はそれぞれ定電流回路の構成例を示す回
路図である。

図５は図１の動作を示すタイミングチャートである。

発明を実施するための最良の形態 図１に示されるシステムにおいて、親局10は２本の伝
送ライン20を介して子局30,50と接続されており、子局3
0,50は親局10に対して並列に接続されている。本実施例
の詳細を説明する前に親局10及び子局30,50の機能の概
要をそれぞれ説明する。

親局は10は基本的に次の処理をする。

１）電源とデータとをクロック電圧に重畳し２本の伝送
ラインを駆動して子局に送る。

２）データはクロック電圧に重畳させる。

３）例えば、クロックとデータ「０」とを送る場合は、
電源電圧の50％の電圧を送る。クロックとデータ「１」
とを送る場合は電源の0Vの電圧を送る。

４）子局のアドレス管理用のカウンタをリセットするた
めに電源電圧100％の電圧を数クロック分送る。

５）リセット送信後のクロックを計数し子局のアドレス
と対応させる。

また、子局は30,50は基本的に次の処理をする。

１）リセット信号の電源電圧100％の電圧を数クロック
分受信すると内部の自局アドレス管理用のカウンタをリ
セットしその後クロックを計数する。

２）自局のアドレス管理用のカウンタの計数値が自局の
アドレスカウント値に達した時、自己のアドレスと判断
する。

３）子局が入力ユニットの場合には、該当アドレスのと
きデータはクロック又は「０」を送る。電源電圧の50％
の電圧が入力されるのでその期間に例えば入力ユニット
の入力がアクティブであれば0Vを送り、ノンアクティブ
であればそのまま（電源電圧の50％の電圧）とする。親
局は、クロックの期間中の子局の返信信号を判断し、入
力がアクティブがノンアクティブかを判断する。４）子
局が出力ユニットの場合には、親局は出力をアクティブ
にする場合にはクロックの期間中電源の0Vの電圧を親局
は送り、出力ユニットの出力はアクティブとなる。ノン
アクティブにする場合にはクロックの期間中電源電圧の
50％の電圧を親局は送り、出力ユニットの出力はノンア
クティブになる。

次に、図１の実施例の詳細を説明する。

親局10は上位機種とデータのやり取りをする出力ユニ
ット11及び入力ユニット12を備えている。勿論、出力ユ
ニット11のみ又は入力ユニット12のみであってもよい
し、或いはそれらのユニットは直列通信方式のものであ
ってもよい。コントローラ13は適当な手段により子局が
出力ユニット又は入力ユニットのいずれであるかを設定
できているものとする。今、子局数を最大32点まで接続
できるとすると、シフトレジスタ14,15,16は32点分記憶
できる容量を持つ。

データａは出力ユニット11からの出力データであり、
その内容はシフトレジスタ14の内容に対応しており、各
々ビットは子局のデータに対応している。シフトレジス
タ14は、シフトレジスタ15の内容をコントローラ13から
の信号ｅが入力したタイミングで記憶する。シフトレジ
スタ15は入力バッファ17からのON/OFF信号ｇをコントロ
ーラ13からの信号ｋが入力したタイミングで順次記憶す
る。データｂは入力ユニット12に入力するデータであ
り、シフトレジスタ16はこのデータをコントローラ13か
らの信号ｆが入力したタイミングで記憶し、また、信号
ｊのタイミングでシフトレジスタ16のデータｉがコント
ローラ13に順次取り込まれる。

コントローラ13は、コントローラ１局分のタイミング
を送信するとカウンタ18へ信号ｐを送り、カウンタ18は
その信号を計数し、所定の設定値に達すると信号ｑを受
けとると子局のリセット信号を送るとともに、カウンタ
18をリセットする。コントローラ13からの各信号m,n,o
は出力バッファ19を駆動する信号である。

出力バッファ19は、図２に示されるように、定電流回
路22と半導体で構成されたスイッチSW1,SW2,SW3とゼナ
ーダイオードZD（ゼナー電圧12V）により等価的に構成
されている。

出力バッファ19が伝送ライン20に信号を送る時の電位
とm,n,o信号及びSW1,SW2,SW3との関係は次のとおりであ
る。

次に子局入力ユニット30の構成を説明する。

伝送ライン20を介して供給される電圧ｌは後述するよ
うに複雑な波形となるので、直流の回路電圧を確保する
ためにダイオードＤとコンデンサC1とにより平滑して安
定した直流電圧laにする。従って、この平滑化された直
流電圧la、センサー31の駆動電源と子局入力ユニット30
の回路電源となる。リセット回路32は、親局10が子局を
リセットするために24V送信するがその時間を検出して
所定の時間を越えていたならば、カウンタ33をリセット
するための信号ｗをカウンタ33へ送出する。カウンタ33
は信号ｗによりリセットされ、伝送ライン20の24Vから
の立ち下がりを検出して計数する。その計数値ｖは一致
回路34へ送出する。アドレス回路35には子局入力ユニッ
ト30のアドレスが設定されており、例えばデップスイッ
チ、ROM、RAM等により構成される。

その設定値ｕは一致回路34へ送出される。一致回路34
はｕの値とｖの値を比較し一致したときに一致信号ｔを
AND回路36へ送出する。AND回路37は一致信号ｔが入力し
ている間にセンサー31（接点信号でも同様）が検出動作
をしていて負荷36を介して出力される信号ｓがＨレベル
になると、トランジスタQ1を駆動する信号ｒを送出す
る。

トランジスタQ1には定電流回路38が直列に接続されて
いる。この定電流回路38の定電流値は、定電流回路22＜
定電流回路38となるように設定されている。定電流回路
38は図４及び図５に示すようなトランジスタQ1を含んだ
定電流回路により構成しても良い。

次に、子局出力ユニット50の構成について説明する。

上記の入力ユニット30とは基本的に同じ構成である
が、トランジスタQ1及び定電流回路37を備えておらず、
その代わりに、AND回路51、メモリ42及びトランジスタQ
2を備えている。AND回路51は一致信号ｔが入力している
あいだに伝送ライン20の情報ｚをメモリ52へ送出する。
メモリ52は情報ｚの内容を記憶し、その記憶内容を送出
信号ｙとしてトランジスタQ2へ送出する。トランジスタ
Q2はメモリ52からの信号ｙにより負荷53を駆動する。補
助電源54は、伝送ライン20の電流容量では負荷53を駆動
できない場合にはその補助電源として接続する。

図５のタイミングチャートに基づいて図１のシステム
の動作を説明する。

（１）T1;コントローラ13はその内部においてタイミン
グ信号13aを発生しており、このタイミング信号13aのタ
イミングに基づいて各種の動作が得られる。まず、親局
は、子局カウンタ33をリセットするために24Vを一定時
間送信する。また、回路方式によれば、12Vの送信でも
同様のことができる。このときの一定時間とは、後述す
る一定時間（15μＳくらい）より充分長い時間とする。
24V送信をするときのコントローラ13の出力は次のとお
りである。

コントローラ13はそれと同時にカウンタ18に信号ｐを
送出してリセットする。コントローラ13は信号ｆを送出
して入力ユニット12のデータをシフトレジスタ16へラッ
チさせる。

一方、子局入力ユニット30では親局から24V送信が一
定時間あると、リセット回路32はそれを検出してカウン
タ33をリセットする。この動作は子局出力ユニット50に
おいても同様である。

（２）T2;次に、親局10は子局のアドレス１番目が入力
ユニットであれば12Vを送信する。24V送信をするときの
コントローラ13の出力は次のとおりである。

12V送信を一定時間（15μＳくらい）行った後、24V送
信にする。

一方、子局入力ユニット30及び子局出力ユニット50カ
ウンタ33は、それぞれ24Vの立ち下がりを検出して計数
する。従って、このタイミングでは１番地のアドレスが
特定されている。

そして、この時、子局入力ユニット30が１番地のアド
レスのものであれば、一致回路34により一致信号ｔが得
られる。このとき、一致信号ｔは24Vが立ち下がった時
から24Vに立ち上がった時間までとしても良い。AND回路
37は一致信号ｔが入力している間にセンサ31からの信号
ｓが入力するとトランジスタQ1を駆動させるが、このタ
イミングではセンサー31が検出動作をしていないとする
と、親局10から送信したままの電圧波形になる。

親局10においては、入力バッファ17は12V送信を入力
し、コントローラ13が信号ｋをシフトレジスタ15へ送出
し入力バッファ17からの信号ｇを記憶する。このことに
より、シフトレジスタ15の１番地目には、子局アドレス
１番地目が非検出状態であることが記憶される。

次にコントローラ13はカウンタ18にｐ信号を送出しカ
ウンタ18の計数値を＋１させる。更に、コントローラ13
はシフトレジスタ16にｊ信号を送出しシフトレジスタ16
を1bit分シフトさせる。そして、コントローラ13は24V
を一定時間後（15μＳくらい）送信する。

（３）T3;次に、コントローラ13はコントローラのアド
レス２番目が入力ユニットであれば12Vを送信する。

一方、子局入力ユニット30及び子局出力ユニット50の
カウンタ33は、それぞれ24Vの立ち下がりを検出して計
数する。従って、このタイミングでは２番地のアドレス
が特定されている。

そして、この時、子局入力ユニット30が２番地のアド
レスのものであれば、一致回路34により一致信号ｔが得
られる。センサー31が検出動作していると、AND回路37
は一致信号ｔが入力している間にセンサー31からの信号
ｓが入力し、トランジスタQ1を駆動させる。このとき、
トランジスタQ1はONするので伝送ライン20を定電流回路
38の電流値まで流そうとする。前述したように定電流回
路22の定電流値＜定電流回路38の定電流値としているた
めに、トランジスタQ1がONとなっていて、親局10が12V
を送信している間は、定電流回路38が定電流回路22の電
流値以上の電流を流そうとするので、結果的に伝送ライ
ン20の電圧ｌは0V（0Vに近い値）になる。

親局10においては、伝送ライン20の両端電圧ｌは0Vに
なるので子局から0V即ちデータ「１」が送信されたもの
として入力バッファ17に入力する。このときの波形は実
線のところが破線の状態として観測される。そして、コ
ントローラ13は一定時間後（15μＳくらい）24V送信と
する。

このとき、コントローラ13は信号ｋをシフトレジスタ
15へ送出入力バッファ17からの信号ｇを記憶する。コン
トローラ13はカウンタ15に信号ｐを送出しカウンタ15の
計数値を＋１させる。このことにより、シフトレジスタ
15の２番地目には、子局アドレス２番地目が検出状態で
あることを記憶する。コントローラ13はシフトレジスタ
16に信号ｊを送出しシフトレジスタ16を1bit分シフトさ
せる。

コントローラ13は24Vを一定時間後（15μＳくらい）
送信する。

一方、子局入力ユニット30においては、親局10がその
後24Vを送信しはじめると、出力バッファ19の定電流回
路22はスイッチSW1により短絡されて機能しないので電
流制限はなく、24Vの電流容量＞定電流回路38の定電流
値となるので、伝送ライン20の電圧ｌは24Vのままとな
っている。

以上のように、子局入力ユニット30は、センサー31の
ON/OFFを自局のアドレスに相当したパルス数が計数され
たときに親局10からのクロック電圧に重複した波形で送
信することができる。

（４）T4;次に、親局10はアドレス３番目が出力ユニッ
トで、子局の出力をONする場合は、コントローラ13は0V
を送信する。0V送信をするときのコントローラ13の出力
は次のとおりである。

そして、コントローラ13は一定時間後（15μＳくら
い）24V送信とする。

このとき、コントローラ13は信号ｋをシフトレジスタ
15へ送出し入力バッファ17からの信号ｇを記憶させる。
コントローラ13はカウンタ18に信号ｐを送出しカウンタ
18の計数値を＋１させる。このことにより、シフトレジ
スタ15の３番地目には、子局アドレス３番地目が検出状
態であることを記憶する。この場合、子局は出力ユニッ
トであるが、回路の構成上シフトレジスタ15の３番地目
には検出状態が記憶される。勿論、このデータはその取
り扱いに際してそれを無視することによりエラーの原因
となることはない。コントローラ13はシフトレジスタ16
に信号ｊを送出しシフトレジスタ16を1bit分シフトす
る。そして、コントローラ13は24Vを一定時間後（15μ
Ｓくらい）送信する。

一方、子局出力ユニット50においてはそのアドレス番
地が３番地であるとすると、一致回路34により一致信号
が得られ、伝送ライン20の両端電圧が0Vであれば、AND
回路51を介してメモリ52へ記憶される。このとき、伝送
ライン20の電圧ｌの0Vは負荷53をONする信号であり、ト
ランジスタQ2へは駆動信号ｙが送出され、トランジスタ
Q2はONし、負荷53が駆動される。

（５）T5;次に、アドレス４番目が出力ユニットで、子
局の出力をOFFする場合は、コントローラ13は12Vを送信
する。12V送信するときのコントローラ13の出力は次の
とおりである。

そして、コントローラ13は一定時間後（15μＳくら
い）24V送信する。

このとき、コントローラ13は信号ｋをシフトレジスタ
15へ送出し入力バッファ17からの信号ｇを記憶する。こ
のことにより、シフトレジスタ15の４番地目には子局ア
ドレス４番地目の非検出状態であることを記憶させる。
この場合も、子局は出力ユニットであるが、回路の構成
上シフトレジスタ15の３番地目には検出状態が記憶され
る。このデータの記憶に弊害がないことは上述したとお
りである。コントローラ13はシフトレジスタ16に信号ｊ
を送出しシフトレジスタ16を1bit分シフトさせる。そし
て、コントローラ13は24Vを一定時間後（15μくらい）
送信する。

一方、子局出力ユニット50においてはそのアドレス番
地が例えば４番目であるとすると、一致回路34により一
致信号が得られ、伝送ライン20の電圧ｌが12Vであれ
ば、AND回路51を介してメモリ52へ記憶される。このと
き、伝送ラインの20の電圧ｌの12Vは負荷53をOFFする信
号であり、トランジスタQ2へは駆動信号ｙが送出され
ず、トランジスタQ2はOFFし、負荷53は駆動されない。

以上のように親局10はそのコントローラ13のタイミン
グ信号13aが立ち上がるタイミングで信号ｐによりカウ
ンタ18を＋１しながら、伝送ライン20の電位によりシフ
トレジスタ15に検出、非検出状態を記憶し、また、シフ
トレジスタ16をシフトしていく。

また、子局は自局のアドレスに相当したパルス数が計
数されたときに親局からの送信信号レベルにより負荷が
ON/OFF制御される。

以上の説明から理解できるように子局側でカウンタを
持ちアドレス管理を行うことにより、親局側が、子局の
アドレスの最大番地分のパルスを送出することにより、
全子局を呼び出すことができる。今、子局が32点接続さ
れているとき、15μＳの24V送信と15μＳのデータ分の
送信、つまり、30μＳで１局分としたとき、32点×30μ
Ｓ＋24Vのリセット時間＝約1mSとすることができる。こ
の時間は、子局アドレス方式で同様のことを実施しよう
とすると、約５〜6mSの時間が最低でも必要になる。ま
た、アドレス管理を親局と子局がおこなっているため子
局の追加、削除がディジィチェイン方式及びシフトレジ
スタ方式より容易となる。また、２本の伝送のラインで
電源供給とデータ転送とができ、制御線等を必要としな
い。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】親局と、該親局に対して２本の伝送ライン
   を介して並列接続された子局とを有し、 前記親局は、第１の電圧からなるＨレベルと、第２の電
   圧（但し第１の電圧＞第２の電圧）又は0VからなるＬレ
   ベルとからなるクロック電圧を、前記伝送ラインを介し
   て送出し、前記子局からデータ受信する際にはその子局
   のアドレスに相当する位置のクロック電圧のＬレベルの
   信号を前記第２の電圧で第１の定電流回路を介して送出
   し、 前記子局が入力ユニットの場合には、前記伝送ラインを
   介して送出されてくるクロック電圧のＨレベルの信号を
   計数し、その計数値が自局のアドレスに該当するとき、
   その子局のもつデータに応じて、伝送ラインに並列接続
   された第２定電流回路（但し、第１の定電流回路の定電
   流値＜第２の定電流回路の定電流値）を駆動して前記ク
   ロック電圧のＬレベル信号のタイミングの前記伝送ライ
   ンの電圧をほぼ0Vにし、 前記親局側では、子局のアドレスに相当する位置のクロ
   ック電圧のＬレベルの信号のタイミングにおける前記伝
   送ラインの端子電圧を検出して、その端子電圧をそのア
   ドレスの入力データとして取り込むことを特徴とするデ
   ータの送受信方法。
2. 【請求項２】親局は、子局のデータを送信する際にはそ
   の子局のアドレスに相当する位置のクロック電圧のＬレ
   ベルの信号を送信データに応じて0V又は第２の電圧で前
   記電送ラインに送出し、 前記子局が出力ユニットの場合には、前記伝送ラインを
   介して送出されてくるクロック電圧のＨレベルの信号を
   計数し、その計数値が自局のアドレスに該当するとき、
   そのクロック電圧のＬレベルの信号の前記0V又は第２電
   圧に応じてオン又はオフ出力をすることを特徴とする請
   求項１記載のデータの送受信方法。
3. 【請求項３】親局と、該親局に対して２本の伝送ライン
   を介して並列接続された複数の子局とを有し、 前記親局は、第１の電圧からなるＨレベルと、第２の電
   圧（但し、第１の電圧＞第２の電圧）又は0VからなるＬ
   レベルとからなるクロック電圧を前記伝送ラインを介し
   て送出し、子局からデータ受信する際に、その子局のア
   ドレスに相当する位置のクロック電圧のＬレベルの信号
   を第２の電圧で第１の定電流回路を介して送出する出力
   バッファと、伝送ラインの端子電圧をそのアドレスの入
   力データとして取り込む入力バッファとを有し、 前記複数の子局には入力ユニットが含まれ、該入力ユニ
   ットは、前記親局から２本の伝送ラインを介して送られ
   てくるクロック電圧のＨレベルの信号を計数するカウン
   タと、該カウンタが予め設定されている自局のアドレス
   と一致するかどうかを検出する自局アドレス信号検出回
   路と、該自局アドレス検出回路の出力とセンサー出力と
   の論理積を求めるアンド回路と、伝送ラインに並列に接
   続され、前記第１の定電流回路よりも電流容量が大きい
   第２の定電流回路と、前記第２の定電流回路に直列に接
   続され、前記アンド回路の出力に基づいて自局のアドレ
   スのクロック電圧のＬレベルの信号のタイミングで開閉
   制御されるスイッチ素子とを有し、 前記親局の前記入力バッファは、子局のアドレスに相当
   する位置のクロック電圧のＬレベルの信号のタイミング
   における前記伝送ラインの端子電圧を取り込んで、その
   端子電圧をそのアドレスの入力データとして取り込む ことを特徴とするデータの送受装置。
4. 【請求項４】前記親局の出力バッファは、子局にデータ
   を送信する際にはその子局のアドレスに相当する位置の
   クロック電圧のＬレベルの信号を送信データに応じて0V
   又は第２の電圧で送出し、 前記複数の子局には出力ユニットが含まれ、該出力ユニ
   ットは、前記親局から前記伝送ラインを介して送られて
   くるクロック電圧のＨレベルの信号を計数するカウンタ
   と、該カウンタが予め設定されている自局のアドレスと
   一致するかどうかを検出する自局アドレス検出回路と、
   記自局アドレス検出回路の出力と前記伝送ラインの自局
   アドレスのクロック電圧のＬレベルの信号の電圧との論
   理積を求めるアンド回路と、該アンド回路の出力を一時
   記憶して負荷に出力する記憶回路とを有することを特徴
   とする請求項３記載のデータの送受装置。
5. 【請求項５】前記親局の出力バッファは前記子局のカウ
   ンタを初期状態に戻すための所定幅の電圧を送出し、そ
   して、前記子局は親局から前記伝送ラインを介して送ら
   れてくる電圧が所定の幅を越えていると、前記カウンタ
   にリセット信号を送出するリセット回路を有する請求項
   ３又は４記載のデータの送受信装置。