JP2906503B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2906503B2 JP2906503B2 JP1341647A JP34164789A JP2906503B2 JP 2906503 B2 JP2906503 B2 JP 2906503B2 JP 1341647 A JP1341647 A JP 1341647A JP 34164789 A JP34164789 A JP 34164789A JP 2906503 B2 JP2906503 B2 JP 2906503B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- resistance
- transistor
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は同一半導体基板上にバイポーラトランジスタ
及び抵抗素子が形成された半導体集積回路装置に関す
る。
及び抵抗素子が形成された半導体集積回路装置に関す
る。
［従来の技術］ 従来、高速動作性能が優れたバイポーラトランジスタ
又はBi−CMOS集積回路を使用して、高速RAM及びPROM等
の各種の半導体集積回路装置が製造されている。
又はBi−CMOS集積回路を使用して、高速RAM及びPROM等
の各種の半導体集積回路装置が製造されている。
第４図（ａ）は同一半導体基板上にバイポーラトラン
ジスタ及び抵抗素子が形成された従来の半導体装置を示
す平面図、第４図（ｂ）はそのIV−IV線による断面図で
ある。
ジスタ及び抵抗素子が形成された従来の半導体装置を示
す平面図、第４図（ｂ）はそのIV−IV線による断面図で
ある。
第４図（ａ）及び（ｂ）に示すように、P-型半導体基
板１の表面上には、N+型埋込層２が形成されている。こ
のN+型埋込層２上にはN-型エピタキシャル層３が形成さ
れている。そして、このN-型エピタキシャル層３の表面
には、P-型半導体基板１に達してN+型埋込層２及びN-型
エピタキシャル層３を矩形の領域に仕切る溝分離領域4
a,4bが形成されている。
板１の表面上には、N+型埋込層２が形成されている。こ
のN+型埋込層２上にはN-型エピタキシャル層３が形成さ
れている。そして、このN-型エピタキシャル層３の表面
には、P-型半導体基板１に達してN+型埋込層２及びN-型
エピタキシャル層３を矩形の領域に仕切る溝分離領域4
a,4bが形成されている。
溝分離領域4a内のN-型エピタキシャル層３の表面に
は、P-型の不純物を拡散してベース領域５が選択的に形
成されている。このベース領域５の表面には、N+型の不
純物を拡散してエミッタ領域７が選択的に形成されてい
る。
は、P-型の不純物を拡散してベース領域５が選択的に形
成されている。このベース領域５の表面には、N+型の不
純物を拡散してエミッタ領域７が選択的に形成されてい
る。
一方、溝分離領域4b内のN-型エピタキシャル層３の表
面には、P-型の不純物を拡散して抵抗領域６が選択的に
形成されている。
面には、P-型の不純物を拡散して抵抗領域６が選択的に
形成されている。
また、この素子形成された半導体基板１の全面には酸
化膜９が形成されている。そして、溝分離領域4a内にお
いては、N-型エピタキシャル層３、ベース領域５及びエ
ミッタ領域７上の酸化膜９に開口部が選択的に形成され
ていて、コレクタ電極11、ベース電極12及びとエミッタ
電極10が前記開口部に埋め込まれて夫々N-型エピタキシ
ャル層３、ベース領域５及びエミッタ領域７と電気的に
接続されている。また、溝分離領域4b内においては、抵
抗領域６の長さ方向両端部上の酸化膜９に２つの開口部
が選択的に形成されていて、抵抗電極13bが前記各開口
部に埋め込まれて夫々抵抗領域６と電気的に接続されて
いる。
化膜９が形成されている。そして、溝分離領域4a内にお
いては、N-型エピタキシャル層３、ベース領域５及びエ
ミッタ領域７上の酸化膜９に開口部が選択的に形成され
ていて、コレクタ電極11、ベース電極12及びとエミッタ
電極10が前記開口部に埋め込まれて夫々N-型エピタキシ
ャル層３、ベース領域５及びエミッタ領域７と電気的に
接続されている。また、溝分離領域4b内においては、抵
抗領域６の長さ方向両端部上の酸化膜９に２つの開口部
が選択的に形成されていて、抵抗電極13bが前記各開口
部に埋め込まれて夫々抵抗領域６と電気的に接続されて
いる。
このように、半導体基板１の溝分離領域4a内にはバイ
ポーラトランジスタが形成され、溝分離領域4b内には抵
抗素子が形成されている。
ポーラトランジスタが形成され、溝分離領域4b内には抵
抗素子が形成されている。
近年、半導体集積回路におけるバイポーラトランジス
タの動作の高速化を図るため、その微細化が進められて
いる。これにより、エミッタ領域７のサイズが1.0×2.0
μm2という極めて微細なバイポーラトランジスタが製造
されており、例えばこのようなトランジスタを使用して
論理回路を構成した場合、ゲート遅延時間tpdが150ピコ
秒という超高速動作が達成されている。
タの動作の高速化を図るため、その微細化が進められて
いる。これにより、エミッタ領域７のサイズが1.0×2.0
μm2という極めて微細なバイポーラトランジスタが製造
されており、例えばこのようなトランジスタを使用して
論理回路を構成した場合、ゲート遅延時間tpdが150ピコ
秒という超高速動作が達成されている。
また、これに伴って、このようなバイポーラトランジ
スタと同一基板上に形成される抵抗素子のサイズも小型
化され、今日においては、その幅が３μｍという極めて
小さな抵抗素子が形成されている。
スタと同一基板上に形成される抵抗素子のサイズも小型
化され、今日においては、その幅が３μｍという極めて
小さな抵抗素子が形成されている。
［発明が解決しようとする課題］ しかしながら、上述した従来の微細化された半導体集
積回路装置においては、エミッタ領域７を形成するため
のマスクを開口する場合に、レジスト膜厚、露光及びエ
ッチング等の条件より、このマスクの開口寸法に約±0.
15μｍのバラツキを生じている。従って、このようなマ
スクを使用し、半導体基板上に不純物を拡散してエミッ
タ領域を形成した場合、拡散ロットの違いによりエミッ
タ領域７の仕上がり寸法にばらつきが生じてしまう。例
えば、エミッタ領域７の仕上がりサイズが10.×2.0μm2
の場合には、約0.85×1.85乃至1.15×2.15μm2のエミッ
タ領域７が形成される。この場合、最小面積に対して最
大面積が約1.57倍になり、エミッタ領域７において約57
％もの誤差が生じてしまう。
積回路装置においては、エミッタ領域７を形成するため
のマスクを開口する場合に、レジスト膜厚、露光及びエ
ッチング等の条件より、このマスクの開口寸法に約±0.
15μｍのバラツキを生じている。従って、このようなマ
スクを使用し、半導体基板上に不純物を拡散してエミッ
タ領域を形成した場合、拡散ロットの違いによりエミッ
タ領域７の仕上がり寸法にばらつきが生じてしまう。例
えば、エミッタ領域７の仕上がりサイズが10.×2.0μm2
の場合には、約0.85×1.85乃至1.15×2.15μm2のエミッ
タ領域７が形成される。この場合、最小面積に対して最
大面積が約1.57倍になり、エミッタ領域７において約57
％もの誤差が生じてしまう。
従って、このような半導体集積回路装置においては、
エミッタ領域７のサイズのバラツキによって、バイポー
ラトランジスタの電流電圧特性が変化して回路の内部レ
ベルに誤差が生じたり、エミッタ・ベース間寄生容量が
増大して回路の動作速度が低下してしまうという問題点
がある。例えば、16KビットのECL（エミッタ結合型論理
回路）からなる動作速度性能が５ナノ秒のRAM回路にお
いては、ディジット線に128個のエミッタが接続されて
いるため、エミッタ領域の面積、即ちエミッタ容量が57
％増加すると、ディジット線の負荷容量CDが約29％増大
する。これにより、このRAM回路は、その動作速度性能
が約12％低下し、動作時間に約0.6ナノ秒の遅延が生じ
てしまうので、要求性能を達成することができない。
エミッタ領域７のサイズのバラツキによって、バイポー
ラトランジスタの電流電圧特性が変化して回路の内部レ
ベルに誤差が生じたり、エミッタ・ベース間寄生容量が
増大して回路の動作速度が低下してしまうという問題点
がある。例えば、16KビットのECL（エミッタ結合型論理
回路）からなる動作速度性能が５ナノ秒のRAM回路にお
いては、ディジット線に128個のエミッタが接続されて
いるため、エミッタ領域の面積、即ちエミッタ容量が57
％増加すると、ディジット線の負荷容量CDが約29％増大
する。これにより、このRAM回路は、その動作速度性能
が約12％低下し、動作時間に約0.6ナノ秒の遅延が生じ
てしまうので、要求性能を達成することができない。
本発明はかかる問題点に鑑みてなされたものであっ
て、製造工程においてエミッタ領域の面積に誤差が生じ
ても、動作速度の低下及び内部レベルの変化を抑制する
ことができる半導体集積回路装置を提供することを目的
とする。
て、製造工程においてエミッタ領域の面積に誤差が生じ
ても、動作速度の低下及び内部レベルの変化を抑制する
ことができる半導体集積回路装置を提供することを目的
とする。
［課題を解決するための手段］ 本発明に係る半導体集積回路装置は、第１導電型エミ
ッタ領域を有する複数個のバイポーラトランジスタから
なるメモリセルアレイと、このメモリセルアレイのディ
ジット線の駆動用定電流回路と、この定電流回路の電流
制御用の定電圧源回路と、を備えた半導体集積回路装置
であって、前記定電圧源回路は、第２導電型の不純物拡
散領域からなる抵抗領域と、この抵抗領域の少なくとも
幅方向の端部にて接合し前記バイポーラトランジスタの
エミッタ領域の形成工程と同一工程で形成された第１導
電型の不純物拡散領域と、前記抵抗領域がベースに接続
されエミッタから前記定電流回路のドライブ電流を決定
するバイアスを供給するエミッタフォロアトランジスタ
と、ベースに前記抵抗領域の他端が接続されコレクタに
前記エミッタフォロアトランジスタのベースが接続され
たトランジスタと、このトランジスタのエミッタとベー
スとの間に接続された他の抵抗領域とを有し、前記抵抗
領域の抵抗値は、前記抵抗領域に接合する前記第１導電
型不純物層により前記メモリセルの前記バイポーラトラ
ンジスタのエミッタ容量に対応して設定され、前記メモ
リセルが接続されたディジット線の容量の増大に対応し
て、ディジット線の電流を増大させたものであることを
特徴とする。
ッタ領域を有する複数個のバイポーラトランジスタから
なるメモリセルアレイと、このメモリセルアレイのディ
ジット線の駆動用定電流回路と、この定電流回路の電流
制御用の定電圧源回路と、を備えた半導体集積回路装置
であって、前記定電圧源回路は、第２導電型の不純物拡
散領域からなる抵抗領域と、この抵抗領域の少なくとも
幅方向の端部にて接合し前記バイポーラトランジスタの
エミッタ領域の形成工程と同一工程で形成された第１導
電型の不純物拡散領域と、前記抵抗領域がベースに接続
されエミッタから前記定電流回路のドライブ電流を決定
するバイアスを供給するエミッタフォロアトランジスタ
と、ベースに前記抵抗領域の他端が接続されコレクタに
前記エミッタフォロアトランジスタのベースが接続され
たトランジスタと、このトランジスタのエミッタとベー
スとの間に接続された他の抵抗領域とを有し、前記抵抗
領域の抵抗値は、前記抵抗領域に接合する前記第１導電
型不純物層により前記メモリセルの前記バイポーラトラ
ンジスタのエミッタ容量に対応して設定され、前記メモ
リセルが接続されたディジット線の容量の増大に対応し
て、ディジット線の電流を増大させたものであることを
特徴とする。
［作用］ 本発明においては、抵抗素子を構成する抵抗領域の幅
方向の端部にてその少なくとも一部と接合する第１導電
型の不純物拡散領域を有し、この不純物拡散領域がバイ
ポーラトランジスタのエミッタ領域形成工程と同一工程
で形成されている。このため、エミッタ領域形成工程に
おけるレジスト膜厚、露光及びエッチング等の条件より
前記エミッタ領域の仕上がり寸法に誤差が生じた場合、
これに伴って、前記不純物拡散領域にも同様の誤差が生
じる。例えば、前記エミッタ領域が仕上がり寸法よりも
大きく形成される場合には、前記不純物拡散領域もこれ
に対応して大きく形成される。このように第１導電型の
前記不純物拡散領域が増大することにより、これと接合
する第２導電型の前記抵抗領域の幅が減少し、前記電極
間の抵抗値が増大する。即ち製造時においてエミッタ容
量が増大又は減少すると、これに対応して抵抗素子の抵
抗値が増大又は減少する。
方向の端部にてその少なくとも一部と接合する第１導電
型の不純物拡散領域を有し、この不純物拡散領域がバイ
ポーラトランジスタのエミッタ領域形成工程と同一工程
で形成されている。このため、エミッタ領域形成工程に
おけるレジスト膜厚、露光及びエッチング等の条件より
前記エミッタ領域の仕上がり寸法に誤差が生じた場合、
これに伴って、前記不純物拡散領域にも同様の誤差が生
じる。例えば、前記エミッタ領域が仕上がり寸法よりも
大きく形成される場合には、前記不純物拡散領域もこれ
に対応して大きく形成される。このように第１導電型の
前記不純物拡散領域が増大することにより、これと接合
する第２導電型の前記抵抗領域の幅が減少し、前記電極
間の抵抗値が増大する。即ち製造時においてエミッタ容
量が増大又は減少すると、これに対応して抵抗素子の抵
抗値が増大又は減少する。
従って、本発明によれば、同一半導体基板上にバイポ
ーラトランジスタ及び抵抗素子が形成された半導体集積
回路装置において、製造工程にてバイポーラトランジス
タのエミッタ容量に誤差が生じても、前記抵抗素子の抵
抗値の変化により前記バイポーラトランジスタの動作点
が制御されるので、回路の動作速度の低下及び内部レベ
ルの変化を抑制することができる。
ーラトランジスタ及び抵抗素子が形成された半導体集積
回路装置において、製造工程にてバイポーラトランジス
タのエミッタ容量に誤差が生じても、前記抵抗素子の抵
抗値の変化により前記バイポーラトランジスタの動作点
が制御されるので、回路の動作速度の低下及び内部レベ
ルの変化を抑制することができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図（ａ）は本発明の第１の実施例に係る半導体集
積回路装置を示す平面図、第１図（ｂ）はそのＩ−Ｉ線
による断面図である。なお、第１図（ａ）及び（ｂ）に
おいて第４図（ａ）及び（ｂ）と同一物には同一符号を
付してその部分の詳細な説明は省略する。
積回路装置を示す平面図、第１図（ｂ）はそのＩ−Ｉ線
による断面図である。なお、第１図（ａ）及び（ｂ）に
おいて第４図（ａ）及び（ｂ）と同一物には同一符号を
付してその部分の詳細な説明は省略する。
第１図（ａ）及び（ｂ）に示すように、N+型埋込層２
上には、その抵抗値が例えば0.5ΩcmのN-型エピタキシ
ャル層３が形成されている。そして、溝分離領域4b内の
N-型エピタキシャル層３の表面には、P-型の不純物を拡
散してその層抵抗値が例えば2kΩ／□の抵抗領域６が選
択的に形成されている。更に、N-型エピタキシャル層３
の表面には、この抵抗領域６の幅方向の一方の側面に接
合するN+型不純物拡散領域８が形成されている。このN+
型不純物拡散領域８は、エミッタ領域７の形成工程と同
一工程にて形成されているため、不純物濃度及び拡散広
がりがエミッタ領域７と同じである。このため、N+型不
純物拡散領域８は、エミッタ領域７の製造上の誤差と同
じ誤差を生じて形成されている。また、抵抗電極13は、
抵抗領域６の長さ方向両端部の上に夫々形成されてい
る。
上には、その抵抗値が例えば0.5ΩcmのN-型エピタキシ
ャル層３が形成されている。そして、溝分離領域4b内の
N-型エピタキシャル層３の表面には、P-型の不純物を拡
散してその層抵抗値が例えば2kΩ／□の抵抗領域６が選
択的に形成されている。更に、N-型エピタキシャル層３
の表面には、この抵抗領域６の幅方向の一方の側面に接
合するN+型不純物拡散領域８が形成されている。このN+
型不純物拡散領域８は、エミッタ領域７の形成工程と同
一工程にて形成されているため、不純物濃度及び拡散広
がりがエミッタ領域７と同じである。このため、N+型不
純物拡散領域８は、エミッタ領域７の製造上の誤差と同
じ誤差を生じて形成されている。また、抵抗電極13は、
抵抗領域６の長さ方向両端部の上に夫々形成されてい
る。
なお、本発明においては、不純物拡散領域８の形成後
の電極形成工程において不純物拡散領域８上に付着する
電極形成用金属は除去しても良い。また、この電極形成
用金属を残留させる場合には、この電極形成用金属がN-
型エピタキシャル層３と同じ電位にバイアスされるよう
にして使用する。
の電極形成工程において不純物拡散領域８上に付着する
電極形成用金属は除去しても良い。また、この電極形成
用金属を残留させる場合には、この電極形成用金属がN-
型エピタキシャル層３と同じ電位にバイアスされるよう
にして使用する。
このように構成された半導体集積回路装置において
は、エミッタ領域７の仕上がりが寸法をａ×ｂμm2と
し、その製造時の誤差が縦及び横方向について夫々＋Δ
Ｘμｍである場合、形成されるエミッタ領域７の寸法は
（ａ＋ΔＸ）・（ｂ＋ΔＸ）μm2となり、仕上がり寸法
に対して（ａ＋ΔＸ）・（ｂ＋ΔＸ）／（ａ×ｂ）倍大
きくなる。一方、このとき、N+型不純物拡散領域８の幅
がΔＸμｍ大きく形成されるため、抵抗領域８の幅がＷ
μｍからＷ−ΔＸμｍに縮小され、その抵抗値がW/（Ｗ
−ΔＸ）倍大きくなる。
は、エミッタ領域７の仕上がりが寸法をａ×ｂμm2と
し、その製造時の誤差が縦及び横方向について夫々＋Δ
Ｘμｍである場合、形成されるエミッタ領域７の寸法は
（ａ＋ΔＸ）・（ｂ＋ΔＸ）μm2となり、仕上がり寸法
に対して（ａ＋ΔＸ）・（ｂ＋ΔＸ）／（ａ×ｂ）倍大
きくなる。一方、このとき、N+型不純物拡散領域８の幅
がΔＸμｍ大きく形成されるため、抵抗領域８の幅がＷ
μｍからＷ−ΔＸμｍに縮小され、その抵抗値がW/（Ｗ
−ΔＸ）倍大きくなる。
例えば、エミッタ領域７の仕上がりサイズを1.0×2.0
μm2とし、抵抗領域６の深さを0.3μｍ、幅を３μｍ、
その層抵抗値を2000Ω／□とし、各電極13のサイズを2.
0×2.0μm2、それら電極13の抵抗値を200Ωとし、この
電極間の距離を６μｍとし、N+型不純物拡散領域８の深
さを0.15μｍとし、エミッタ領域の仕上がりサイズに対
する製造誤差をΔＸと設定すれば、この製造誤差ΔＸが
−0.15乃至＋0.15の範囲である場合、エミッタ領域７の
面積の最大値SEmaxと最小値SEminとの面積比は下記
（１）式にて表される。
μm2とし、抵抗領域６の深さを0.3μｍ、幅を３μｍ、
その層抵抗値を2000Ω／□とし、各電極13のサイズを2.
0×2.0μm2、それら電極13の抵抗値を200Ωとし、この
電極間の距離を６μｍとし、N+型不純物拡散領域８の深
さを0.15μｍとし、エミッタ領域の仕上がりサイズに対
する製造誤差をΔＸと設定すれば、この製造誤差ΔＸが
−0.15乃至＋0.15の範囲である場合、エミッタ領域７の
面積の最大値SEmaxと最小値SEminとの面積比は下記
（１）式にて表される。
即ち、最も大きく形成されるエミッタ領域７は、最も
小さく形成されるエミッタ領域７に比して57％大きく形
成される。
小さく形成されるエミッタ領域７に比して57％大きく形
成される。
一方、抵抗素子の抵抗の最大値Rmaxと最小値Rminとの
比は下記（２）にて表される。
比は下記（２）にて表される。
即ち、エミッタ領域７が最も大きく形成された場合の
前記抵抗素子の抵抗値は、エミッタ領域７が最も小さく
形成された場合の前記抵抗素子の抵抗値に比して10％大
きくなる。
前記抵抗素子の抵抗値は、エミッタ領域７が最も小さく
形成された場合の前記抵抗素子の抵抗値に比して10％大
きくなる。
従って、本実施例によれば、製造工程においてエミッ
タ容量に約57％の誤差が生じても、前記抵抗素子の抵抗
値が約10％変化するので、この抵抗値の変化によってト
ランジスタの動作点を制御して、その動作速度の低下を
抑制することができる。
タ容量に約57％の誤差が生じても、前記抵抗素子の抵抗
値が約10％変化するので、この抵抗値の変化によってト
ランジスタの動作点を制御して、その動作速度の低下を
抑制することができる。
第２図は上述した第１の実施例に係る半導体集積回路
装置を16kビットECLからなるRAM回路装置に適用した第
２の実施例を示す回路図である。
装置を16kビットECLからなるRAM回路装置に適用した第
２の実施例を示す回路図である。
第２図に示すように、ディジット線D1，D2には、複数
のメモリセルM1，M2，…が共通接続されている。これら
メモリセルM1，M2，…は、夫々ワードトップ線WT1，
WT2，…及びワードボトム線WB1，WB2，…に接続されて
おり、ベースとコレクタが相互に接続されたECL構成の
２対のNPNトランジスタQ5，Q6及びPNPトランジスタQ7，
Q8から構成されている。
のメモリセルM1，M2，…が共通接続されている。これら
メモリセルM1，M2，…は、夫々ワードトップ線WT1，
WT2，…及びワードボトム線WB1，WB2，…に接続されて
おり、ベースとコレクタが相互に接続されたECL構成の
２対のNPNトランジスタQ5，Q6及びPNPトランジスタQ7，
Q8から構成されている。
ディジット線D1，D2は、夫々電流制御用のNPNトラン
ジスタQ3，Q4及び抵抗R9，R10を介して電極VEEに接続さ
れている。NPNトランジスタQ3，Q4のベースは相互に接
続されており、このベース電位が後述する電流制御回路
により設定されるようになっている。
ジスタQ3，Q4及び抵抗R9，R10を介して電極VEEに接続さ
れている。NPNトランジスタQ3，Q4のベースは相互に接
続されており、このベース電位が後述する電流制御回路
により設定されるようになっている。
上記電流制御回路は、次のように構成されている。即
ち、接地GNDを電源VEEとの間には抵抗R1，R2，R3及びダ
イオードDiが直列に接続されている。この抵抗R2には、
前述した抵抗素子が使用されており、同一基板上のNPN
トランジスタのエミッタ形成工程において、Ｐ型の抵抗
領域に接合するＮ型の不純物拡散領域が形成されてい
る。
ち、接地GNDを電源VEEとの間には抵抗R1，R2，R3及びダ
イオードDiが直列に接続されている。この抵抗R2には、
前述した抵抗素子が使用されており、同一基板上のNPN
トランジスタのエミッタ形成工程において、Ｐ型の抵抗
領域に接合するＮ型の不純物拡散領域が形成されてい
る。
NPNトランジスタQ1は、そのベースが抵抗R4を介して
抵抗R2と抵抗R3との接続点に接続されており、そのコレ
クタが抵抗R5を介して抵抗R1と抵抗R2との接続点に接続
されており、そのエミッタが抵抗R3とダイオードD1との
接続点に接続されている。
抵抗R2と抵抗R3との接続点に接続されており、そのコレ
クタが抵抗R5を介して抵抗R1と抵抗R2との接続点に接続
されており、そのエミッタが抵抗R3とダイオードD1との
接続点に接続されている。
NPNトランジスタQ2は、そのベースが抵抗R6を介して
抵抗R1と抵抗R2との接続点に接続されており、そのコレ
クタが抵抗R7を介して接地GNDに接続されており、その
エミッタが抵抗R8を介して電源VEEに接続されると共にN
PNトランジスタQ3，Q4のベースに共通接続されている。
抵抗R1と抵抗R2との接続点に接続されており、そのコレ
クタが抵抗R7を介して接地GNDに接続されており、その
エミッタが抵抗R8を介して電源VEEに接続されると共にN
PNトランジスタQ3，Q4のベースに共通接続されている。
このように構成されたRAM回路装置においては、製造
誤差によって各NPNトランジスタのエミッタ容量が増加
した場合、即ちディジット線D1，D2の容量が増大した場
合、抵抗R2の抵抗値も増加している。このため、トラン
ジスタQ1のベース電流が減少し、トランジスタQ2のべー
ス電流が増加する。従って、トランジスタQ3，Q4のベー
ス電流が増加するので、ディジット線D1，D2の電流が増
加する。
誤差によって各NPNトランジスタのエミッタ容量が増加
した場合、即ちディジット線D1，D2の容量が増大した場
合、抵抗R2の抵抗値も増加している。このため、トラン
ジスタQ1のベース電流が減少し、トランジスタQ2のべー
ス電流が増加する。従って、トランジスタQ3，Q4のベー
ス電流が増加するので、ディジット線D1，D2の電流が増
加する。
例えば、エミッタ拡がり幅の最小時のエミッタ容量を
CEBとすると、上記（１）式より、エミッタ拡がり幅の
最大時のディジット線D1，D2の容量CDの増加分ΔCDは，
下記（３）式にて表される。
CEBとすると、上記（１）式より、エミッタ拡がり幅の
最大時のディジット線D1，D2の容量CDの増加分ΔCDは，
下記（３）式にて表される。
ΔCD＝0.57・CEB …（３） 従って、エミッタ拡がり幅の最小時に対するエミッタ
拡がり幅の最大時のディジット線D1，D2の容量CDの増加
比KDは、CEB及びΔCDの実測値に基づいて下記（４）式
にて表される。
拡がり幅の最大時のディジット線D1，D2の容量CDの増加
比KDは、CEB及びΔCDの実測値に基づいて下記（４）式
にて表される。
即ち、ディジット線D1，D2の容量CDは最大で1.29倍に
増加してしまう。
増加してしまう。
一方、トランジスタQ1のベース電流をIB、トランジス
タQ1及びダイオードDiのしきい値電圧をVfとすると、抵
抗R1，R2間の電位V2は、下記（５）式にて表される。
タQ1及びダイオードDiのしきい値電圧をVfとすると、抵
抗R1，R2間の電位V2は、下記（５）式にて表される。
V2＝VEE＋｛R2（IB＋Vf／R3） ＋２Vf｝ …（５） ここで、抵抗R2に従来の抵抗を使用した場合、実測値
によれば、上記（５）式は下記（６）式にて表される。
によれば、上記（５）式は下記（６）式にて表される。
V2≒VEE＋３Vf …（６） しかしながら、この回路において、抵抗R2には、Ｐ型
の抵抗領域に接合するＮ型の不純物領域が形成されてい
るため、抵抗R2の抵抗値が増加している。従って、エミ
ッタ拡がり幅の最小時に対するエミッタ拡がり幅の最大
時の電位V2は、上記（２）式より、下記（７）式のよう
になる。
の抵抗領域に接合するＮ型の不純物領域が形成されてい
るため、抵抗R2の抵抗値が増加している。従って、エミ
ッタ拡がり幅の最小時に対するエミッタ拡がり幅の最大
時の電位V2は、上記（２）式より、下記（７）式のよう
になる。
V2≒VEE＋3.1Vf …（７） 即ち、この回路においては、抵抗R1，R2間の電位V2が
従来に比して約0.1Vfが高くなる。
従来に比して約0.1Vfが高くなる。
従って、VEE＝−5.2V、Vf＝800mV、R1＝10kΩ、R2＝
4.2kΩ、R3＝8.4kΩ、R7＝2.8kΩ、R8＝4.6kgΩ、R9，R
10＝1.2kΩと設定すれば、電位V2は、従来に比して約80
mV高くなって約−3120mVとなる。これにより、ディジッ
ト線D1，D2の電流ID1，ID2が、従来の場合の約1mAから
約1.28mAに増加する。
4.2kΩ、R3＝8.4kΩ、R7＝2.8kΩ、R8＝4.6kgΩ、R9，R
10＝1.2kΩと設定すれば、電位V2は、従来に比して約80
mV高くなって約−3120mVとなる。これにより、ディジッ
ト線D1，D2の電流ID1，ID2が、従来の場合の約1mAから
約1.28mAに増加する。
このように、製造誤差によりディジット線D1、D2に接
続されるメモリセルM1，M2のエミッタ容量が例えば約1.
29倍に増加する場合には、ディジット線D1，D2の電流I
D1，ID2が約1.28倍に増加するため、エミッタ容量の製
造誤差によるRAM回路装置の動作速度の遅れが解消され
る。
続されるメモリセルM1，M2のエミッタ容量が例えば約1.
29倍に増加する場合には、ディジット線D1，D2の電流I
D1，ID2が約1.28倍に増加するため、エミッタ容量の製
造誤差によるRAM回路装置の動作速度の遅れが解消され
る。
なお、本実施例において、エミッタ容量の増加に対す
るディジット線D1，D2の電流ID1，ID2の増加による動作
速度の適正比は、抵抗R2と並列に接続された抵抗R
11（第２図参照）を設けることにより行なわれる。即
ち、エミッタ容量の増加による動作速度の遅れを解消す
るのに必要な電流ID1，ID2を得るために、それを発生さ
せるための抵抗R2のバランスを抵抗R11により調整する
ことにより、動作速度の適正化が実現される。
るディジット線D1，D2の電流ID1，ID2の増加による動作
速度の適正比は、抵抗R2と並列に接続された抵抗R
11（第２図参照）を設けることにより行なわれる。即
ち、エミッタ容量の増加による動作速度の遅れを解消す
るのに必要な電流ID1，ID2を得るために、それを発生さ
せるための抵抗R2のバランスを抵抗R11により調整する
ことにより、動作速度の適正化が実現される。
また、本発明は、16kビットの半導体集積回路に限定
されず、64kビット又は256kビットの大容量の半導体集
積回路に適用すれば、更に著しい効果が得られる。
されず、64kビット又は256kビットの大容量の半導体集
積回路に適用すれば、更に著しい効果が得られる。
第３図（ａ）は本発明の第３の実施例に係る半導体集
積回路装置の抵抗素子を抽出して示す部分拡大平面図、
第３図（ｂ）はそのIII−III線による断面図である。本
実施例は不純物拡散領域8aを抵抗領域６の両側に設けた
ものであるので、第３図において第１図及び第４図と同
一物には同一符号を付してその部分の詳細な説明は省略
する。
積回路装置の抵抗素子を抽出して示す部分拡大平面図、
第３図（ｂ）はそのIII−III線による断面図である。本
実施例は不純物拡散領域8aを抵抗領域６の両側に設けた
ものであるので、第３図において第１図及び第４図と同
一物には同一符号を付してその部分の詳細な説明は省略
する。
第３図（ａ）及び（ｂ）に示すように、抵抗領域６の
長さ方向両端部の上には、抵抗電流13aが夫々設けられ
ている。そして、N-型エピタキシャル層３の表面には、
この抵抗電極13a間の抵抗領域６の幅方向の両側面に接
合するN+型不純物拡散領域8aが夫々形成されている。こ
のN+型不純物拡散領域8aは、幅が２μｍ、長さが４μ
ｍ、双方の間隔が３μｍであり、同一基板上のエミッタ
領域と同時に形成されているため、不純物濃度が例えば
１×1020／m3、拡散拡がりが例えば0.2μｍのように前
記エミッタ領域と同じである。このため、N+型不純物拡
散領域8aは、前記エミッタ領域の製造上の誤差に対応す
るように形成されている。また、N-型エピタキシャル層
３上には、バイアス電極14が選択的に設けられており、
このバイアス電極14によってN-型エピタキシャル層３が
バイアスされるようになっている。
長さ方向両端部の上には、抵抗電流13aが夫々設けられ
ている。そして、N-型エピタキシャル層３の表面には、
この抵抗電極13a間の抵抗領域６の幅方向の両側面に接
合するN+型不純物拡散領域8aが夫々形成されている。こ
のN+型不純物拡散領域8aは、幅が２μｍ、長さが４μ
ｍ、双方の間隔が３μｍであり、同一基板上のエミッタ
領域と同時に形成されているため、不純物濃度が例えば
１×1020／m3、拡散拡がりが例えば0.2μｍのように前
記エミッタ領域と同じである。このため、N+型不純物拡
散領域8aは、前記エミッタ領域の製造上の誤差に対応す
るように形成されている。また、N-型エピタキシャル層
３上には、バイアス電極14が選択的に設けられており、
このバイアス電極14によってN-型エピタキシャル層３が
バイアスされるようになっている。
本実施例によれば、抵抗領域６の両側にN+型不純物拡
散領域8aが形成されており、このN+型不純物拡散領域8a
の間隔が一定であるので、エミッタ領域形成工程におけ
る目合わせによって抵抗領域６の幅が変化することがな
い。このため、製造上、抵抗領域６に生じるアンバラン
スが防止され、より一層高精度の抵抗値を設定すること
ができる。
散領域8aが形成されており、このN+型不純物拡散領域8a
の間隔が一定であるので、エミッタ領域形成工程におけ
る目合わせによって抵抗領域６の幅が変化することがな
い。このため、製造上、抵抗領域６に生じるアンバラン
スが防止され、より一層高精度の抵抗値を設定すること
ができる。
［発明の効果］ 以上説明したように本発明によれば、バイポーラトラ
ンジスタのエミッタ領域形成工程と同一工程において、
抵抗領域の幅方向の端部にてその少なくとも一部と接合
した不純物拡散領域が形成されているので、製造工程に
て前記エミッタ領域の仕上がり寸法に誤差が生じた場
合、前記不純物拡散領域にも同様の誤差が生じて前記抵
抗領域が増減される。即ち、エミッタ容量が変化する
と、これに対応して抵抗素子の抵抗値が変化する。
ンジスタのエミッタ領域形成工程と同一工程において、
抵抗領域の幅方向の端部にてその少なくとも一部と接合
した不純物拡散領域が形成されているので、製造工程に
て前記エミッタ領域の仕上がり寸法に誤差が生じた場
合、前記不純物拡散領域にも同様の誤差が生じて前記抵
抗領域が増減される。即ち、エミッタ容量が変化する
と、これに対応して抵抗素子の抵抗値が変化する。
従って、同一半導体基板上にバイポーラトランジスタ
及び抵抗素子が形成された半導体集積回路装置におい
て、エミッタ容量に誤差が生じても、前記抵抗素子の抵
抗値の変化により前記バイポーラトランジスタの動作点
が制御されるので、安定した回路の動作速度を得ること
ができ、内部レベルの変化を抑制することができる。こ
れにより、半導体集積回路装置の良品派生率を著しく向
上させることができる。
及び抵抗素子が形成された半導体集積回路装置におい
て、エミッタ容量に誤差が生じても、前記抵抗素子の抵
抗値の変化により前記バイポーラトランジスタの動作点
が制御されるので、安定した回路の動作速度を得ること
ができ、内部レベルの変化を抑制することができる。こ
れにより、半導体集積回路装置の良品派生率を著しく向
上させることができる。
第１図（ａ）は本発明の第１の実施例に係る半導体集積
回路装置を示す平面図、第１図（ｂ）はそのＩ−Ｉ線に
よる断面図、第２図は本発明の第２の実施例に係るRAM
回路装置を示す回路図、第３図（ａ）は本発明の第３の
実施例に係る半導体集積回路装置の抵抗素子を抽出して
示す部分拡大平面図、第３図（ｂ）はそのIII−III線に
よる断面図、第４図（ａ）は従来の半導体集積回路装置
を示す平面図、第４図（ｂ）はそのIV−IV線による断面
図である。 1;P-型半導体基板、2;N+型埋込層、3;N-型エピタキシャ
ル層、4a,4b;溝分離領域、5;ベース領域、6;抵抗領域、
7;エミッタ領域、8,8a;N+型不純物拡散領域、9;酸化
膜、10;エミッタ電極、11;コレクタ電極、12;ベース電
極、13,13a,13b;抵抗電極、14;バイアス電極、R1乃至R
11；抵抗、Q1乃至Q6;NPNトランジスタ、Q7，Q8;PNPトラ
ンジスタ、Di；ダイオード、D1，D2；ディジット線、W
T1，WT2；ワードトップ線、WB1，WB2；ワードボトム線
回路装置を示す平面図、第１図（ｂ）はそのＩ−Ｉ線に
よる断面図、第２図は本発明の第２の実施例に係るRAM
回路装置を示す回路図、第３図（ａ）は本発明の第３の
実施例に係る半導体集積回路装置の抵抗素子を抽出して
示す部分拡大平面図、第３図（ｂ）はそのIII−III線に
よる断面図、第４図（ａ）は従来の半導体集積回路装置
を示す平面図、第４図（ｂ）はそのIV−IV線による断面
図である。 1;P-型半導体基板、2;N+型埋込層、3;N-型エピタキシャ
ル層、4a,4b;溝分離領域、5;ベース領域、6;抵抗領域、
7;エミッタ領域、8,8a;N+型不純物拡散領域、9;酸化
膜、10;エミッタ電極、11;コレクタ電極、12;ベース電
極、13,13a,13b;抵抗電極、14;バイアス電極、R1乃至R
11；抵抗、Q1乃至Q6;NPNトランジスタ、Q7，Q8;PNPトラ
ンジスタ、Di；ダイオード、D1，D2；ディジット線、W
T1，WT2；ワードトップ線、WB1，WB2；ワードボトム線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/082 27/102
Claims (1)
- 【請求項１】第１導電型エミッタ領域を有する複数個の
バイポーラトランジスタからなるメモリセルアレイと、
このメモリセルアレイのディジット線の駆動用定電流回
路と、この定電流回路の電流制御用の定電圧源回路と、
を備えた半導体集積回路装置であって、前記定電圧源回
路は、第２導電型の不純物拡散領域からなる抵抗領域
と、この抵抗領域の少なくとも幅方向の端部にて接合し
前記バイポーラトランジスタのエミッタ領域の形成工程
と同一工程で形成された第１導電型の不純物拡散領域
と、前記抵抗領域がベースに接続されエミッタから前記
定電流回路のドライブ電流を決定するバイアスを供給す
るエミッタフォロアトランジスタと、ベースに前記抵抗
領域の他端が接続されコレクタに前記エミッタフォロア
トランジスタのベースが接続されたトランジスタと、こ
のトランジスタのエミッタとベースとの間に接続された
他の抵抗領域とを有し、前記抵抗領域の抵抗値は、前記
抵抗領域に接合する前記第１導電型不純物層により前記
メモリセルの前記バイポーラトランジスタのエミッタ容
量に対応して設定され、前記メモリセルが接続されたデ
ィジット線の容量の増大に対応して、ディジット線の電
流を増大させたものであることを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341647A JP2906503B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341647A JP2906503B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201556A JPH03201556A (ja) | 1991-09-03 |
| JP2906503B2 true JP2906503B2 (ja) | 1999-06-21 |
Family
ID=18347713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341647A Expired - Lifetime JP2906503B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906503B2 (ja) |
-
1989
- 1989-12-28 JP JP1341647A patent/JP2906503B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03201556A (ja) | 1991-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4547791A (en) | CMOS-Bipolar Darlington device | |
| US4412239A (en) | Polysilicon interconnects with pin poly diodes | |
| KR930001220B1 (ko) | 반도체 집적회로 장치 및 그의 제조방법 | |
| JPH0436466B2 (ja) | ||
| JP2906503B2 (ja) | 半導体集積回路装置 | |
| US3969747A (en) | Complementary bipolar transistors with IIL type common base drivers | |
| JPS58165A (ja) | 集積回路パワ−トランジスタアレイ | |
| US5240867A (en) | Semiconductor integrated circuit having interconnection with improved design flexibility, and method of production | |
| US4197147A (en) | Method of manufacturing an integrated circuit including an analog circuit and an I2 L circuit utilizing staged diffusion techniques | |
| JPS60147154A (ja) | 抵抗構造体 | |
| US4581547A (en) | Integrated circuit that eliminates latch-up and analog signal error due to current injected from the substrate | |
| EP0120529B1 (en) | Integrated logic circuit | |
| JP2671304B2 (ja) | 論理回路 | |
| JPS5845830B2 (ja) | 集積回路とその製法 | |
| JP3349423B2 (ja) | 半導体集積回路 | |
| JP2926785B2 (ja) | 半導体装置 | |
| JP2649862B2 (ja) | 回路内蔵受光素子の製造方法 | |
| JPH01208860A (ja) | Ｃｍｏｓトランジスタのラッチアップ防止構造 | |
| JP2969735B2 (ja) | 半導体装置 | |
| JPH0752753B2 (ja) | 半導体記憶装置 | |
| JPS5882562A (ja) | 半導体装置 | |
| JPS586310B2 (ja) | ハンドウタイソウチ | |
| JPS5925389B2 (ja) | 半導体装置 | |
| JPS6223466B2 (ja) | ||
| JPS6356966A (ja) | 光位置検出素子 |