JP2899137B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、一般に半導体装置に
関するものであり、より特定的には、コンタクト抵抗が
小さくなるように改良された半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a semiconductor device, and more particularly, to a semiconductor device improved so as to reduce contact resistance.
【０００２】[0002]
【従来の技術】図３は、従来の半導体装置の断面図であ
り、図４は、その平面図である。これらの図を参照し
て、シリコン基板１の上に、ゲート酸化膜２を介在させ
て、ポリシリコン層３とシリサイド層４とからなる積層
構造のポリサイド配線８が形成されている。ポリサイド
配線８を覆うように、シリコン基板１の上に層間絶縁膜
５が設けられている。層間絶縁膜５中には、ポリサイド
配線８とシリコン基板１とにまたがって開口したコンタ
クトホール７が設けられている。コンタクトホール７を
通って、ポリサイド配線８とシリコン基板１との双方に
接続するように、シリコン基板１の上に導電層であるポ
リシリコン層６が設けられている。2. Description of the Related Art FIG. 3 is a sectional view of a conventional semiconductor device, and FIG. 4 is a plan view thereof. Referring to these figures, a polycide wiring 8 having a laminated structure including a polysilicon layer 3 and a silicide layer 4 is formed on a silicon substrate 1 with a gate oxide film 2 interposed therebetween. An interlayer insulating film 5 is provided on the silicon substrate 1 so as to cover the polycide wiring 8. In the interlayer insulating film 5, there is provided a contact hole 7 opened over the polycide wiring 8 and the silicon substrate 1. A polysilicon layer 6 which is a conductive layer is provided on silicon substrate 1 so as to be connected to both polycide wiring 8 and silicon substrate 1 through contact hole 7.
【０００３】図５に示す従来例は、ＬＤＤ構造の半導体
装置にしている点、すなわち、ポリサイド配線８の側壁
にサイドウォール９が設けられていることを除いて、図
３に示す従来例と同様であり、相当する部分には同一の
参照番号を付し、その説明を繰返さない。[0005] The conventional example shown in FIG. 5 is the same as the conventional example shown in FIG. 3 except that the semiconductor device has an LDD structure, that is, the side wall 9 is provided on the side wall of the polycide wiring 8. , And corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
【０００４】図３と図４と図５を参照して、層間絶縁膜
５中に、ポリサイド配線８とシリコン基板１とにまたが
って開口したコンタクトホール７を形成することによ
り、ポリサイド配線８とシリコン基板１の双方にポリシ
リコン層６を接続することができる。言い方を換える
と、ポリサイド配線８とシリコン基板１とを最小面積で
接続できるようになる。Referring to FIGS. 3, 4 and 5, by forming a contact hole 7 opened in the interlayer insulating film 5 over the polycide wiring 8 and the silicon substrate 1, the polycide wiring 8 and the silicon The polysilicon layer 6 can be connected to both of the substrates 1. In other words, the polycide wiring 8 and the silicon substrate 1 can be connected with a minimum area.
【０００５】[0005]
【発明が解決しようとする課題】従来の半導体装置は、
以上のように構成されていた。すなわち、図３と図４を
参照して、ｌ1 とｌ2 がほぼ等しく、コンタクトホール
７によって露出した半導体基板１の露出面１ａの面積
と、露出したポリサイド配線８の露出面８ａの面積がほ
ぼ等しかった。それゆえ、コンタクトホール８が微細化
してくると、シリコン基板１の露出面１ａとポリシリコ
ン層６との接触面積が小さくなり、ひいては、コンタク
ト抵抗の上昇とコンタクト抵抗のばらつきが大きくなる
という問題点があった。A conventional semiconductor device is:
The configuration was as described above. That is, referring to FIGS. 3 and 4, l 1 and l 2 are substantially equal, and the area of exposed surface 1a of semiconductor substrate 1 exposed by contact hole 7 and the area of exposed surface 8a of exposed polycide wiring 8 are equal to each other. Almost equal. Therefore, when the contact hole 8 is miniaturized, the contact area between the exposed surface 1a of the silicon substrate 1 and the polysilicon layer 6 is reduced, and as a result, the contact resistance is increased and the variation in the contact resistance is increased. was there.
【０００６】また、近年はトランジスタの信頼性を考慮
して、図５に示すＬＤＤ構造が採用されており、サイド
ウォール９が残存するため、ポリシリコン６とシリコン
基板１との接触面積がさらに減少し、ひいてはコンタク
ト抵抗がさらに上昇するという問題点があった。In recent years, the LDD structure shown in FIG. 5 has been adopted in consideration of the reliability of the transistor, and since the sidewalls 9 remain, the contact area between the polysilicon 6 and the silicon substrate 1 is further reduced. As a result, there is a problem that the contact resistance further increases.
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、半導体基板とポリシリコンとの
接触面積を大きくし、ひいては安定したコンタクト抵抗
が得られるように改良された半導体装置を提供すること
を目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and has an improved semiconductor device in which a contact area between a semiconductor substrate and polysilicon is increased and a stable contact resistance is obtained. The purpose is to provide.
【０００８】本発明に係る半導体装置は、半導体基板
と、上記半導体基板の上に設けられたポリサイド配線
と、上記ポリサイド配線を覆うように上記半導体基板の
上に設けられた層間絶縁膜と、を備える。上記層間絶縁
膜中には、上記ポリサイド配線と上記半導体基板とにま
たがって開口したコンタクトホールが設けられている。
上記コンタクトホールを通って、上記ポリサイド配線と
上記半導体基板の双方に導電層が接続されている。上記
コンタクトホールの配置は、該コンタクトホールによっ
て露出する上記半導体基板の露出面の面積が、該コンタ
クトホールによって露出した上記ポリサイド配線の露出
面の面積よりも大きくなるように、選ばれている。 A semiconductor device according to the present invention comprises a semiconductor substrate, a polycide wiring provided on the semiconductor substrate, and an interlayer insulating film provided on the semiconductor substrate so as to cover the polycide wiring. Prepare. In the interlayer insulating film, a contact hole opened over the polycide wiring and the semiconductor substrate is provided.
Through the contact hole, with the polycide wiring
A conductive layer is connected to both of the semiconductor substrates. the above
The arrangement of the contact holes depends on the contact holes.
The exposed surface area of the semiconductor substrate
Exposure of the polycide wiring exposed by the hole
It is chosen to be larger than the area of the surface.
【０００９】[0009]
【作用】この発明に係る半導体装置によれば、層間絶縁
膜中に、ポリサイド配線と半導体基板とにまたがって開
口したコンタクトホールを設け、このコンタクトホール
の配置を、該コンタクトホールによって露出した半導体
基板の露出面の面積が、露出したポリサイド配線の露出
面の面積よりも大きくなるように選んでいるので、導電
層と半導体基板の接触面積を大きくとることができる。
これによって、導電層と半導体基板との接続抵抗を小さ
くすることができ、全体として、ポリサイド配線８と半
導体基板１間の抵抗を小さくすることができる。 SUMMARY OF According to the semiconductor device according to the present invention, in the interlayer insulating film, providing a contact hole opened across the polycide wiring and the semiconductor substrate, the contact hole
Of the semiconductor exposed by the contact hole
If the area of the exposed surface of the board is
Is selected to be larger than the area of the surface,
The contact area between the layer and the semiconductor substrate can be increased.
This reduces the connection resistance between the conductive layer and the semiconductor substrate.
As a whole, the polycide wiring 8 and the half
The resistance between the conductive substrates 1 can be reduced.
【００１０】コンタクトホールによって露出した半導体
基板の露出面の面積は、露出したポリサイド配線の露出
面の面積の約２倍以上にするのが好ましい。The area of the exposed surface of the semiconductor substrate exposed by the contact hole is preferably at least about twice the area of the exposed surface of the exposed polycide wiring.
【００１１】[0011]
【実施例】図１は、この発明の一実施例に係る半導体装
置の断面図であり、図２はその平面図である。実施例に
係る半導体装置は、シリコン基板１を備える。シリコン
基板１の上にはゲート酸化膜２を介在させて、ポリシリ
コン層３とシリサイド層４との積層構造のポリサイド配
線８が設けられている。ポリサイド配線８を覆うよう
に、シリコン基板１の上に層間絶縁膜５が設けられてい
る。層間絶縁膜５中には、ポリサイド配線８とシリコン
基板１とにまたがって開口したコンタクトホール７が設
けられている。コンタクトホール７によって露出したシ
リコン基板１の露出面１ａの面積は、露出したポリサイ
ド配線８の露出面８ａの面積の約２倍としている。すな
わち、図において、ｌ1 とｌ2 の割合を１：２程度にし
ている。当該半導体装置は、さらに、コンタクトホール
７を通って、ポリサイド配線８とシリコン基板１との双
方に接続するように、シリコン基板１の上に設けられた
ポリシリコン層６を備える。1 is a sectional view of a semiconductor device according to one embodiment of the present invention, and FIG. 2 is a plan view thereof. The semiconductor device according to the embodiment includes a silicon substrate 1. On the silicon substrate 1, a polycide wiring 8 having a laminated structure of a polysilicon layer 3 and a silicide layer 4 is provided with a gate oxide film 2 interposed therebetween. An interlayer insulating film 5 is provided on the silicon substrate 1 so as to cover the polycide wiring 8. In the interlayer insulating film 5, there is provided a contact hole 7 opened over the polycide wiring 8 and the silicon substrate 1. The area of the exposed surface 1a of the silicon substrate 1 exposed by the contact hole 7 is about twice the area of the exposed surface 8a of the exposed polycide wiring 8. That is, in the figure, the ratio of l 1 and l 2 is set to about 1: 2. The semiconductor device further includes a polysilicon layer 6 provided on the silicon substrate 1 so as to be connected to both the polycide wiring 8 and the silicon substrate 1 through the contact hole 7.
【００１２】実施例に係る半導体装置によれば、コンタ
クトホール７によって露出したシリコン基板１の露出面
１ａの面積を、露出したポリサイド配線８の露出面８ａ
の２倍にしているので、ポリシリコン層６とシリコン基
板１との接触面積を大きくとることができる。このよう
な構成にすることにより、ポリサイド配線８とシリコン
基板１との接続抵抗を減少させ、かつばらつきも小さ
く、安定したものが得られる。According to the semiconductor device of the embodiment, the area of the exposed surface 1 a of the silicon substrate 1 exposed by the contact hole 7 is reduced by the exposed surface 8 a of the polycide wiring 8.
Therefore, the contact area between the polysilicon layer 6 and the silicon substrate 1 can be increased. With such a configuration, the connection resistance between the polycide wiring 8 and the silicon substrate 1 can be reduced, and a stable one can be obtained with small variations.
【００１３】なお、上記実施例では、ｌ1 とｌ2 の割合
を１：２程度にする場合を例示したが、この発明はこれ
に限られるものでない。In the above embodiment, the case where the ratio of l 1 and l 2 is about 1: 2 is exemplified, but the present invention is not limited to this.
【００１４】[0014]
【発明の効果】以上説明したとおり、この発明に係る半
導体装置によれば、層間絶縁膜中に、ポリサイド配線と
半導体基板とにまたがって開口したコンタクトホールを
形成している。そして、このコンタクトホールの配置
を、かつ該コンタクトホールによって露出した上記半導
体基板の露出面の面積が、露出したポリサイド配線の露
出面の面積よりも大きくなるように選んでいるので、半
導体基板の露出面と導電層との接触面積を大きくするこ
とができ、ひいては、半導体基板と導電層とのコンタク
ト抵抗の上昇を防止することができ、全体として、ポリ
サイド配線と半導体基板間の抵抗が低抵抗になる。さら
に、コンタクト抵抗のばらつきも小さくできるという効
果を奏する。 As described above, according to the semiconductor device of the present invention, the contact hole opened over the polycide wiring and the semiconductor substrate is formed in the interlayer insulating film . And the arrangement of this contact hole
And the semiconductor exposed by the contact hole
The area of the exposed surface of the printed circuit board is
Since it is selected to be larger than the area of the appearance surface,
Increase the contact area between the exposed surface of the conductive board and the conductive layer.
The contact between the semiconductor substrate and the conductive layer.
Resistance can be prevented, and as a whole,
The resistance between the side wiring and the semiconductor substrate becomes low. Further
Another advantage is that the variation in contact resistance can be reduced.
Play a fruit.
【図１】本発明の一実施例に係る半導体装置の部分断面
図である。FIG. 1 is a partial sectional view of a semiconductor device according to one embodiment of the present invention.
【図２】図１に示す半導体装置の平面図である。FIG. 2 is a plan view of the semiconductor device shown in FIG.
【図３】従来の半導体装置の部分断面図である。FIG. 3 is a partial cross-sectional view of a conventional semiconductor device.
【図４】図３に示す従来の半導体装置の平面図である。FIG. 4 is a plan view of the conventional semiconductor device shown in FIG.
【図５】他の従来例に係る半導体装置の部分断面図であ
る。FIG. 5 is a partial cross-sectional view of a semiconductor device according to another conventional example.
１ シリコン基板 ２ ゲート酸化膜 ３ ポリシリコン層 ４ シリサイド層 ５ 層間絶縁膜 ６ ポリシリコン層 ７ コンタクトホール ８ ポリサイド配線 １ａ シリコン基板の露出面 ８ａ ポリサイド配線の露出面 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Gate oxide film 3 Polysilicon layer 4 Silicide layer 5 Interlayer insulating film 6 Polysilicon layer 7 Contact hole 8 Polycide wiring 1a Exposed surface of silicon substrate 8a Exposed surface of polycide wiring
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/58 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51 Continued on the front page (58) Fields surveyed (Int.Cl. 6 , DB name) H01L 21/58-21/288 H01L 21/3205 H01L 21/3213 H01L 21/44-21/445 H01L 21/768 H01L 29 / 40-29/51
Claims (1)
設けられた層間絶縁膜と、を備え、 前記層間絶縁膜中には、前記ポリサイド配線と前記半導
体基板とにまたがって開口したコンタクトホールが設け
られており、前記コンタクトホールを通って、前記ポリサイド配線と
前記半導体基板の双方に導電層が接続されている半導体
装置において、 前記コンタクトホールの配置は、該コンタクトホールに
よって露出する前記半導体基板の露出面の面積が、該コ
ンタクトホールによって露出した前記ポリサイド配線の
露出面の面積よりも大きくなるように、選ばれているこ
とを特徴とする 半導体装置。A semiconductor substrate; a polycide wiring provided on the semiconductor substrate; and an interlayer insulating film provided on the semiconductor substrate so as to cover the polycide wiring. Inside, a contact hole opened over the polycide wiring and the semiconductor substrate is provided, and through the contact hole, the polycide wiring is formed.
A semiconductor in which a conductive layer is connected to both of the semiconductor substrates
In the device, the arrangement of the contact holes is such that
Therefore, the exposed surface area of the semiconductor substrate is
Of the polycide wiring exposed by the contact hole
Be selected so that it is larger than the area of the exposed surface.
A semiconductor device characterized by the following .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168062A JP2899137B2 (en) | 1991-07-09 | 1991-07-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168062A JP2899137B2 (en) | 1991-07-09 | 1991-07-09 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513361A JPH0513361A (en) | 1993-01-22 |
| JP2899137B2 true JP2899137B2 (en) | 1999-06-02 |
Family
ID=15861127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168062A Expired - Fee Related JP2899137B2 (en) | 1991-07-09 | 1991-07-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2899137B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62257749A (en) * | 1985-05-01 | 1987-11-10 | テキサス インスツルメンツ インコ−ポレイテツド | Integrated circuit and manufacture of the same |
| JP2508156B2 (en) * | 1987-11-17 | 1996-06-19 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
-
1991
- 1991-07-09 JP JP3168062A patent/JP2899137B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0513361A (en) | 1993-01-22 |
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