JPS63258062A - Semiconductor memory device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000003068 static effect Effects 0.000 claims abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 28
- 229910052782 aluminium Inorganic materials 0.000 claims description 28
- 238000009792 diffusion process Methods 0.000 claims description 15
- 230000006870 function Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特に高抵抗負荷型ＭＯＳスタティックＲＡ
Ｍの電源配線（Ｖｃｃ配線）の接続構造に関するもので
ある。[Detailed Description of the Invention] [Field of Industrial Application] This invention is particularly applicable to high resistance load type MOS static RA.
This relates to the connection structure of the M power supply wiring (Vcc wiring).
第３図は高抵抗と２対のＮＭＯ３Ｉ−ランジスタとでフ
リップフロップを構成してなるスタテイ・ンクＲＡＭの
等価回路図である。図において、■。FIG. 3 is an equivalent circuit diagram of a state-link RAM in which a flip-flop is constructed of a high resistor and two pairs of NMO3I-transistors. In the figure, ■.
２はアクセストランジスタ、３．４はインバータトラン
ジスタ、５．６は高抵抗、７はワード線、８はグランド
線、９はＶＣｃ配線（電源配線）、１０．１１はそれぞ
れビット線、ビット線である。2 is an access transistor, 3.4 is an inverter transistor, 5.6 is a high resistance, 7 is a word line, 8 is a ground line, 9 is a VCc wiring (power supply wiring), 10.11 is a bit line, respectively. .
このようなメモリセルを形成するためには、配線層を最
大に駆使しなければならない。通常、高抵抗負荷型ＭＯ
ＳスタティックＲＡＭは、２層（第１．第２）の多結晶
シリコン（ポリサイドも含む）と１層のアルミ配線とを
用いて構成されている。In order to form such a memory cell, it is necessary to make maximum use of wiring layers. Usually, high resistance load type MO
The S static RAM is constructed using two layers (first and second) of polycrystalline silicon (including polycide) and one layer of aluminum wiring.
このようなメモリセル内では、アルミ配線の本数を最小
にすることが微細化にとって得策であるため、ビット線
１０．ビット線１１にはアルミ配線が使われる。また、
トランジスタのゲート電極はワード線７としてそのまま
使われるので、ゲート電極とワード線には第１の多結晶
シリコン（またはポリサイド）が用いられるのが一般的
である。In such a memory cell, it is a good idea to minimize the number of aluminum wiring lines for miniaturization, so the bit lines 10. Aluminum wiring is used for the bit line 11. Also,
Since the gate electrode of the transistor is used as it is as the word line 7, the first polycrystalline silicon (or polycide) is generally used for the gate electrode and the word line.
また、グランド線８には、基板に設けられたｎ９拡散層
あるいは第１の多結晶シリコン（またはポリサイド）が
用いられ、これはワード線７に平行に配置される。ＶＣ
Ｃ配線９はグランド線８の真上に絶縁物を介して配置さ
れ、第２の多結晶シリコンに大量のヒ素等をドーピング
して形成される。Further, the ground line 8 is made of an n9 diffusion layer provided in the substrate or a first polycrystalline silicon (or polycide), and is arranged parallel to the word line 7 . VC
The C wiring 9 is placed directly above the ground line 8 via an insulator, and is formed by doping second polycrystalline silicon with a large amount of arsenic or the like.
高抵抗５．６は、アンド−ピングの第２の多結晶シリコ
ン、または該第２の多結晶シリコンに少量の不純物をド
ーピングして層抵抗を数百ギガΩ程度としたもので形成
される。すなわち第２の多結晶シリコンは、一部は高抵
抗化され、その他は低抵抗化される。該低抵抗化はレジ
スト等をマスクとして大量の不純物をドーピングして行
われる。The high resistance 5.6 is formed of undoped second polycrystalline silicon, or the second polycrystalline silicon doped with a small amount of impurity to have a layer resistance of about several hundred giga-ohms. That is, part of the second polycrystalline silicon has a high resistance, and the other part has a low resistance. This reduction in resistance is achieved by doping a large amount of impurities using a resist or the like as a mask.
また、クロスカップルの２本の配線は、１本はｎ゛拡散
層、他方は第１の多結晶シリコン（またはポリサイド）
あるいは低抵抗化した第２の多結晶シリコンが用いられ
るのが一般的である。そして、アルミ配線とｎ９拡散層
とはコンタクトホールにて、第１の多結晶シリコン（ま
たはポリサイド）とｎ１拡散層とはダイレクトコンタク
トホールにて、ｎ°拡散層あるいは第１の多結晶シリコ
ン（またはポリサイド）と第２の多結晶シリコンとはダ
イレクトコンタクトホールにてそれぞれ接続されている
。In addition, the two cross-coupled wirings are one of the n-diffusion layer and the other of the first polycrystalline silicon (or polycide).
Alternatively, a second polycrystalline silicon with lower resistance is generally used. Then, the aluminum wiring and the n9 diffusion layer are connected through a contact hole, and the first polycrystalline silicon (or polycide) and the n1 diffusion layer are connected through a direct contact hole, and the n° diffusion layer or the first polycrystalline silicon (or (polycide) and the second polycrystalline silicon are connected to each other through direct contact holes.
第４図は従来例の第２の多結晶シリコンとアルミ配線と
の接続について示したものである０図において、１２は
メモリセルの境界線、１３は第２の多結晶シリコンの低
抵抗部、１４は第２の多結晶シリコンの高抵抗部、１５
はコンタクトホール、１６はアルミ配線である。すなわ
ち、第２の多結晶シリコンの低抵抗部１３は、メモリセ
ルのｖｃｅ配線として用いられ、その一部はメモリセル
の境界線１２に配置され、高抵抗部１４を経由して、ア
ルミ配ｖＡ１６に接続される低抵抗部１３に接続されて
いる。そして、該低抵抗部１３はメモリセル端にて、コ
ンタクトホール１５によりアルミ配、 線１６である
ｖｃｃ配線と接続されている。FIG. 4 shows the connection between the second polycrystalline silicon and the aluminum wiring in the conventional example. In FIG. 14 is a second polycrystalline silicon high resistance part; 15
1 is a contact hole, and 16 is an aluminum wiring. That is, the second polycrystalline silicon low resistance part 13 is used as the VCE wiring of the memory cell, a part of which is placed on the boundary line 12 of the memory cell, and is connected to the aluminum wiring VA 16 via the high resistance part 14. The low resistance section 13 is connected to the low resistance section 13 . The low resistance portion 13 is connected to a vcc wiring, which is an aluminum wiring and a line 16, through a contact hole 15 at the end of the memory cell.
第５図はコンタクトホール１５部での断面図を示してい
る。図において、１７はｐ−基板またはｐウェル、１８
は分離酸化膜、１９はｎ゛拡散層、２０は高温酸化膜、
１３は第２の多結晶シリコンの低抵抗部、２１はＰＳＧ
膜、１５はコンタクトホール、１６はアルミ配線である
。FIG. 5 shows a cross-sectional view at the contact hole 15 portion. In the figure, 17 is a p-substrate or p-well, 18
is an isolation oxide film, 19 is an n diffusion layer, 20 is a high temperature oxide film,
13 is the second polycrystalline silicon low resistance part, 21 is PSG
15 is a contact hole, and 16 is an aluminum wiring.
このようなＭＯＳスタティックＲＡＭにおいては、その
高集積化はとどまるところを知らないが、スタンバイ電
流の要求は大容量化されてもほとんど変化していない、
すなわち、１本当りの高抵抗値は大容量化に伴ないます
ます高くする必要にせまられている。In such MOS static RAM, the degree of integration shows no signs of stopping, but the standby current requirements have hardly changed even as the capacity has increased.
In other words, it is necessary to increase the high resistance value per unit as the capacity increases.
高抵抗化を最も直接的に可能とするには、第２の多結晶
シリコンの膜厚を薄くすればよい０例えば、６４にスタ
ティックＲＡＭでは３０００〜４０００人程度であった
が被着ＭスタティックＲＡＭでは１０００Å以下が標準
となりつつある。The most direct way to achieve high resistance is to reduce the thickness of the second polycrystalline silicon film. Now, 1000 Å or less is becoming the standard.
しかしながら、膜厚を薄くすると、コンタクトホールを
形成する際の酸化膜ドライエッチプロセスにおいて、薄
い多結晶シリコンがエツチングされて抵抗が上昇したり
、最悪にはオーブン状態となってしまうという問題点が
あった。However, if the film thickness is made thinner, there is a problem that the thin polycrystalline silicon is etched during the oxide film dry etching process when forming contact holes, resulting in an increase in resistance or, in the worst case, an oven condition. Ta.
これは、最近の高密度スタティックＲＡＭではアルミ配
線のパターニングが容易になるようにアルミ下の絶縁膜
を平坦化する傾向があるため、コンタクトエッチ時にお
いて、ｎ″層に接続させるために深い位置まで掘る必要
のある所と、第２の多結晶シリコンとの接続のように浅
い位置にあってオーバーエッチすると悪影響する所とか
混在しているからである。これを解決するために、コン
タクトホールの開口を２回以上に分けてエツチングする
という方法が考えられるが、これはプロセスが複雑とな
り適当ではない。This is because in recent high-density static RAMs, there is a tendency to flatten the insulating film under the aluminum to make it easier to pattern the aluminum wiring. This is because there are places that need to be etched and places that are shallow, such as the connection with the second polycrystalline silicon, and where over-etching would have an adverse effect.To solve this problem, the opening of the contact hole A possible method is to perform etching in two or more steps, but this would complicate the process and is not appropriate.
この発明は上記のような問題点を解消するためになされ
たもので、第２の多結晶シリコン層にコンタクトホール
形成による抵抗上昇、オーブンなどの特性上の不具合が
生じるのを防止して、第２の多結晶シリコン層の低抵抗
部とアルミ配線層との接続を良好に行うことができる半
導体記憶装置を得ることを目的とする。This invention was made in order to solve the above-mentioned problems, and prevents defects in characteristics such as an increase in resistance and an oven due to the formation of contact holes in the second polycrystalline silicon layer. It is an object of the present invention to provide a semiconductor memory device that can provide good connection between the low resistance portion of the polycrystalline silicon layer and the aluminum wiring layer.
この発明に係る半導体記憶装置は、アルミ配線層と第２
の多結晶シリコン層の低抵抗部との接続を、該アルミ配
線層と、第１の多結晶シリコン層からなる配線部又は基
板に設けられたｎ°拡散層とをコンタクトホールにて接
続し、該配線部又はｎ゛拡散層と、上記第２の多結晶シ
リコン層の低抵抗部とをダイレクトコンタクトホールに
て接続して行うようにしたものである。The semiconductor memory device according to the present invention includes an aluminum wiring layer and a second
The connection to the low resistance part of the polycrystalline silicon layer is made by connecting the aluminum wiring layer and the wiring part made of the first polycrystalline silicon layer or the n° diffusion layer provided in the substrate through a contact hole, The wiring portion or n' diffusion layer is connected to the low resistance portion of the second polycrystalline silicon layer through a direct contact hole.
この発明においては、アルミ配線層と第２の多結晶シリ
コン層の低抵抗部との接続が、第１の多結晶シリコン層
からなる配線部又は基板に設けられたｎ°拡散層を介し
て間接的に行われ、上記第２の多結晶シリコン層の低抵
抗部は工・ソチングされることなく上記第１の多結晶シ
リコン層からなる配線部又はｎ°拡散層に接続している
ので、第２の多結晶シリコン層にコンタクトホール形成
による抵抗上昇、オープンなどの特性上の不具合が生じ
るのを防止でき、上記アルミ配線層と上記第２の多結晶
シリコン層の低抵抗部との接続を良好に行うことができ
る。In this invention, the connection between the aluminum wiring layer and the low resistance part of the second polycrystalline silicon layer is made indirectly through the wiring part made of the first polycrystalline silicon layer or the n° diffusion layer provided in the substrate. The low resistance part of the second polycrystalline silicon layer is connected to the wiring part or the n° diffusion layer of the first polycrystalline silicon layer without being etched or sown. It is possible to prevent characteristic defects such as increased resistance and open circuits due to the formation of contact holes in the second polycrystalline silicon layer, and to improve the connection between the aluminum wiring layer and the low resistance part of the second polycrystalline silicon layer. can be done.
以下、この発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例による半導体記憶装置であ
る高抵抗負荷型ＭＯＳスタティックＲＡＭの第２の多結
晶シリコンの配線を示す平面図であり、これは従来例を
示す第４図と対比したものである。第２図は本実施例の
コンタクトホール部の断面図を示し、従来例を示す第５
図と対比したものである。図において、第４図、第５図
と同一符号は同じものであり、１３は第２の多結晶シリ
コンの低抵抗部、ここでは電源配線（Ｖｃｃ配線）であ
り、２２はダイレクトコンタクトホール、２３は第１の
多結晶シリコン（またはポリサイド）である。本実施例
は、メモリセルの第２の多結晶シリコンの構成は従来例
と同じであるが、メモリセル近傍でのアルミ配線１６で
あるＶＣＣ配線との接続構造が異なっている。すなわち
、コンタクトホール１５は薄い第２の多結晶シリコンに
は直接接続しておらず、第１の多結晶シリコン（または
ポリサイド）２３と接続しており、第２の多結晶シリコ
ンの電源配線１３はダイレクトコンタクトホール２２を
覆って第１の多結晶シリコン２３に接続しており、アル
ミ配線１６と第２の多結晶シリコンの電源配線１３とが
第１の多結晶シリコン２３を介して間接的に接続してい
る。FIG. 1 is a plan view showing a second polycrystalline silicon wiring of a high resistance load type MOS static RAM which is a semiconductor memory device according to an embodiment of the present invention, and is compared with FIG. 4 showing a conventional example. This is what I did. Figure 2 shows a cross-sectional view of the contact hole portion of this embodiment, and Figure 5 shows a conventional example.
This is a comparison with the figure. In the figure, the same reference numerals as in FIGS. 4 and 5 are the same, 13 is the second polycrystalline silicon low resistance part, here the power supply wiring (Vcc wiring), 22 is the direct contact hole, 23 is the first polycrystalline silicon (or polycide). In this embodiment, the structure of the second polycrystalline silicon of the memory cell is the same as that of the conventional example, but the connection structure with the VCC wiring, which is the aluminum wiring 16, in the vicinity of the memory cell is different. That is, the contact hole 15 is not directly connected to the thin second polycrystalline silicon, but is connected to the first polycrystalline silicon (or polycide) 23, and the power supply wiring 13 of the second polycrystalline silicon is It covers the direct contact hole 22 and is connected to the first polycrystalline silicon 23, and the aluminum wiring 16 and the second polycrystalline silicon power supply wiring 13 are indirectly connected via the first polycrystalline silicon 23. are doing.
このような接続構造を得るには、新しいプロセスの追加
は全くなく、単にマスク上のパターンで解決できる。To obtain such a connection structure, there is no need to add any new process, and it can be solved by simply using a pattern on a mask.
すなわち、トランジスタ形成用の第１の多結晶シリコン
（またはポリサイド）のパターニング時に、分離酸化膜
１８上に矩形型のパターン（配線部）２３を残す０次に
ソース・ドレイン用のイオン注入をし、熱処理してイオ
ン種を活性化した後に、高温酸化膜２０をＣＶＤにて堆
積する。そして該高温酸化１１１２０にダイレクトコン
タクトホール２２を開口した後、ＣＶＤで第２の多結晶
シリコンを堆積し、バターニング・エツチングを行い、
高抵抗にすべき所のみレジスＩ・を残してヒ素を大量に
注入して低抵抗部（電源配線）１３を形成する。次に、
熱処理した後に、ｐｓｃ膜２１をＣＶＤにて堆積し、熱
処理を施してリフローさせる。That is, when patterning the first polycrystalline silicon (or polycide) for forming a transistor, ion implantation for the source and drain is performed to leave a rectangular pattern (wiring part) 23 on the isolation oxide film 18, After activating the ion species by heat treatment, a high temperature oxide film 20 is deposited by CVD. After opening a direct contact hole 22 in the high-temperature oxidation 11120, a second polycrystalline silicon is deposited by CVD, and buttering and etching are performed.
A large amount of arsenic is injected leaving the resist I. only in the area where the resistance should be high to form a low resistance part (power supply wiring) 13. next,
After the heat treatment, a psc film 21 is deposited by CVD, heat treated, and reflowed.
そして、コンタクトホールのバターニングをして、酸化
膜ドライエッチを続けて行いコンタクトホール１５を形
成する。そして、アルミをスパッタにて堆積して、バタ
ーニング・エツチングを行いアルミ配Ｌ？１１６を形成
する。Then, the contact hole is patterned and oxide film dry etching is continued to form the contact hole 15. Then, deposit aluminum by sputtering, perform buttering and etching, and create an aluminum wiring L. 116 is formed.
このような構成になる半導体記憶装置では、アルミ配線
１６と第２の多結晶シリコンの電源配線１３とが直接で
はなく、第１の多結晶シリコン２３を介して間接的に接
続され、上記電源配線１３はダイレクトコンタクトホー
ル２２を覆ってエソチングされることなく上記第１の多
結晶シリコン２３に接続するので、第２の多結晶シリコ
ンに抵抗上昇、オーブンなどの特性上の不具合が生じる
ことはなく、しかも第１の多結晶シリコン２３は比較的
下層にあって膜厚がある程度厚いので、コンタクトホー
ル１５、ダイレクトコンタクトホール２２を良好に形成
することができ、アルミ配線１６と第２の多結晶シリコ
ンの電源配線１３との接続を安定かつ良好に行うことが
できる。In a semiconductor memory device having such a configuration, the aluminum wiring 16 and the second polycrystalline silicon power wiring 13 are not directly connected, but indirectly via the first polycrystalline silicon 23, and the above power wiring 13 covers the direct contact hole 22 and connects to the first polycrystalline silicon 23 without being etched, so that the second polycrystalline silicon does not suffer from any problems with its characteristics, such as an increase in resistance or an oven. Moreover, since the first polycrystalline silicon 23 is located in a relatively lower layer and has a certain thickness, the contact hole 15 and the direct contact hole 22 can be formed well, and the aluminum wiring 16 and the second polycrystalline silicon 23 can be formed well. Connection with the power supply wiring 13 can be made stably and well.
なお、上記実施例では高抵抗負荷型ＭＯＳスタティック
ＲＡＭについて説明したが、本発明は該ＲＡＭと同様の
層構造を有する他の回路等にも適用でき、同様の効果を
奏する。In the above embodiment, a high resistance load type MOS static RAM has been described, but the present invention can also be applied to other circuits having a layer structure similar to that of the RAM, and the same effects can be obtained.
また、上記実施例では、第１の多結晶シリコン（または
ポリサイド）２３を介して間接的に接続しているが、こ
れは第１の多結晶シリコン２３の代わりに基板に設けた
ｎ＋拡散層を用いてもよく、同様の効果を奏する。Further, in the above embodiment, the connection is made indirectly through the first polycrystalline silicon (or polycide) 23, but this is because an n+ diffusion layer provided in the substrate is used instead of the first polycrystalline silicon 23. It can also be used to produce similar effects.
また、上記実施例では、電源配線（Ｖｃｃ配線）のみを
取り扱っているが、本発明は第２の多結晶シリコンが使
われている他の低抵抗部にも同様に適用できる。一般に
は、高抵抗と同一層の低抵抗部は層抵抗が２００〜１０
００Ωん となるので、ＶＣＣ配線以外には使われない
が、レーザートリマーのヒユーズリンク等、特殊な使い
方の場合などには、直接にアルミ配線とのコンタクトが
禁止されるので、本発明が適用できる。Further, although the above embodiment deals only with the power supply wiring (Vcc wiring), the present invention can be similarly applied to other low resistance parts in which the second polycrystalline silicon is used. Generally, the low resistance part in the same layer as the high resistance part has a layer resistance of 200 to 10
00Ω, so it is not used for anything other than VCC wiring, but in special applications such as laser trimmer fuse links, direct contact with aluminum wiring is prohibited, so the present invention can be applied. .
また、高抵抗を第３の多結晶シリコン層に形成した時も
、上記実施例と同様に接続でき、同様の効果を奏する。Furthermore, even when a high resistance layer is formed in the third polycrystalline silicon layer, the connection can be made in the same manner as in the above embodiment, and the same effects can be obtained.
以上のように、この発明の半導体記憶装置によれば、ゲ
ート電極及び配線として機能する第１の多結晶シリコン
層と、高抵抗負荷部と低抵抗部とからなる第２の多結晶
シリコン層と、電源配線として機能するアルミ配線層と
を基板上に所望のパターンに積層してなる半導体記憶装
置において、上記アルミ配線層と上記第１の多結晶シリ
コン層からなる配線部又は上記基板に設けられたｎ゛拡
散層とをコンタクトホールにて接続し、該配線部又はｎ
°拡散層と上記第２の多結晶シリコン層の低抵抗部とを
ダイレクトコンタクトホールにて接続するようにしたの
で、上記第２の多結晶シリコン層にコンタクトホール形
成による抵抗上昇、オープンなどの特性上の不具合が生
じるのを防止でき、上記アルミ配線層と上記第２の多結
晶シリコン層の低抵抗部との接続を安定かつ良好に行う
ことができる効果がある。As described above, according to the semiconductor memory device of the present invention, the first polycrystalline silicon layer functions as a gate electrode and wiring, and the second polycrystalline silicon layer includes a high resistance load section and a low resistance section. , in a semiconductor memory device in which an aluminum wiring layer functioning as a power supply wiring is laminated on a substrate in a desired pattern; The wiring part or the n diffusion layer is connected through a contact hole.
°Since the diffusion layer and the low resistance part of the second polycrystalline silicon layer are connected through a direct contact hole, characteristics such as increased resistance and openness due to contact hole formation in the second polycrystalline silicon layer are avoided. This has the effect of preventing the above problems from occurring and making it possible to stably and properly connect the aluminum wiring layer to the low resistance portion of the second polycrystalline silicon layer.
第１図はこの発明の一実施例による半導体記憶装置のＶ
ＣＣ配線を示す平面図、第２図は本実施例のコンタクト
ホール部を示す断面図、第３図は本実施例及び従来例の
高抵抗負荷型ＭＯＳスタティックＲＡＭを示す等価回路
図、第４図は従来例のＶＣＣ配線を示す平面図、第５図
は該従来例のコンタクトホール部を示す断面図である。
図において、１．２はアクセストランジスタ、３．４は
インバータトランジスタ、５．６は高抵抗、７はワード
線、８はグランド線、９はＶＣＣ配線（電源配線）、１
０はビット線、１１はビット■、１２はメモリセルの境
界線、１３は第２の多結晶シリコンの低抵抗部、１４は
第２の多結晶シリコンの高抵抗部、１５はコンタクトホ
ール、１６はアルミ配線、１７はｐ−基板またはｐウェ
ル、１８は分離酸化膜、１９は高温酸化膜、２１はＰＳ
Ｇ膜、２２はダイレクトコンタクトホール、２３は第１
の多結晶シリコンである。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 shows the V of a semiconductor memory device according to an embodiment of the present invention.
A plan view showing the CC wiring, FIG. 2 is a sectional view showing the contact hole portion of this embodiment, FIG. 3 is an equivalent circuit diagram showing the high resistance load type MOS static RAM of this embodiment and the conventional example, and FIG. 4 5 is a plan view showing a conventional VCC wiring, and FIG. 5 is a cross-sectional view showing a contact hole portion of the conventional example. In the figure, 1.2 is an access transistor, 3.4 is an inverter transistor, 5.6 is a high resistance, 7 is a word line, 8 is a ground line, 9 is a VCC wiring (power supply wiring), 1
0 is a bit line, 11 is a bit ■, 12 is a memory cell boundary line, 13 is a low resistance part of the second polycrystalline silicon, 14 is a high resistance part of the second polycrystalline silicon, 15 is a contact hole, 16 is aluminum wiring, 17 is p-substrate or p-well, 18 is isolation oxide film, 19 is high temperature oxide film, 21 is PS
G film, 22 is a direct contact hole, 23 is the first
polycrystalline silicon. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (3)
シリコン層と、高抵抗負荷部と低抵抗部とからなる第２
の多結晶シリコン層と、電源配線として機能するアルミ
配線層とを基板上に所望のパターンに積層してなる半導
体記憶装置において、上記アルミ配線層と、上記第１の
多結晶シリコン層からなる配線部又は上記基板に設けら
れたｎ＾＋拡散層とが、コンタクトホールにて接続され
、該配線部又はｎ＾＋拡散層と、上記第２の多結晶シリ
コン層の低抵抗部とが、ダイレクトコンタクトホールに
て接続されていることを特徴とする半導体記憶装置。(1) A first polycrystalline silicon layer that functions as a gate electrode and wiring, and a second polycrystalline silicon layer consisting of a high resistance load section and a low resistance section.
A semiconductor memory device in which a polycrystalline silicon layer and an aluminum wiring layer functioning as a power supply wiring are laminated in a desired pattern on a substrate, the wiring comprising the aluminum wiring layer and the first polycrystalline silicon layer. The wiring part or n^+ diffusion layer provided in the substrate is connected through a contact hole, and the wiring part or n^+ diffusion layer and the low resistance part of the second polycrystalline silicon layer are directly connected. A semiconductor memory device characterized by being connected through a contact hole.
線として機能するものであることを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。(2) The semiconductor memory device according to claim 1, wherein the low resistance portion of the second polycrystalline silicon layer functions as a power supply wiring.
ィックＲＡＭであることを特徴とする特許請求の範囲第
１項又は第２項記載の半導体記憶装置。(3) The semiconductor memory device according to claim 1 or 2, wherein the semiconductor memory device is a high resistance load type MOS static RAM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092169A JPS63258062A (en) | 1987-04-15 | 1987-04-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092169A JPS63258062A (en) | 1987-04-15 | 1987-04-15 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63258062A true JPS63258062A (en) | 1988-10-25 |
Family
ID=14046929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092169A Pending JPS63258062A (en) | 1987-04-15 | 1987-04-15 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63258062A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287958A (en) * | 1988-05-13 | 1989-11-20 | Fujitsu Ltd | Semiconductor memory |
| JPH04291943A (en) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | Semiconductor device |
| JPH08236627A (en) * | 1995-12-28 | 1996-09-13 | Nippon Precision Circuits Kk | Fabrication of semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151958A (en) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | Semiconductor ic device |
| JPS61241963A (en) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS61283161A (en) * | 1985-06-10 | 1986-12-13 | Hitachi Ltd | Semiconductor device |
-
1987
- 1987-04-15 JP JP62092169A patent/JPS63258062A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151958A (en) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | Semiconductor ic device |
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