JPH0719778B2 - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH0719778B2 JPH0719778B2 JP58067993A JP6799383A JPH0719778B2 JP H0719778 B2 JPH0719778 B2 JP H0719778B2 JP 58067993 A JP58067993 A JP 58067993A JP 6799383 A JP6799383 A JP 6799383A JP H0719778 B2 JPH0719778 B2 JP H0719778B2
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Description
【発明の詳細な説明】 本発明はアルミニウム（以下、Alと略記）層を配線とし
て二層以上使用しているMOS型半導体集積回路装置に関
し、二層以上のAl配線を回路内の同一目的の配線に使用
し、配線抵抗及び接触抵抗を下げたMOS型半導体集積回
路装置に関する。The present invention relates to a MOS type semiconductor integrated circuit device in which two or more aluminum (hereinafter abbreviated as Al) layers are used as wiring, and two or more layers of Al wiring are used for the same purpose in the circuit. The present invention relates to a MOS type semiconductor integrated circuit device used for wiring and having reduced wiring resistance and contact resistance.
年々、MOS型半導体集積回路装置が高集積化，微細化さ
れるとともに、特性の面、すなわちスピードの面でも高
速化が進められている。又、微細化されるために、細い
配線を通して大電流を流すくふうも同時に進められてい
る。すなわち、配線抵抗を下げようという試みであり、
高速化の大きなファクターである。The MOS type semiconductor integrated circuit devices have been highly integrated and miniaturized year by year, and the characteristics, that is, the speed has been increased. In addition, because of the miniaturization, it is being advanced at the same time to pass a large current through a thin wiring. That is, it is an attempt to reduce the wiring resistance,
This is a major factor in speeding up.
MOS型半導体集積回路装置のほとんどがシリコンゲート
化される中で、高集積，高密度及び高速化を要求するメ
モリ，ゲートアレーの中にはAl配線の多層化が目覚まし
く進められている。Almost all MOS type semiconductor integrated circuit devices have been made into silicon gates, and in the memory and gate array that require high integration, high density and high speed, multi-layering of Al wiring has been remarkably advanced.
Alの多層配線を使用したメモリー及びゲートアレーの高
速化等には種々の努力が払われており、主なものを挙げ
ると以下の通りである。Various efforts have been made to increase the speed of memories and gate arrays using Al multi-layer wiring, and the main ones are as follows.
１）配線抵抗を下げる。1) Lower the wiring resistance.
２）配線容量を小さくする。2) Reduce the wiring capacitance.
３）拡散容量を小さくする。3) Reduce the diffusion capacity.
４）パターン設計の段階で最適な回路配置、設計をおこ
なう。4) Optimal circuit layout and design is performed at the pattern design stage.
プロセスサイドだけを取り挙げると、微細化を進めてい
くと、２）の配線容量、３）の拡散容量はおのずと小さ
くなっていき、問題は割と少ない。むしろ、配線抵抗が
大きくなる問題の方が顕著に特性に影響する。それ故、
メモリにおいても、ゲートアレーにおいてもAl多層配線
が使用されてきている。Taking only the process side, as the miniaturization progresses, the wiring capacitance of 2) and the diffusion capacitance of 3) naturally decrease, and the problem is relatively small. On the contrary, the problem that the wiring resistance becomes large significantly affects the characteristics. Therefore,
Al multi-layer wiring has been used in both memories and gate arrays.
Alの多層配線技術が使用されるにいたっても、配線の微
細化や、チップサイズが大型化し配線が長くなるため抵
抗が非常に問題化されている。Even when the Al multi-layer wiring technology is used, the resistance becomes a serious problem because the wiring becomes finer and the chip size becomes larger and the wiring becomes longer.
現在、Al配線層の層抵抗（シート抵抗）は、厚みにもよ
るが、10000Åの厚みで約0.03Ω／ロである。At present, the layer resistance (sheet resistance) of the Al wiring layer is about 0.03Ω / B at a thickness of 10,000 Å, though it depends on the thickness.
たとえば５μｍ巾のAl配線が5mmの長さで引き回されて
いるとすると、抵抗は約300Ωとなる。For example, if an Al wiring with a width of 5 μm is routed with a length of 5 mm, the resistance will be about 300Ω.
ゲートアレーの中の１トランジスターのインピーダンス
は、サイズによって差があるが、実用範囲では数10Ωで
ある。比較すると配線抵抗の方が桁ちがいに大きく、そ
れが要因でスピードをおそくしてしまう。Although the impedance of one transistor in the gate array varies depending on the size, it is several tens of Ω in the practical range. By comparison, the wiring resistance is significantly higher, which slows down the speed.
本発明は以上のような欠点について改良を加えたもの
で、本発明の目的は配線抵抗及び配線同士の接触抵抗を
小さくし、しいては、集積回路装置のスピードアップを
はかる事にある。本発明の他の目的については以下の説
明の中でおのずとあきらかになるであろう。The present invention has been made to improve the above-mentioned drawbacks, and an object of the present invention is to reduce the wiring resistance and the contact resistance between wirings, and thus to speed up the integrated circuit device. Other objects of the invention will be self-evident in the following description.
第１図〜第４図に断面構造概略図及び平面略図を示す。
このうち、第１図及び第２図は本発明を理解するための
図であり、第３図及び第４図は本発明の実施例を示す図
である。1 to 4 show a schematic sectional view and a schematic plan view.
Of these, FIGS. 1 and 2 are diagrams for understanding the present invention, and FIGS. 3 and 4 are diagrams showing an embodiment of the present invention.
第１図の断面略図に対して第２図の平面略図が対応し、
第３図の断面略図に対して第４図の平面略図が対応し、
第５図の断面略図に対して第６図の平面略図が対応す
る。The schematic plan view of FIG. 2 corresponds to the schematic sectional view of FIG.
The schematic plan view of FIG. 4 corresponds to the schematic sectional view of FIG.
The schematic plan view of FIG. 6 corresponds to the schematic sectional view of FIG.
第１図，第２図に示すように、１は単結晶シリコン基
板、２はフィールド酸化膜、３は多結晶シリコン配線、
４は層間絶縁膜、５は一層目Al配線、６は層間絶縁膜、
７は二層目Al配線である。As shown in FIGS. 1 and 2, 1 is a single crystal silicon substrate, 2 is a field oxide film, 3 is polycrystalline silicon wiring,
4 is an interlayer insulating film, 5 is a first layer Al wiring, 6 is an interlayer insulating film,
Reference numeral 7 is a second layer Al wiring.
又、８は一層目Al配線と二層目Al配線とを接続するスル
ホールである。Reference numeral 8 is a through hole that connects the first-layer Al wiring and the second-layer Al wiring.
第１図，第２図は３本の多結晶シリコン配線を横切っ
て、クロスオーバーでAl配線を配線している図である
が、一層目、又は二層目だけでは配線抵抗が高くなって
しまうため、クロスオーバー配線に一層目のAl配線と二
層目のAl配線を用い、クロスオーバーの両端で一層目Al
配線と二層目Al配線の接続をスルホールを通してとって
いる。1 and 2 are diagrams in which three polycrystalline silicon wirings are crossed and Al wirings are wired by crossover, but wiring resistance becomes high only in the first layer or the second layer. Therefore, the first layer Al wiring and the second layer Al wiring are used for the crossover wiring, and the first layer Al wiring is used at both ends of the crossover.
The wiring and the second layer Al wiring are connected through a through hole.
上記の場合のクロスオーバー配線の抵抗Rsは、一層目Al
配線の抵抗がR1、二層目Al配線の抵抗がR2とすると、Rs
＝R1R2／R1＋R2となり、R1とR2がほぼ等しいとするとRs
＝R1/2となり、一層だけの配線の半分となる。In the above case, the resistance Rs of the crossover wiring is
If the resistance of the wiring is R 1 and the resistance of the second layer Al wiring is R 2 , then Rs
= R 1 R 2 / R 1 + R 2 and assuming that R 1 and R 2 are almost equal, Rs
= R 1/2, which is half the wiring of only one layer.
上記の第１図及び第２図に示した構造では、配線抵抗は
著しく低減できるが、スルホールが２箇所しかいないた
めに、配線同士の接触抵抗が大きいという問題がある。
そこで本発明は配線抵抗の低減と共に接触抵抗の低減を
も達成するものであり、つぎの第３図から第４図を用い
て本発明の実施例を詳細に説明する。In the structure shown in FIGS. 1 and 2, the wiring resistance can be significantly reduced, but there is a problem that the contact resistance between the wirings is large because there are only two through holes.
Therefore, the present invention achieves not only a reduction in wiring resistance but also a reduction in contact resistance. An embodiment of the present invention will be described in detail with reference to FIGS. 3 to 4 below.
第３図及び第４図に示すように、11は単結晶シリコン基
板、12はフィールド酸化膜、13は多結晶シリコン配線、
14は層間絶縁膜、15は一層目Al配線、16は層間絶縁膜、
17は二層目Al配線である。As shown in FIGS. 3 and 4, 11 is a single crystal silicon substrate, 12 is a field oxide film, 13 is polycrystalline silicon wiring,
14 is an interlayer insulating film, 15 is a first layer Al wiring, 16 is an interlayer insulating film,
17 is the second layer Al wiring.
又、18は一層目Al配線と二層目Al配線とを接続するスル
ホールである。Reference numeral 18 is a through hole that connects the first-layer Al wiring and the second-layer Al wiring.
第３図及び第４図の例は、スルホールをクロスオーバー
配線の途中に多数もうけた構造であり、クロスオーバー
配線の抵抗は、第１図及び第２図に示した例とほとんど
かわらず、小さくなる。ただし、スルホールを多くもう
けると一層目のAl配線と二層目のAl配線の接触抵抗を小
さくする事ができる。The example of FIGS. 3 and 4 has a structure in which a large number of through holes are provided in the middle of the crossover wiring, and the resistance of the crossover wiring is small, almost the same as the example shown in FIGS. 1 and 2. Become. However, if more through holes are provided, the contact resistance between the first-layer Al wiring and the second-layer Al wiring can be reduced.
以上のようにAl配線を二層以上配線として用いているMO
S型半導体集積回路装置において、本発明の方法を用い
ると、配線抵抗及び配線同士の接触抵抗が小さくなり、
スピードアップにつながる。As described above, MO that uses Al wiring as two or more layers
In the S-type semiconductor integrated circuit device, by using the method of the present invention, the wiring resistance and the contact resistance between the wirings are reduced,
It leads to speedup.
又、本発明の例では二層のAl配線を用いた例を挙げて説
明をしたが、三層以上の場合も同様である。Further, although the example of the present invention has been described with reference to the example using the two-layered Al wiring, the same applies to the case of three or more layers.
なお、本発明の例では多結晶シリコン配線をクロスオー
バーする例についてのみ説明したが、下の配線が他のシ
リサイド配線、又はメタル配線であっても同様である。In the example of the present invention, only the example in which the polycrystalline silicon wiring is crossed over is described, but the same is true even if the underlying wiring is another silicide wiring or a metal wiring.
又、本発明の例として多結晶シリコン配線をクロスオー
バーする例についてのみ説明したが、下に配線がない場
合でも同様である。Further, as the example of the present invention, only the example of crossing over the polycrystalline silicon wiring has been described, but the same is true even when there is no wiring below.
第１図及び第２図は、本発明を説明するための図であ
り、第１図は断面図を示し、第２図は第１図の平面図を
示す。 第３図及び第４図は、本発明の実施例を示す図であり、
第３図は断面図を示し、第４図は第３図の平面図を示
す。 １……単結晶シリコン基板 ５……一層目Al配線 ７……二層目Al配線1 and 2 are views for explaining the present invention, in which FIG. 1 shows a sectional view and FIG. 2 shows a plan view of FIG. 3 and 4 are views showing an embodiment of the present invention,
FIG. 3 shows a sectional view, and FIG. 4 shows a plan view of FIG. 1 …… Single crystal silicon substrate 5 …… First layer Al wiring 7 …… Second layer Al wiring
Claims (1)
導体集積回路装置において、 （ａ）半導体基板上方に形成された複数の多結晶シリコ
ン配線層、 （ｂ）前記複数の多結晶シリコン配線層上に形成された
第一絶縁膜、 （ｃ）前記第一絶縁膜上に形成され、かつ前記多結晶シ
リコン配線層と垂直な方向に延在するとともに前記複数
の多結晶シリコン層を挟むように存在する第一の端部と
第二の端部を有する所定形状の第一アルミニウム配線、 （ｄ）前記第一アルミニウム配線上に形成された第二絶
縁膜、 （ｅ）前記第一のアルミニウム配線上の前記第一の端部
と前記第二の端部との間に存在する部分の前記第二絶縁
膜上に形成された３つ以上のスルホール、 （ｆ）前記スルホール部分により露出している前記第一
アルミニウム配線及び前記第二絶縁膜上に形成され、か
つ前記第一アルミニウム配線と同じ方向に延在すると共
に、前記第一アルミニウム配線と電気的に接続する第二
アルミニウム配線、 を有し、前記第一アルミニウム配線と前記第二アルミニ
ウム配線とで１つの配線層を構成することを特徴とする
半導体集積回路装置。1. A semiconductor integrated circuit device using two or more layers of aluminum wiring, comprising: (a) a plurality of polycrystalline silicon wiring layers formed above a semiconductor substrate; and (b) a plurality of polycrystalline silicon wiring layers. A first insulating film formed on the first insulating film, and (c) exists so as to extend in a direction perpendicular to the polycrystalline silicon wiring layer and sandwich the plurality of polycrystalline silicon layers. A first aluminum wiring having a predetermined shape having a first end portion and a second end portion, (d) a second insulating film formed on the first aluminum wiring, (e) on the first aluminum wiring Of three or more through holes formed on the second insulating film in a portion existing between the first end portion and the second end portion of (f) the portion exposed by the through hole portion. First aluminum wiring and A second aluminum wiring formed on the second insulating film, extending in the same direction as the first aluminum wiring, and electrically connected to the first aluminum wiring; A semiconductor integrated circuit device, comprising: and a second aluminum wiring forming one wiring layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58067993A JPH0719778B2 (en) | 1983-04-18 | 1983-04-18 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58067993A JPH0719778B2 (en) | 1983-04-18 | 1983-04-18 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59194448A JPS59194448A (en) | 1984-11-05 |
| JPH0719778B2 true JPH0719778B2 (en) | 1995-03-06 |
Family
ID=13360993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58067993A Expired - Lifetime JPH0719778B2 (en) | 1983-04-18 | 1983-04-18 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719778B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0130776B1 (en) * | 1987-09-19 | 1998-04-06 | 미다 가쓰시게 | Semiconductor integrated circuit device |
| JPS6481250A (en) * | 1987-09-22 | 1989-03-27 | Nec Corp | Semiconductor memory device having multilayer metal wiring structure |
| JP2710253B2 (en) * | 1989-01-19 | 1998-02-10 | 三洋電機株式会社 | Multilayer wiring structure of semiconductor integrated circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583379B2 (en) * | 1977-01-24 | 1983-01-21 | 株式会社日立製作所 | semiconductor equipment |
-
1983
- 1983-04-18 JP JP58067993A patent/JPH0719778B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59194448A (en) | 1984-11-05 |
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