JP2887623B2 - Semiconductor memory device and method of manufacturing the same - Google Patents
Semiconductor memory device and method of manufacturing the sameInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、TFT(thin f
ilm transistor)負荷型SRAM(st
atic random access memor
y)と呼ばれる半導体記憶装置及びその製造方法の改良
に関する。The present invention relates to a TFT (thin f
ilm transformer) load type SRAM (st
atic random access memory
The present invention relates to an improvement in a semiconductor memory device called y) and a method of manufacturing the same.
【0002】近年に至るまで、SRAMとして高抵抗を
負荷とする型式のものが多用されてきた。然しながら、
集積度が向上してメモリ・セル数が増加すると、消費電
流が増加して様々な問題が発生するので、それを回避し
なければならないことや半導体技術の進歩もあってTF
Tを負荷とするSRAMが実現されるようになった。と
ころが、TFTを負荷とすることに起因して、別の新た
な問題が起こるので、それを解消する必要がある。[0002] Until recently, SRAMs having a high resistance load have been widely used. However,
As the degree of integration increases and the number of memory cells increases, the current consumption increases and various problems occur.
An SRAM with a load of T has been realized. However, another new problem is caused by using the TFT as a load, and it is necessary to solve it.
【0003】[0003]
【従来の技術】図33乃至図42は高抵抗負荷型SRA
Mを製造する方法の従来例を解説する為の工程要所に於
ける要部切断側面図を、また、図43乃至図48は高抵
抗負荷型SRAMを製造する方法の従来例を解説する為
の工程要所に於ける要部平面図をそれぞれ表してあり、
以下、これ等の図を参照しつつ説明する。尚、図33乃
至図42の要部切断側面図は要部平面図である図48に
表されている線Y−Yに沿う切断面を採ってある。2. Description of the Related Art FIGS. 33 to 42 show a high resistance load type SRA.
FIGS. 43 to 48 are views for explaining a conventional example of a method of manufacturing a high-resistance load type SRAM. FIG. 43 to FIG. 48 are views for explaining a conventional example of a method of manufacturing a high resistance load type SRAM. The main part plan view at the important points of the process is shown respectively,
Hereinafter, description will be made with reference to these figures. Note that the main part cut-away side views of FIGS. 33 to 42 are cut planes along the line YY shown in FIG. 48 which is a main part plan view.
【0004】図33及び図43参照 33−(1) 例えば二酸化シリコン(SiO2 )膜をパッド膜とし、
その上に積層された窒化シリコン(Si3 N4 )膜を耐
酸化性マスク膜とする選択的熱酸化(例えばlocal
oxidation of silicon:LOC
OS)法を適用することに依り、シリコン半導体基板1
上にSiO2 からなる厚さ例えば4000〔Å〕のフィ
ールド絶縁膜2を形成する。 33−(2) 選択的熱酸化を行う際に用いたSi3 N4 膜やSiO2
膜を除去してシリコン半導体基板1に於ける活性領域を
表出させる。See FIGS. 33 and 43. 33- (1) For example, a silicon dioxide (SiO 2 ) film is used as a pad film,
Selective thermal oxidation (eg, local) using a silicon nitride (Si 3 N 4 ) film laminated thereon as an oxidation resistant mask film
oxidation of silicon: LOC
By applying the (OS) method, the silicon semiconductor substrate 1
A field insulating film 2 made of SiO 2 and having a thickness of, for example, 4000 [Å] is formed thereon. 33- (2) Si 3 N 4 film or SiO 2 used for performing selective thermal oxidation
The active region in the silicon semiconductor substrate 1 is exposed by removing the film.
【0005】図34及び図43参照 34−(1) 熱酸化法を適用することに依り、SiO2 からなる厚さ
例えば100〔Å〕のゲート絶縁膜3を形成する。 34−(2) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜3の選択的エッ
チングを行ってコンタクト・ホール3Aを形成する。See FIGS. 34 and 43. 34- (1) A gate insulating film 3 made of SiO 2 and having a thickness of, for example, 100 [例 え ば] is formed by applying a thermal oxidation method. 34- (2) Forming contact hole 3A by performing selective etching of gate insulating film 3 by applying a resist process in photolithography technology and a wet etching method using an etchant as hydrofluoric acid I do.
【0006】図35及び図43参照 35−(1) 化学気相堆積(chemical vapor dep
osition:CVD)法を適用することに依り、厚
さ例えば1500〔Å〕である第一の多結晶シリコン膜
を形成する。 35−(2) 気相拡散法を適用することに依り、例えば1×10
21〔cm-3〕の燐(P)の導入を行ってn+ −不純物領域
5′を形成する。尚、図43では、簡明にする為、第一
の多結晶シリコン膜を省略してある。See FIGS. 35 and 43. 35- (1) Chemical vapor deposition
A first polycrystalline silicon film having a thickness of, for example, 1500 [Å] is formed by applying the position (CVD) method. 35- (2) By applying the gas phase diffusion method, for example, 1 × 10
21 [cm -3 ] of phosphorus (P) is introduced to form an n + -impurity region 5 '. In FIG. 43, the first polycrystalline silicon film is omitted for simplicity.
【0007】図36及び図44参照 36−(1) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 とする反応性イ
オン・エッチング(reactive ion etc
hing:RIE)法を適用することに依り、第一の多
結晶シリコン膜のパターニングを行ってゲート電極4を
形成する。尚、このゲート電極4はワード線、ドライバ
・トランジスタのゲート電極である。 36−(2) イオン注入法を適用することに依り、ドーズ量を3×1
015〔cm-2〕、加速エネルギを40〔keV〕としてA
sイオンの打ち込みを行ってソース領域5及びドレイン
領域6を形成する。See FIGS. 36 and 44. 36- (1) Reactive ion etching (reactive ion etc) using resist process and etching gas of CCl 4 / O 2 in photolithography technology
In this case, the gate electrode 4 is formed by patterning the first polycrystalline silicon film by applying the Hing (RIE) method. The gate electrode 4 is a word line and a gate electrode of a driver transistor. 36- (2) A dose amount of 3 × 1 is obtained by applying the ion implantation method.
0 15 [cm -2 ], acceleration energy 40 [keV], A
The source region 5 and the drain region 6 are formed by implanting s ions.
【0008】図37及び図44参照 37−(1) CVD法を適用することに依り、厚さ例えば1000
〔Å〕のSiO2 からなる絶縁膜7を形成する。 37−(2) フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをCHF3 /HeとするRIE
法を適用することに依って接地線コンタクト・ホール7
Aを形成する。尚、接地線コンタクト・ホール7Aは図
37では見えない。FIG. 37 and FIG. 44 37- (1) A thickness of, for example, 1000 by applying the CVD method.
[Å] The insulating film 7 made of SiO 2 is formed. 37- (2) Resist Process in Photolithography Technology and RIE Using CHF 3 / He as Etching Gas
Ground line contact hole 7 by applying the
Form A. The ground line contact hole 7A is not visible in FIG.
【0009】図38及び図45参照 38−(1) CVD法を適用することに依り、厚さ例えば1500
〔Å〕の第二の多結晶シリコン膜を形成する。 38−(2) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 とするRIE法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行って接地線8を形成する。38- (1) 38- (1) The thickness is, for example, 1500 by applying the CVD method.
[2] A second polycrystalline silicon film is formed. 38- (2) By applying a resist process in photolithography technology and an RIE method in which an etching gas is CCl 4 / O 2 , a second polycrystalline silicon film is patterned and a ground line is formed. 8 is formed.
【0010】図39及び図45参照 39−(1) CVD法を適用することに依り、厚さ例えば1000
〔Å〕のSiO2 からなる絶縁膜9を形成する。 39−(2) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /HeとするRIE法
を適用することに依り、絶縁膜9の選択的エッチングを
行って負荷抵抗コンタクト・ホール9Aを形成する。See FIGS. 39 and 45. 39- (1) A thickness of, for example, 1000 by applying the CVD method.
[Å] The insulating film 9 made of SiO 2 is formed. 39- (2) The resist process in the photolithography technique and the application of the RIE method using CHF 3 / He as an etching gas are performed to selectively etch the insulating film 9 and to provide a load resistance contact hole. 9A is formed.
【0011】図40及び図46参照 40−(1) CVD法を適用することに依り、厚さ例えば1500
〔Å〕の第三の多結晶シリコン膜を形成する。 40−(2) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を1
×1015〔cm-2〕、また、加速エネルギを30〔ke
V〕として、正側電源電圧VCCの供給線となるべき部分
及び高抵抗負荷がゲート電極4とコンタクトする部分に
Asイオンの打ち込みを行う。 40−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 とするRIE法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分10、高抵抗負荷1
1、VCC供給線12を形成する。See FIGS. 40 and 46. 40- (1) The thickness is, for example, 1500 by applying the CVD method.
[3] A third polycrystalline silicon film is formed. 40- (2) Applying a resist process and an ion implantation method in the photolithography technology to reduce the dose to 1
× 10 15 [cm -2 ] and acceleration energy of 30 [ke]
V], As ions are implanted into a portion to be a supply line of the positive power supply voltage V CC and a portion where the high resistance load contacts the gate electrode 4. 40- (3) A third polycrystalline silicon film is patterned by applying a resist process in photolithography technology and an RIE method in which an etching gas is CCl 4 / O 2, and a contact portion is formed. 10. High resistance load 1
1. Vcc supply line 12 is formed.
【0012】図41及び図46参照 41−(1) CVD法を適用することに依り、厚さ例えば1000
〔Å〕のSiO2 からなる絶縁膜及び厚さ例えば500
0〔Å〕の燐珪酸ガラス(phospho−silic
ate glass:PSG)からなる絶縁膜を形成す
る。尚、図では、前記二層の絶縁膜を一体にして表して
あり、これを絶縁膜13とする。 41−(2) 絶縁膜13をリフローして平坦化する為の熱処理を行
う。 41−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /HeとするRIE法
を適用することに依り、絶縁膜13等の選択的エッチン
グを行ってビット線コンタクト・ホール13Aを形成す
る。See FIGS. 41 and 46. 41- (1) A thickness of, for example, 1000 by applying the CVD method.
[Å] an insulating film made of SiO 2 and a thickness of, for example, 500
0 [Å] phospho-silicate glass (phospho-silicic glass)
a) (insulating glass: PS glass). In the drawing, the two layers of the insulating film are integrally shown, and this is referred to as an insulating film 13. 41- (2) A heat treatment for reflowing and planarizing the insulating film 13 is performed. 41- (3) Selective etching of the insulating film 13 and the like is performed by applying a resist process in photolithography technology and an RIE method in which an etching gas is CHF 3 / He, and A hole 13A is formed.
【0013】図42及び図47参照 42−(1) スパッタリング法を適用することに依って厚さ例えば1
〔μm〕のAl膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線14を形成する。尚、図33乃至図47に記載された
記号で説明されていないもの、例えば、BLなどは後に
説明する図49と対比すると明らかになる。See FIGS. 42 and 47. 42- (1) By applying the sputtering method, a thickness of, for example, 1
An [μm] Al film is formed, and is patterned by applying a normal photolithography technique to form a bit line 14. Note that those not described with reference to the symbols described in FIGS. 33 to 47, such as BL, will be apparent from comparison with FIG. 49 described later.
【0014】図48は前記説明した工程を経て完成され
た高抵抗負荷型SRAMの要部平面図であり、図33乃
至図47に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にする
為、図48では図42並びに図47に見られるAlから
なるビット線は除去してある。FIG. 48 is a plan view of a main part of a high resistance load type SRAM completed through the above-described steps. The same symbols as those used in FIGS. It has meaning. However, for simplicity, the bit lines made of Al shown in FIGS. 42 and 47 are removed in FIG.
【0015】図49は図33乃至図48について説明し
た高抵抗負荷型SRAMの要部等価回路図を表してい
る。図に於いて、Q1及びQ2は駆動用トランジスタ、
Q3及びQ4はトランスファ・ゲート・トランジスタ、
R1及びR2は高抵抗負荷、WLはワード線、BL及び
/BLはビット線、S1及びS2はノード、VCCは正側
電源電圧、VSSは負側電源電圧をそれぞれ示している。FIG. 49 is an equivalent circuit diagram of a main part of the high resistance load type SRAM described with reference to FIGS. In the figure, Q1 and Q2 are driving transistors,
Q3 and Q4 are transfer gate transistors,
R1 and R2 are high resistance loads, WL is a word line, BL and / BL are bit lines, S1 and S2 are nodes, V CC is a positive power supply voltage, and V SS is a negative power supply voltage.
【0016】この高抵抗負荷型SRAMに於ける動作、
特に、記憶保持については次のようにして行われる。
今、正側電源電圧VCC=5〔V〕、負側電源電圧VSS=
0〔V〕にそれぞれ設定され、ノードS1=5〔V〕、
ノードS2=0〔V〕であるとすると、トランジスタQ
2がオン状態、トランジスタQ1がオフ状態になってい
る。ノードS1に於いては、トランジスタQ1がオフ状
態で、且つ、その場合の抵抗値が高抵抗負荷R1に比較
して充分に高ければ、電位は5〔V〕に維持される。ノ
ードS2に於いては、トランジスタQ2がオン状態で、
且つ、その場合の抵抗値が高抵抗負荷R2に比較して充
分に低ければ、電位は0〔V〕に維持される。The operation in the high resistance load type SRAM,
In particular, storage is performed as follows.
Now, the positive power supply voltage V CC = 5 [V], the negative power supply voltage V SS =
0 [V], the node S1 = 5 [V],
Assuming that the node S2 = 0 [V], the transistor Q
2 is on, and transistor Q1 is off. At the node S1, the potential is maintained at 5 [V] when the transistor Q1 is off and the resistance value in that case is sufficiently higher than the high resistance load R1. At the node S2, when the transistor Q2 is on,
If the resistance value in this case is sufficiently lower than the high resistance load R2, the potential is maintained at 0 [V].
【0017】ところが、前記条件下では、正側電源電圧
VCC供給線側からノードS2を介して負側電源電圧VSS
供給線側に直流電流が流れ、その値は高抵抗負荷R2の
値に反比例する。However, under the above conditions, the negative power supply voltage V SS is supplied from the positive power supply voltage V CC supply line side through the node S2.
A direct current flows on the supply line side, and its value is inversely proportional to the value of the high resistance load R2.
【0018】このような高抵抗負荷型SRAMの集積度
が高くなると、一チップ当たりのメモリ・セル数は増加
するから、メモリ・セル当たりの消費電流を低減させな
いとチップ全体の消費電流は大きくなってしまう。そこ
で、前記の直流電流を小さくしなければならないのであ
るが、それには、高抵抗負荷R2及びR1の値を大きく
することが必要となる。然しながら、この抵抗値が大き
くした場合には、駆動用トランジスタがオフになってい
る側のノード、前記の例では、ノードS1に於ける電位
を安定に維持することが難しくなる。As the degree of integration of such a high resistance load type SRAM increases, the number of memory cells per chip increases. Therefore, unless the current consumption per memory cell is reduced, the current consumption of the entire chip increases. Would. Therefore, the DC current has to be reduced, and this requires increasing the values of the high resistance loads R2 and R1. However, when the resistance value is increased, it becomes difficult to stably maintain the potential at the node on the side where the driving transistor is turned off, in the example described above.
【0019】前記説明したような背景があって、高抵抗
の代わりにTFTを負荷とするTFT負荷型SRAMが
登場したのである。With the background described above, a TFT load type SRAM using a TFT instead of a high resistance has appeared.
【0020】ここでTFT負荷型SRAMについて説明
するが、前記高抵抗負荷型SRAMの説明と同様、先
ず、TFT負荷型SRAMを製造する場合から説明しよ
う。Here, the TFT load type SRAM will be described. As in the case of the high resistance load type SRAM, first, the case of manufacturing the TFT load type SRAM will be described.
【0021】図50乃至図53はTFT負荷型SRAM
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図を、また、図54乃至図57はTFT
負荷型SRAMを製造する方法の従来例を解説する為の
工程要所に於ける要部平面図をそれぞれ表してあり、以
下、これ等の図を参照しつつ説明する。尚、図50乃至
図53の要部切断側面図は要部平面図である図57に表
されている線Y−Yに沿う切断面を採ってある。尚、前
記説明した高抵抗負荷型SRAMを製造する場合の工程
である33−(1)から39−(2)まで、即ち、負荷
抵抗コンタクト・ホール9Aを形成するまでの工程は、
このTFT負荷型SRAMを製造する工程でも殆ど同じ
であり、唯、第二の多結晶シリコン膜で構成されている
接地線8に対し、第三の多結晶シリコン膜で構成される
TFTに於けるゲート電極が活性領域や第一の多結晶シ
リコン膜で構成されているゲート電極4とコンタクトさ
せるために必要な開口8A(図54を参照)を形成して
ある点が相違するのみであるため、その後の段階から説
明するものとする。勿論、図33乃至図49に於いて用
いた記号と同記号は同部分を表すか或いは同じ意味を持
つものとする。FIGS. 50 to 53 show a TFT load type SRAM.
FIGS. 54 to 57 are cut-away side views of essential parts in important process steps for explaining a conventional example of a method of manufacturing a TFT.
Principal plan views at key process steps for explaining a conventional example of a method of manufacturing a load type SRAM are respectively shown. Hereinafter, description will be made with reference to these drawings. Note that the main part cut-away side views of FIGS. 50 to 53 are taken along a line YY shown in FIG. 57 which is a main part plan view. The steps from 33- (1) to 39- (2), which are the steps for manufacturing the above-described high resistance load type SRAM, that is, the steps up to forming the load resistance contact hole 9A are as follows.
This is almost the same in the process of manufacturing this TFT load type SRAM. Only the ground line 8 made of the second polycrystalline silicon film is connected to the TFT made of the third polycrystalline silicon film. The only difference is that the gate electrode is formed with an opening 8A (see FIG. 54) necessary for making contact with the active region and the gate electrode 4 made of the first polycrystalline silicon film. It will be described from a later stage. Needless to say, the same symbols as those used in FIGS. 33 to 49 represent the same parts or have the same meanings.
【0022】図50及び図54参照 50−(1) CVD法を適用することに依り、厚さ例えば1500
〔Å〕の第三の多結晶シリコン膜を形成する。 50−(2) イオン注入法を適用することに依り、ドーズ量を1×1
015〔cm-2〕、そして、加速エネルギを20〔keV〕
とし、Pイオンの打ち込みを行う。 50−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 とするRIE法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってTFTのゲート電極15を形成する。See FIGS. 50 and 54. 50- (1) The thickness is, for example, 1500 by applying the CVD method.
[3] A third polycrystalline silicon film is formed. 50- (2) By applying the ion implantation method, the dose amount is set to 1 × 1
0 15 [cm -2 ] and acceleration energy 20 [keV]
And implant P ions. 50- (3) The third polycrystalline silicon film is patterned by applying a resist process in the photolithography technique and an RIE method using CCl 4 / O 2 as an etching gas. The gate electrode 15 is formed.
【0023】図51及び図54参照 51−(1) CVD法を適用することに依り、SiO2 からなる厚さ
例えば300〔Å〕であるTFTのゲート絶縁膜16を
形成する。 51−(2) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜16の選択的
エッチングを行ってドレイン・コンタクト・ホール16
Aを形成する。Referring to FIGS. 51 and 54, 51- (1) A gate insulating film 16 of TFT having a thickness of, for example, 300 [Å] made of SiO 2 is formed by applying the CVD method. 51- (2) Selective etching of the gate insulating film 16 is performed by applying a resist process in photolithography technology and a wet etching method using hydrofluoric acid as an etchant to form a drain contact hole. 16
Form A.
【0024】図52及び図55参照 52−(1) CVD法を適用することに依り、厚さ例えば500
〔Å〕の第四の多結晶シリコン膜を形成する。 52−(2) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を1
×1014〔cm-2〕、また、加速エネルギを5〔keV〕
として、TFTのソース領域及びドレイン領域となるべ
き部分、Vcc供給線となるべき部分にBイオンの打ち込
みを行う。 52−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 とするRIE法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってTFTのソース領域17、ドレイン領
域18、チャネル領域19、VCC供給線20を形成す
る。See FIGS. 52 and 55. 52- (1) The thickness is, for example, 500 by applying the CVD method.
[4] A fourth polycrystalline silicon film is formed. 52- (2) Applying a resist process and an ion implantation method in the photolithography technology to reduce the dose to 1
× 10 14 [cm -2 ] and acceleration energy of 5 [keV]
Then, B ions are implanted into a portion to be a source region and a drain region of the TFT and a portion to be a Vcc supply line. 52- (3) By applying a resist process in photolithography technology and an RIE method in which an etching gas is CCl 4 / O 2 , a fourth polycrystalline silicon film is patterned to form a TFT. A source region 17, a drain region 18, a channel region 19, and a V CC supply line 20 are formed.
【0025】図53及び図56参照 53−(1) CVD法を適用することに依り、厚さ例えば1000
〔Å〕のSiO2 からなる絶縁膜並びに厚さ例えば50
00〔Å〕のPSGからなる絶縁膜を形成する。尚、こ
の図に於いても、図41及び図42と同様、二層の絶縁
膜を一体にして表してあり、これを絶縁膜21とする。 53−(2) 絶縁膜21をリフローして平坦化する為の熱処理を行
う。 53−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /HeとするRIE法
を適用することに依り、絶縁膜21等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 53−(4) スパッタリング法を適用することに依って厚さ例えば1
〔μm〕のAl膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線22を形成する。尚、図50乃至図56に記載された
記号で説明されていないもの、例えば、BLなどは後に
説明する図58と対比すると明らかになる。See FIGS. 53 and 56. 53- (1) The thickness is, for example, 1000 by applying the CVD method.
[Å] SiO 2 insulating film and thickness of, for example, 50
An insulating film made of 00 [Å] PSG is formed. In this figure, as in FIGS. 41 and 42, two layers of the insulating film are integrally shown, and this is referred to as an insulating film 21. 53- (2) A heat treatment for reflowing and planarizing the insulating film 21 is performed. 53- (3) Selective etching of the insulating film 21 and the like is performed by applying a resist process in photolithography technology and an RIE method using CHF 3 / He as an etching gas to perform bit line contact. Form a hole. 53- (4) The thickness, for example, 1 by applying the sputtering method
A [μm] Al film is formed and is patterned by applying a normal photolithography technique to form a bit line 22. Those not described with reference to the symbols shown in FIGS. 50 to 56, such as BL, will be apparent from comparison with FIG. 58 described later.
【0026】図57は前記説明した工程を経て完成され
たTFT負荷型SRAMの要部平面図であり、図33乃
至図56に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にするた
め、図57では図53並びに図56に見られるAlから
なるビット線は除去してある。FIG. 57 is a plan view of a principal part of the TFT load type SRAM completed through the above-described steps. The same symbols as used in FIGS. 33 to 56 represent the same parts or have the same meanings. Have However, for simplicity, the bit lines made of Al shown in FIGS. 53 and 56 are removed in FIG.
【0027】図58は図50乃至図56について説明し
たTFT負荷型SRAMの要部等価回路図を表してい
る。尚、図50乃至図57と図49に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。図に於いて、Q5及びQ6は負荷用TFTである
トランジスタをそれぞれ示している。FIG. 58 is a main part equivalent circuit diagram of the TFT load type SRAM described with reference to FIGS. It is to be noted that the same symbols as those used in FIGS. 50 to 57 and FIG. 49 represent the same portions or have the same meanings. In the figure, Q5 and Q6 indicate transistors which are load TFTs, respectively.
【0028】このTFT負荷型SRAMに於ける動作、
特に、記憶保持については次のようにして行われる。The operation in this TFT load type SRAM,
In particular, storage is performed as follows.
【0029】今、正側電源電圧VCC=5〔V〕、負側電
源電圧VSS=0〔V〕にそれぞれ設定され、ノードS1
=5〔V〕、ノードS2=0〔V〕であるとすると、ト
ランジスタQ2がオン状態で且つトランジスタQ6がオ
フ状態、そして、トランジスタQ1がオフ状態で且つト
ランジスタQ5がオン状態になっている。ノードS1に
於いては、トランジスタQ1がオフ状態であって、且
つ、その場合の抵抗値がトランジスタQ5のオン状態に
比較して充分に高ければ、電位は5〔V〕に維持され
る。ノードS2に於いては、トランジスタQ2がオン状
態であって、且つ、その場合の抵抗値がトランジスタQ
6のオフ状態に比較して充分に低ければ、電位は0
〔V〕に維持される。Now, the positive power supply voltage V CC = 5 [V] and the negative power supply voltage V SS = 0 [V] are set, respectively, and the node S1
= 5 [V] and the node S2 = 0 [V], the transistor Q2 is on and the transistor Q6 is off, and the transistor Q1 is off and the transistor Q5 is on. At the node S1, the potential is maintained at 5 [V] when the transistor Q1 is off and the resistance value in that case is sufficiently higher than the on state of the transistor Q5. At the node S2, the transistor Q2 is in the ON state, and the resistance value in that case is the transistor Q2.
If the potential is sufficiently low compared to the off state of No. 6, the potential becomes 0
[V] is maintained.
【0030】このように、前記条件下では、負荷である
トランジスタQ5或いはトランジスタQ6の抵抗値が記
憶情報に応じて変化するので、前記高抵抗負荷型SRA
Mに於ける問題は解消され、安定な情報記憶を行うこと
ができる。尚、ここで用いたトランジスタQ5及びQ6
のチャネル、即ち、負荷用TFTに於けるチャネルは多
結晶シリコンで構成され、結晶状態が単結晶に比較して
遙に悪いものであるから、オフ状態にある場合に於いて
も電流がリークし易く、そのリーク電流は、そのままチ
ップの消費電流となってしまうので、成るべく小型に作
成することが望ましい。As described above, under the above conditions, the resistance value of the transistor Q5 or the transistor Q6, which is a load, changes according to the stored information.
The problem in M is solved, and stable information storage can be performed. The transistors Q5 and Q6 used here
The channel of the load TFT, that is, the channel in the load TFT is made of polycrystalline silicon, and its crystal state is much worse than that of a single crystal. Since the leakage current is the current consumption of the chip as it is, it is desirable to make it as small as possible.
【0031】ところで、図53を見れば明らかである
が、このTFT負荷型SRAMに於いては、最上層にA
l膜からなるビット線22が設けてあり、PSGなどか
らなる絶縁膜21を介し、ビット線22の直下に負荷用
TFTのチャネルが存在している。By the way, as is apparent from FIG. 53, in this TFT load type SRAM, A
A bit line 22 made of an l film is provided, and a channel of a load TFT exists immediately below the bit line 22 via an insulating film 21 made of PSG or the like.
【0032】このような構成は、Al膜からなるビット
線22をゲート電極、また、その下の絶縁膜21をゲー
ト絶縁膜とするトランジスタと見做すことができ、そし
て、ゲート電極であるビット線22の電位は0〔V〕
(VSS)〜5〔V〕(VCC)の間を変化し、その為、オ
フ状態にあるべきTFT、即ち、トランジスタQ6がオ
ン状態に近くなり、リーク電流が増加し、寄生効果が顕
著になってしまう。そこで、このような問題を解消しよ
うとして、TFT負荷型SRAMの改良型である二重ゲ
ート構造TFT負荷型SRAMが開発された。Such a structure can be regarded as a transistor having the bit line 22 made of an Al film as a gate electrode and the insulating film 21 thereunder as a gate insulating film. The potential of the line 22 is 0 [V]
(V ss ) to 5 [V] (V cc ), so that the TFT which should be in the off state, ie, the transistor Q6, is close to the on state, the leakage current increases, and the parasitic effect is remarkable. Become. In order to solve such a problem, a TFT with a double gate structure, which is an improved type of the TFT with load, has been developed.
【0033】この二重ゲート構造TFT負荷型SRAM
では、図50乃至図58について説明したTFT負荷型
SRAMに於ける第三の多結晶シリコン膜、具体的に
は、TFTのゲート電極15と全く同じパターンをもつ
第二ゲート電極を構成する第五の多結晶シリコン膜をソ
ース領域17、ドレイン領域18、チャネル領域19、
VCC供給線20などを構成している第四の多結晶シリコ
ン膜とAlからなるビット線22との間に介在させるこ
とで前記問題を解消している。This double gate structure TFT load type SRAM
Now, the third polycrystalline silicon film in the TFT load type SRAM described with reference to FIGS. 50 to 58, specifically, the fifth gate electrode having the same pattern as the gate electrode 15 of the TFT is formed. Of the polycrystalline silicon film of source region 17, drain region 18, channel region 19,
The above problem is solved by interposing between the fourth polycrystalline silicon film constituting the V CC supply line 20 and the like and the bit line 22 made of Al.
【0034】図59乃至図61は二重ゲート構造TFT
負荷型SRAMを製造する方法の従来例を解説する為の
工程要所に於ける要部切断側面図をそれぞれ表してあ
り、以下、これ等の図を参照しつつ説明する。尚、前記
説明したTFT負荷型SRAMを製造する場合の工程で
ある50−(1)から52−(3)まで、即ち、TFT
のソース領域17、ドレイン領域18、チャネル領域1
9、VCC供給線20を形成するまでの工程は、この二重
ゲート構造TFT負荷型SRAMを製造する工程でも殆
ど同じである為、その後の段階から説明するものとす
る。勿論、図33乃至図58に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。FIGS. 59 to 61 show TFTs having a double gate structure.
FIGS. 2A and 2B are cut-away side views of essential parts at important steps in a process for explaining a conventional example of a method of manufacturing a load type SRAM, and will be described below with reference to these figures. The steps from 50- (1) to 52- (3), which are the steps for manufacturing the above-described TFT load type SRAM,
Source region 17, drain region 18, channel region 1
9. Since the steps up to the formation of the V CC supply line 20 are almost the same in the steps of manufacturing this double gate structure TFT load type SRAM, they will be described from the subsequent steps. Needless to say, the same symbols as those used in FIGS. 33 to 58 represent the same parts or have the same meanings.
【0035】図59参照 59−(1) CVD法を適用することに依り、SiO2 からなる厚さ
例えば500〔Å〕である絶縁膜23を形成する。 59−(2) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 +HeとするRIE法
を適用することに依って、絶縁膜23の選択的エッチン
グを行って第四の多結晶シリコン膜に対するコンタクト
・ホール23Aを形成する。59- (1) An insulating film 23 made of SiO 2 and having a thickness of, for example, 500 [Å] is formed by applying the CVD method. 59- (2) The fourth polycrystal is formed by selectively etching the insulating film 23 by applying a resist process in photolithography and an RIE method using CHF 3 + He as an etching gas. A contact hole 23A for the silicon film is formed.
【0036】図60参照 60−(1) CVD法を適用することに依り、厚さ例えば1000
〔Å〕の第五の多結晶シリコン膜を形成する。 60−(2) 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば1×1021〔cm-3〕のPを拡散する。 60−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 とするRIE法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行ってTFTの第二ゲート電極24を形成す
る。Referring to FIG. 60, 60- (1) The thickness is, for example, 1000 by applying the CVD method.
[5] A fifth polycrystalline silicon film is formed. 60- (2) By applying the thermal diffusion method, for example, 1 × 10 21 [cm −3 ] of P is diffused into the fifth polycrystalline silicon film. 60- (3) The fifth polycrystalline silicon film is patterned by applying a resist process in photolithography technology and an RIE method in which an etching gas is CCl 4 / O 2 . The second gate electrode 24 is formed.
【0037】図61参照 61−(1) CVD法を適用することに依り、厚さ例えば1000
〔Å〕のSiO2 からなる絶縁膜並びに厚さ例えば50
00〔Å〕のPSGからなる絶縁膜を形成する。尚、こ
の図に於いても、図53と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜25とする。 61−(2) 絶縁膜25をリフローして平坦化する為の熱処理を行
う。 61−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /HeとするRIE法
を適用することに依り、絶縁膜25等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 61−(4) スパッタリング法を適用することに依って厚さ例えば1
〔μm〕のAl膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線26を形成する。Referring to FIG. 61, a thickness of, for example, 1000 is obtained by applying the CVD method.
[Å] SiO 2 insulating film and thickness of, for example, 50
An insulating film made of 00 [Å] PSG is formed. In this figure, as in FIG. 53, two insulating films are integrally shown, and this is referred to as an insulating film 25. 61- (2) A heat treatment for reflowing and flattening the insulating film 25 is performed. 61- (3) Selective etching of the insulating film 25 and the like is performed by applying a resist process in photolithography technology and an RIE method in which an etching gas is CHF 3 / He, and Form a hole. 61- (4) Thickness, for example, 1 by applying the sputtering method
A [μm] Al film is formed, and is patterned by applying a normal photolithography technique to form a bit line 26.
【0038】[0038]
【発明が解決しようとする課題】前記説明したように、
SRAMは、高抵抗負荷型から始まり、TFT負荷型、
二重ゲート構造TFT負荷型へと進展してきた。然しな
がら、先ず、図33乃至図42(特に図42)と図59
乃至61(特に図61)と比較すると明らかになる筈で
あるが、高抵抗負荷型SRAMから二重ゲート構造TF
T負荷型SRAMに移行する際しては、多結晶シリコン
膜が二層も増加し、そして、マスク工程は実に四回も増
加している。As described above,
SRAM starts with a high resistance load type, a TFT load type,
It has progressed to a double gate structure TFT load type. However, first, FIGS. 33 to 42 (particularly, FIG. 42) and FIG.
61 (especially, FIG. 61), it should be clear that the high resistance load type SRAM can be replaced with the double gate structure TF.
In the transition to the T-load type SRAM, the number of polycrystalline silicon films has increased by two layers, and the number of mask steps has actually increased four times.
【0039】ところで、前記したようなSRAMに限ら
ず、半導体記憶装置に於いて、「微細化」、は至上の命
題であって、近年のSRAMも著しく小型化されつつあ
り、この傾向は新たな問題を生起させている。By the way, not only the SRAM as described above, but also "miniaturization" is the most important proposition in semiconductor memory devices. In recent years, the size of the SRAM has been remarkably reduced. Is causing problems.
【0040】一般に、SRAMといえどもメモリ・キャ
パシタが必要であることは良く知られているところであ
り、通常、そのメモリ・キャパシタとしては、ドライバ
・トランジスタと負荷とのノード近傍に在る寄生容量を
利用している。従って、メモリ・キャパシタの容量は、
高抵抗負荷型SRAMが最も小さく、TFT負荷型SR
AMでは少し増加し、二重ゲート構造TFT負荷型SR
AMが最も大きい。It is well known that a memory capacitor is necessary even for an SRAM. Generally, the memory capacitor includes a parasitic capacitance near a node between a driver transistor and a load. We are using. Therefore, the capacity of the memory capacitor is
High resistance load type SRAM is the smallest and TFT load type SR
AM slightly increased, double gate structure TFT load type SR
AM is the largest.
【0041】然しながら、その二重ゲート構造TFT負
荷型SRAMであっても、前記したように微細化が進捗
してくると、メモリ・キャパシタの容量は不足してく
る。However, even with the double gate structure TFT load type SRAM, as described above, as the miniaturization progresses, the capacity of the memory capacitor becomes insufficient.
【0042】そこで、前記したような寄生容量に頼るの
ではなく、意図的にメモリ・キャパシタを別設すること
が必要となるのであるが、前記したように、ただでさえ
マスク工程が増加しているのであるから、メモリ・キャ
パシタを作り込むに際して工程が増加することは極力抑
える必要がある。Therefore, instead of relying on the parasitic capacitance as described above, it is necessary to intentionally provide a separate memory capacitor. However, as described above, the number of mask steps is increased. Therefore, it is necessary to minimize the increase in the number of steps when fabricating a memory capacitor.
【0043】本発明は、二重ゲート構造TFT負荷及び
ドライバ・トランジスタの相互接続を同一のコンタクト
・ホールで行い得る構成にすると共にメモリ・キャパシ
タの対向電極と接地線(VSS電源レベル供給線)を共用
できるようにし、寄生容量のみでなく別設されたメモリ
・キャパシタをもつ二重ゲート構造TFT負荷型SRA
Mを製造する場合の工程数増加を抑えようとする。The present invention provides a structure in which the interconnection of the double gate structure TFT load and the driver transistor can be performed by the same contact hole, and the common electrode of the memory capacitor and the ground line ( VSS power supply line). Double gate structure TFT load type SRA having not only parasitic capacitance but also separately provided memory capacitor
An attempt is made to suppress an increase in the number of steps when manufacturing M.
【0044】[0044]
【課題を解決するための手段】本発明に依る半導体記憶
装置に於いては、 (1)半導体基板(例えばシリコン半導体基板1)に形
成されてフリップ・フロップ回路を構成する一対のドラ
イバ・トランジスタ及び前記半導体基板上の半導体層
(例えば第三の多結晶シリコン膜:図2)に形成された
一対の二重ゲート構造TFT負荷及び前記二重ゲート構
造TFT負荷の上方部分に形成されたメモリ・キャパシ
タを含んで構成され、且つ、二重ゲート構造TFT負荷
のドレイン(例えばドレイン領域18)及び上下ゲート
電極(例えば上側ゲート電極30、下側ゲート電極1
5)とドライバ・トランジスタのゲート(例えばゲート
電極4)或いはドレイン(例えばn+ −ドレイン領域
6)とが相互に接続される接続領域をもったメモリ・セ
ルを備えてなり、前記二重ゲート構造TFT負荷は前記
ドライバ・トランジスタのドレインに接続された下側ゲ
ート電極及び前記下側ゲート電極上に下側ゲート絶縁膜
(例えば下側ゲート絶縁膜16)を介して形成されたチ
ャネル及び前記チャネル上に上側ゲート絶縁膜(例えば
上側ゲート絶縁膜29)を介して形成された上側ゲート
電極を備えること、前記メモリ・キャパシタは蓄積電極
(例えばメモリ・キャパシタの蓄積電極24)及び前記
蓄積電極を覆うメモリ・キャパシタ用誘電体膜(例えば
メモリ・キャパシタ用誘電体膜27)及び前記メモリ・
キャパシタ用誘電体膜を介して前記蓄積電極と対向し且
つ前記ドライバ・トランジスタのソースに接続された接
地線を兼ねる対向電極(例えば接地線を兼ねる対向電極
28)を備えることを特徴とするか、或いは、In a semiconductor memory device according to the present invention, (1) a pair of driver transistors and a pair of driver transistors formed on a semiconductor substrate (for example, a silicon semiconductor substrate 1) to constitute a flip-flop circuit; A pair of double gate structure TFT loads formed on a semiconductor layer (for example, a third polycrystalline silicon film: FIG. 2) on the semiconductor substrate and a memory capacitor formed above the double gate structure TFT load And a drain (for example, drain region 18) of a double gate structure TFT load and upper and lower gate electrodes (for example, upper gate electrode 30, lower gate electrode 1).
5) a memory cell having a connection region where a gate (for example, a gate electrode 4) or a drain (for example, an n + -drain region 6) of a driver transistor is connected to each other; The TFT load includes a lower gate electrode connected to the drain of the driver transistor, a channel formed on the lower gate electrode via a lower gate insulating film (for example, a lower gate insulating film 16), and a TFT on the channel. An upper gate electrode formed via an upper gate insulating film (eg, upper gate insulating film 29), and the memory capacitor is a storage electrode (eg, storage electrode 24 of the memory capacitor) and a memory covering the storage electrode. A capacitor dielectric film (for example, a memory capacitor dielectric film 27) and the memory
A counter electrode facing the storage electrode via a capacitor dielectric film and also serving as a ground line connected to the source of the driver transistor (for example, a counter electrode serving also as a ground line). Or,
【0045】(2)前記(1)に於いて、接続領域で
は、少なくとも二重ゲート構造TFT負荷のドレイン及
び上下ゲート電極とドライバ・トランジスタのゲート電
極或いはドレインとがそれぞれ絶縁膜(例えば絶縁膜2
9,16,7など)を介して積層され、且つ、メモリ・
キャパシタの蓄積電極が中間に在る電極の側面で接続さ
れると共にフリップ・フロップ回路を構成するドライバ
・トランジスタのゲート或いはドレインとその表面で接
続されてなることを特徴とするか、或いは、(2) In the above (1), in the connection region, at least the drain and upper and lower gate electrodes of the double gate structure TFT load and the gate electrode or the drain of the driver transistor are each an insulating film (for example, the insulating film 2).
9, 16, 7, etc.) and a memory
The storage electrode of the capacitor is connected on the side surface of the intermediate electrode and is connected on the surface to the gate or drain of the driver transistor constituting the flip-flop circuit, or
【0046】(3)前記(1)或いは(2)に於いて、
二重ゲート構造TFT負荷に於ける上側ゲート電極がメ
モリ・キャパシタ用誘電体膜で覆われてメモリ・キャパ
シタのフィンを兼ねていることを特徴とするか、或い
は、 (4)前記(1)或いは(2)に於いて、メモリ・キャ
パシタのフィンを兼ねる二重ゲート構造TFT負荷の上
側ゲート電極とメモリ・キャパシタの蓄積電極との間に
少なくとも一層のメモリ・キャパシタのフィン(例えば
フィン89:図28)が介挿され且つ前記メモリ・キャ
パシタの蓄積電極と接続されてなることを特徴とする
か、或いは、(3) In the above (1) or (2),
(4) The upper gate electrode in the double gate structure TFT load is covered with a dielectric film for a memory capacitor and also serves as a fin of the memory capacitor. In (2), at least one fin of the memory capacitor (for example, fin 89: FIG. 28) is provided between the upper gate electrode of the double gate structure TFT load also serving as the fin of the memory capacitor and the storage electrode of the memory capacitor. ) Is interposed and connected to the storage electrode of the memory capacitor, or
【0047】(5)前記(1)或いは(2)に於いて、
メモリ・キャパシタのフィンを兼ねる二重ゲート構造T
FT負荷の上側ゲート電極の下地である上側ゲート絶縁
膜がメモリ・キャパシタ用誘電体膜に比較して厚く形成
されてなることを特徴とするか、或いは、(5) In the above (1) or (2),
Double gate structure T also serving as fin of memory capacitor
An upper gate insulating film, which is a base of the upper gate electrode of the FT load, is formed thicker than a dielectric film for a memory capacitor; or
【0048】(6)前記(1)或いは(2)に於いて、
二重ゲート構造TFT負荷のチャネルと上側ゲート電極
との間にある上側ゲート絶縁膜(例えば上側ゲート絶縁
膜29)がエッチング・ストッパとして作用する窒化シ
リコン膜からなることを特徴とするか、或いは、(6) In the above (1) or (2),
An upper gate insulating film (for example, an upper gate insulating film 29) between a channel of a double gate structure TFT load and an upper gate electrode is made of a silicon nitride film acting as an etching stopper; or
【0049】(7)半導体基板(例えばシリコン半導体
基板1)の表面にフィールド絶縁膜(例えばフィールド
絶縁膜2)を形成してからゲート絶縁膜(例えばゲート
絶縁膜3)を形成する工程と、次いで、第一の導電膜
(例えば第一の多結晶シリコン膜)を成長させてからパ
ターニングを行ってドライバ・トランジスタのゲート電
極(例えばゲート電極4)を形成する工程と、次いで、
該フィールド絶縁膜並びに該第一の導電膜であるドライ
バ・トランジスタのゲート電極をマスクとして不純物の
導入を行い不純物領域(例えばn+ −ソース領域5及び
n+ −ドレイン領域6など)を形成してから第一の絶縁
膜(例えば絶縁膜7)を形成する工程と、次いで、第二
の導電膜(例えば第二の多結晶シリコン膜:図1)を成
長させパターニングを行って二重ゲート構造TFT負荷
の下側ゲート電極(例えば下側ゲート電極15)を形成
してから第二の絶縁膜である下側ゲート絶縁膜(例えば
下側ゲート絶縁膜16)を形成する工程と、次いで、第
三の導電膜(例えば第三の多結晶シリコン膜:図2)を
成長させ選択的な不純物導入とパターニングを行って二
重ゲート構造TFT負荷のソース領域(例えばソース領
域17)及びドレイン領域(例えばドレイン領域18)
及びチャネル領域(例えばチャネル領域19)を形成し
てから第三の絶縁膜である上側ゲート絶縁膜(例えば上
側ゲート絶縁膜29)を形成する工程と、次いで、第四
の導電膜(例えば第四の多結晶シリコン膜:図3)を成
長させてから第四の絶縁膜を成長させる工程と、次い
で、前記第四の絶縁膜及び前記第四の導電膜及び前記第
三の絶縁膜である上側ゲート絶縁膜及び前記第三の導電
膜からなるドレイン領域及び前記第二の絶縁膜である下
側ゲート絶縁膜及び前記第二の導電膜からなる下側ゲー
ト電極及び前記第一の絶縁膜を選択的に除去して前記第
四の導電膜の側面と前記第三の導電膜からなるドレイン
領域の側面と前記第二の導電膜からなる下側ゲート電極
の側面と前記第一の導電膜からなるドライバ・トランジ
スタのゲート電極の表面を露出させる相互接続コンタク
ト・ホール(例えば相互接続コンタクト・ホール31
A)を形成する工程と、次いで、前記第四の導電膜の側
面と前記第三の導電膜からなるドレイン領域の側面と前
記第二の導電膜からなる下側ゲート電極の側面と前記第
一の導電膜からなるドライバ・トランジスタのゲート電
極の表面にコンタクトする第五の導電膜(例えば第五の
多結晶シリコン膜:図5)を形成してから第五の導電膜
及び前記第四の絶縁膜及び前記第四の導電膜をパターニ
ングしメモリ・キャパシタの蓄積電極(例えばメモリ・
キャパシタの蓄積電極24)及びスペーサとして作用す
る絶縁膜及びメモリ・キャパシタのフィンを兼ねた二重
ゲート構造TFT負荷の上側ゲート電極(例えば上側ゲ
ート電極30)とする工程と、次いで、該メモリ・キャ
パシタの蓄積電極及び二重ゲート構造TFT負荷の上側
ゲート電極を覆うメモリ・キャパシタ用誘電体膜(例え
ばメモリ・キャパシタ用誘電体膜27)を形成する工程
と、次いで、ドライバ・トランジスタのソースに対応す
る接地線コンタクト・ホールを形成してから第六の導電
膜(例えば第六の多結晶シリコン膜:図7)からなる接
地線を兼ねたメモリ・キャパシタの対向電極(例えば接
地線を兼ねたメモリ・キャパシタの対向電極28)を形
成する工程とが含まれてなることを特徴とするか、或い
は、(7) A step of forming a field insulating film (for example, field insulating film 2) on the surface of a semiconductor substrate (for example, silicon semiconductor substrate 1) and then forming a gate insulating film (for example, gate insulating film 3), Growing a first conductive film (eg, a first polycrystalline silicon film) and then patterning to form a gate electrode (eg, gate electrode 4) of the driver transistor;
Impurity is introduced by using the field insulating film and the gate electrode of the driver transistor as the first conductive film as a mask to form impurity regions (for example, n + -source region 5 and n + -drain region 6). To form a first insulating film (for example, insulating film 7), and then grow and pattern a second conductive film (for example, second polycrystalline silicon film: FIG. 1) to obtain a double gate TFT. Forming a lower gate electrode (for example, lower gate electrode 15) of the load, and then forming a lower gate insulating film (for example, lower gate insulating film 16) as a second insulating film; A conductive film (eg, a third polycrystalline silicon film: FIG. 2) is grown and selectively doped with impurities and patterned to form a source region (eg, source region 17) and a drain of a TFT load having a double gate structure. Down area (for example, the drain region 18)
A step of forming an upper gate insulating film (eg, upper gate insulating film 29) as a third insulating film after forming a channel region (eg, channel region 19), and then forming a fourth conductive film (eg, fourth Growing the fourth insulating film after growing the polycrystalline silicon film of FIG. 3), and then forming the fourth insulating film, the fourth conductive film, and the third insulating film on the upper side. A drain region composed of a gate insulating film and the third conductive film, and a lower gate insulating film that is the second insulating film and a lower gate electrode composed of the second conductive film and the first insulating film are selected. The fourth conductive film, the side surface of the drain region made of the third conductive film, the side surface of the lower gate electrode made of the second conductive film, and the first conductive film. Driver transistor gate electrode Interconnect contact hole exposing a surface (e.g., interconnection contact holes 31
Forming step (A), and then, the side surface of the fourth conductive film, the side surface of the drain region formed of the third conductive film, the side surface of the lower gate electrode formed of the second conductive film, and the first conductive film. Forming a fifth conductive film (for example, a fifth polycrystalline silicon film: FIG. 5) in contact with the surface of the gate electrode of the driver transistor composed of the fifth conductive film and the fourth insulating film Patterning the film and the fourth conductive film to form a storage electrode of a memory capacitor (for example, a memory
A step of forming an upper gate electrode (for example, an upper gate electrode 30) of a double gate structure TFT load which also serves as a storage electrode 24 of a capacitor and a fin of a memory capacitor and an insulating film acting as a spacer; Forming a memory capacitor dielectric film (for example, a memory capacitor dielectric film 27) covering the storage electrode and the upper gate electrode of the double gate structure TFT load, and then corresponding to the source of the driver transistor. After forming a ground line contact hole, a counter electrode of a memory capacitor (for example, a memory that also serves as a ground line) also serving as a ground line composed of a sixth conductive film (for example, a sixth polycrystalline silicon film: FIG. 7) Forming a counter electrode 28) of the capacitor.
【0050】(8)前記(7)に於いて、前記二重ゲー
ト構造TFT負荷の上側ゲート電極の上に前記スペーサ
として作用する絶縁膜をそれぞれ介挿してメモリ・キャ
パシタのフィンとなる少なくとも一層の導電膜(例えば
メモリ・キャパシタのフィン89となる導電膜:図2
8)を成長させてから前記第五の導電膜からなるメモリ
・キャパシタの蓄積電極を形成する際に同時にパターニ
ングする工程が含まれてなることを特徴とするか、或い
は、(8) In the above (7), at least one layer serving as a fin of a memory capacitor is formed by interposing an insulating film serving as the spacer on the upper gate electrode of the double gate structure TFT load. A conductive film (for example, a conductive film serving as a fin 89 of a memory capacitor: FIG. 2)
And 8) simultaneously forming a storage electrode of a memory capacitor made of the fifth conductive film after the growth of the fifth conductive film.
【0051】(9)前記(7)に於いて、窒化シリコン
膜で構成した前記二重ゲート構造TFT負荷の上側ゲー
ト絶縁膜(例えば窒化シリコン膜からなる上側ゲート絶
縁膜29)をエッチング・ストッパとしてメモリ・キャ
パシタの蓄積電極及び前記スペーサとして作用する絶縁
膜及び前記二重ゲート構造TFT負荷の上側ゲート電極
をパターニングする工程が含まれてなることを特徴とす
るか、或いは、(9) In the above (7), the upper gate insulating film (for example, the upper gate insulating film 29 made of a silicon nitride film) of the double gate structure TFT load made of a silicon nitride film is used as an etching stopper. Patterning a storage electrode of a memory capacitor, an insulating film acting as the spacer, and an upper gate electrode of the double gate structure TFT load, or
【0052】(10)前記(7)に於いて、導電膜をパ
ターニングして前記二重ゲート構造TFT負荷の上側ゲ
ート電極を形成してからメモリ・キャパシタの蓄積電極
(例えばメモリ・キャパシタの蓄積電極96)をパター
ニングする際のエッチング・ストッパとなる窒化シリコ
ン膜(例えば絶縁膜94:図30)及びスペーサとして
作用する絶縁膜(例えば絶縁膜95:図30)を順に形
成する工程が含まれてなることを特徴とする。(10) In the above (7), the conductive film is patterned to form the upper gate electrode of the double gate structure TFT load, and then the storage electrode of the memory capacitor (for example, the storage electrode of the memory capacitor) 96), a step of sequentially forming a silicon nitride film (for example, insulating film 94: FIG. 30) serving as an etching stopper and an insulating film (for example, insulating film 95: FIG. 30) serving as a spacer are included. It is characterized by the following.
【0053】[0053]
【作用】前記したところから明らかなように、本発明で
は、ドライバ・トランジスタのゲート電極と二重ゲート
構造TFT負荷のゲート電極及び同じくドレインなどの
相互接続を同一の箇所で同一のコンタクト・ホールを利
用して接続し得る構成にしたことから、ドライバ・トラ
ンジスタと二重ゲート構造TFT負荷との相互接続の為
のコンタクト・ホール形成は一回で済むことになり、ま
た、放射線耐性を向上させるためにメモリ・キャパシタ
を別設してあるが、そのメモリ・キャパシタの対向電極
と接地線とを共用し得る構成にしてあることから、寄生
容量の他にメモリ・キャパシタをもった二重ゲート構造
TFT負荷型SRAMを少ない製造工程数で容易且つ簡
単に歩留り良く製造することができるようになった。As is apparent from the above description, according to the present invention, the same contact hole is formed at the same place by interconnecting the gate electrode of the driver transistor, the gate electrode of the double gate structure TFT load, and the drain. In order to improve the radiation resistance, the contact hole for interconnection between the driver transistor and the double-gate structure TFT load needs to be formed only once. Although a memory capacitor is provided separately, the configuration is such that the common electrode and the ground line of the memory capacitor can be shared, so that a double-gate TFT having a memory capacitor in addition to the parasitic capacitance is provided. A load type SRAM can be manufactured easily and easily with a small number of manufacturing steps with a high yield.
【0054】[0054]
【実施例】図1乃至図8は本発明の第一実施例を解説す
る為の工程要所に於ける二重ゲート構造TFT負荷型S
RAMの要部切断側面図を、そして、図9乃至図14は
図1乃至図8に見られるSRAMの要部平面図をそれぞ
れ表し、以下、これ等の図を参照しつつ説明する。尚、
図1乃至図8の要部切断側面図は要部平面図である図1
4に表されている線Y−Yに沿う切断面を採ってあり、
また、図33乃至図42について説明した従来の高抵抗
負荷型SRAMを製造する工程の始めから工程36−
(2)まで、即ち、ソース領域5及びドレイン領域6を
形成するまでは本実施例でも同じであるから説明を省略
して次の段階から説明する。1 to 8 show a first embodiment of the present invention.
9 to 14 show main part cutaway side views of the SRAM, and FIGS. 9 to 14 show main part plan views of the SRAM shown in FIGS. 1 to 8, respectively, and will be described below with reference to these drawings. still,
1 to 8 are plan views of main parts.
4 is taken along a line Y-Y,
Further, from the beginning of the process of manufacturing the conventional high resistance load type SRAM described with reference to FIGS.
The process up to (2), that is, the process up to the formation of the source region 5 and the drain region 6 is the same in the present embodiment, so that the description will be omitted and the following steps will be described.
【0055】図1及び図9参照 1−(1) ここで、二重ゲート構造TFT負荷型SRAMは、シリ
コン半導体基板1にフィールド絶縁膜2、ゲート絶縁膜
3、第一の多結晶シリコン膜からなるドライバ・トラン
ジスタのゲート電極4、n+ −不純物領域5′、n+−
ソース領域5、n+ −ドレイン領域6が形成されている
状態にあるものとする。 1−(2) CVD法を適用することに依り、厚さ例えば1000
〔Å〕のSiO2 からなる絶縁膜7を形成する。 1−(3) CVD法を適用することに依り、厚さ例えば500
〔Å〕の第二の多結晶シリコン膜を形成する。 1−(4) イオン注入法を適用することに依り、ドーズ量を1×1
015〔cm-2〕、そして、加速エネルギを10〔keV〕
とし、Pイオンの打ち込みを行う。 1−(5) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 とするRIE法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行ってTFTの下側ゲート電極15を形成す
る。1 and FIG. 9 1- (1) Here, the double gate structure TFT load type SRAM comprises a silicon semiconductor substrate 1 having a field insulating film 2, a gate insulating film 3, and a first polycrystalline silicon film. Gate electrode 4, n + -impurity region 5 ', n + -
It is assumed that the source region 5 and the n + -drain region 6 are formed. 1- (2) Thickness, for example, 1000 by applying the CVD method
[Å] The insulating film 7 made of SiO 2 is formed. 1- (3) The thickness is, for example, 500 by applying the CVD method.
[2] A second polycrystalline silicon film is formed. 1- (4) The dose amount is 1 × 1 by applying the ion implantation method.
0 15 [cm -2 ] and acceleration energy 10 [keV]
And implant P ions. 1- (5) By applying a resist process in photolithography technology and an RIE method in which an etching gas is CCl 4 / O 2 , a second polycrystalline silicon film is patterned to form a TFT. The lower gate electrode 15 is formed.
【0056】図2及び図10参照 2−(1) CVD法を適用することに依り、SiO2 からなる厚さ
例えば200〔Å〕であるTFTの下側ゲート絶縁膜1
6を形成する。 2−(2) CVD法を適用することに依り、厚さ例えば200
〔Å〕の第三の多結晶シリコン膜を形成する。 2−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を1
×1014〔cm-2〕、また、加速エネルギを5〔keV〕
として、TFTのソース領域及びドレイン領域となるべ
き部分にBイオンの打ち込みを行う。 2−(4) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 とするRIE法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってTFTのソース領域17、ドレイン領
域18、チャネル領域19、また、VCC電源レベル供給
線(図10参照)などを形成する。2- (1) 2- (1) Lower gate insulating film 1 made of SiO 2 and having a thickness of, for example, 200 [200] TFT by applying the CVD method.
6 is formed. 2- (2) The thickness is, for example, 200 by applying the CVD method.
[3] A third polycrystalline silicon film is formed. 2- (3) By applying a resist process and an ion implantation method in photolithography technology, the dose amount is reduced to 1
× 10 14 [cm -2 ] and acceleration energy of 5 [keV]
Then, B ions are implanted into portions to be the source and drain regions of the TFT. 2- (4) The third polycrystalline silicon film is patterned by applying a resist process in the photolithography technique and an RIE method using CCl 4 / O 2 as an etching gas. A source region 17, a drain region 18, a channel region 19, and a VCC power level supply line (see FIG. 10) are formed.
【0057】図3参照 3−(2) CVD法を適用することに依り、厚さ例えば500
〔Å〕のSi3 N4 からなるエッチング・ストッパとし
ても作用するTFTの上側ゲート絶縁膜29を全面に形
成する。 3−(3) CVD法を適用することに依り、厚さ例えば500
〔Å〕の第四の多結晶シリコン膜を形成する。 3−(4) イオン注入法を適用することに依り、ドーズ量を1×1
015〔cm-2〕、そして、加速エネルギを10〔keV〕
とし、Pイオンの打ち込みを行う。 3−(5) CVD法を適用することに依り、厚さ例えば500
〔Å〕のSiO2 からなるスペーサとして作用する絶縁
膜31を全面に形成する。 図4及び図11参照 4−(1) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /He(SiO2 用及
びSi3 N4 用)とCCl4 /O2 (多結晶シリコン
用)とするRIE法を適用することに依り、スペーサと
して作用する絶縁膜31、第四の多結晶シリコン膜、エ
ッチング・ストッパとしても作用するTFTの上側ゲー
ト絶縁膜29、第三の多結晶シリコン膜からなるTFT
のドレイン領域18、下側ゲート絶縁膜16、第二の多
結晶シリコン膜からなる下側ゲート電極15、絶縁膜7
のそれぞれを選択的エッチングして表面から第一の多結
晶シリコン膜からなる駆動用トランジスタのゲート電極
4に達する相互接続コンタクト・ホール31Aを形成す
る。FIG. 3 3- (2) The thickness is, for example, 500 by applying the CVD method.
[Å] An upper gate insulating film 29 of the TFT which also functions as an etching stopper made of Si 3 N 4 is formed on the entire surface. 3- (3) The thickness is, for example, 500 by applying the CVD method.
[4] A fourth polycrystalline silicon film is formed. 3- (4) The dose is 1 × 1 by applying the ion implantation method.
0 15 [cm -2 ] and acceleration energy 10 [keV]
And implant P ions. 3- (5) The thickness is, for example, 500 by applying the CVD method.
[Å] An insulating film 31 serving as a spacer made of SiO 2 is formed on the entire surface. 4- (1) The resist process and the etching gas in the photolithography technique are CHF 3 / He (for SiO 2 and Si 3 N 4 ) and CCl 4 / O 2 (polycrystalline). By applying the RIE method (for silicon), an insulating film 31 acting as a spacer, a fourth polycrystalline silicon film, an upper gate insulating film 29 of a TFT also acting as an etching stopper, and a third polycrystalline film TFT made of silicon film
Drain region 18, lower gate insulating film 16, lower gate electrode 15 made of second polycrystalline silicon film, insulating film 7
Are selectively etched to form an interconnect contact hole 31A reaching the gate electrode 4 of the driving transistor made of the first polycrystalline silicon film from the surface.
【0058】図5及び図11参照 5−(1) CVD法を適用することに依り、厚さ例えば500
〔Å〕の第五の多結晶シリコン膜を形成する。 5−(2) 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば1×1021〔cm-3〕のPを拡散する。 5−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 (多結晶シリコ
ン用)とCHF3 /He(SiO2 用)とするRIE法
を適用することに依り、第五の多結晶シリコン膜、スペ
ーサとして作用する絶縁膜31、第四の多結晶シリコン
膜のパターニングを行ってメモリ・キャパシタの蓄積電
極24、メモリ・キャパシタのフィンを兼ねたTFTの
上側ゲート電極30を形成する。See FIGS. 5 and 11. 5- (1) The thickness is, for example, 500 by applying the CVD method.
[5] A fifth polycrystalline silicon film is formed. 5- (2) By applying the thermal diffusion method, for example, 1 × 10 21 [cm −3 ] of P is diffused into the fifth polycrystalline silicon film. 5- (3) Applying a resist process in photolithography technology and an RIE method using CCl 4 / O 2 (for polycrystalline silicon) and CHF 3 / He (for SiO 2 ) as an etching gas. Accordingly, the fifth polycrystalline silicon film, the insulating film 31 acting as a spacer, and the fourth polycrystalline silicon film are patterned to form the storage electrode 24 of the memory capacitor and the upper gate of the TFT also serving as the fin of the memory capacitor. An electrode 30 is formed.
【0059】図6参照 6−(1) HF水溶液中に浸漬してSiO2 からなる絶縁膜31を
除去する。6- (1) The insulating film 31 made of SiO 2 is removed by immersion in an aqueous HF solution.
【0060】図7及び図11及び図12参照 7−(1) CVD法を適用することに依り、メモリ・キャパシタの
蓄積電極24並びにメモリ・キャパシタのフィンを兼ね
たTFTの上側ゲート電極30に於ける表面にSi3 N
4 からなる厚さ例えば200〔Å〕のメモリ・キャパシ
タ用誘電体膜27を形成する。 7−(2) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /He(Si3 N4 用
及びSiO2 用)とするRIE法を適用することに依っ
て、TFTの上側ゲート絶縁膜29、TFTの下側ゲー
ト絶縁膜16、絶縁膜7、ドライバ・トランジスタのゲ
ート絶縁膜3のそれぞれを選択的にエッチングして接地
線コンタクト・ホール27A(図11参照)を形成す
る。 7−(3) CVD法を適用することに依り、厚さ例えば1000
〔Å〕の第六の多結晶シリコン膜を形成する。 7−(4) 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば1×1021〔cm-3〕のPを拡散する。 7−(5) フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをCCl4 /O2 とするRIE
法を適用することに依り、第六の多結晶シリコン膜のパ
ターニングを行って接地線を兼ねたメモリ・キャパシタ
の対向電極28を形成する。7 and 11 and 12 7- (1) By applying the CVD method, the storage electrode 24 of the memory capacitor and the upper gate electrode 30 of the TFT also serving as the fin of the memory capacitor are formed. Si 3 N on the surface
A dielectric film 27 for a memory capacitor having a thickness of, for example, 200 [200] made of 4 is formed. 7- (2) The resist process in photolithography and the RIE method using CHF 3 / He (for Si 3 N 4 and SiO 2 ) as an etching gas are applied to the upper side of the TFT. The gate insulating film 29, the lower gate insulating film 16, the insulating film 7, and the gate insulating film 3 of the driver transistor are selectively etched to form a ground line contact hole 27A (see FIG. 11). 7- (3) Thickness, for example, 1000 by applying the CVD method
[6] A sixth polycrystalline silicon film is formed. 7- (4) By applying the thermal diffusion method, for example, 1 × 10 21 [cm −3 ] of P is diffused into the sixth polycrystalline silicon film. 7- (5) RIE using resist process and etching gas of CCl 4 / O 2 in photolithography technology
By applying the method, the sixth polycrystalline silicon film is patterned to form the counter electrode 28 of the memory capacitor also serving as the ground line.
【0061】図8及び図13参照 8−(1) CVD法を適用することに依り、厚さ例えば1000
〔Å〕のSiO2 からなる絶縁膜並びに厚さ例えば50
00〔Å〕のPSGからなる絶縁膜を形成する。尚、こ
の図に於いても、図61と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜25とする。 8−(2) 絶縁膜25をリフローして平坦化する為の熱処理を行
う。 8−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /HeとするRIE法
を適用することに依り、絶縁膜25等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 8−(4) スパッタリング法を適用することに依って厚さ例えば1
〔μm〕のAl膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線26を形成する。8 and FIG. 13 8- (1) The thickness is, for example, 1000 by applying the CVD method.
[Å] SiO 2 insulating film and thickness of, for example, 50
An insulating film made of 00 [Å] PSG is formed. In this figure, as in FIG. 61, two layers of insulating films are integrally shown, and this is referred to as an insulating film 25. 8- (2) A heat treatment for reflowing and planarizing the insulating film 25 is performed. 8- (3) Selective etching of the insulating film 25 and the like is performed by applying a resist process in photolithography technology and an RIE method using CHF 3 / He as an etching gas to perform bit line contact. Form a hole. 8- (4) Thickness, for example, 1 by applying the sputtering method
A [μm] Al film is formed, and is patterned by applying a normal photolithography technique to form a bit line 26.
【0062】図14は前記説明した工程を経て完成され
た二重ゲート構造TFT負荷型SRAMの要部平面図で
あり、図1乃至図13に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものであり、但し、
簡明にするため、図14では図8及び図13に見られる
Alからなるビット線26は除去してある。図に依る
と、接地線を兼ねたメモリ・キャパシタに於ける対向電
極28のパターンとSRAMに於ける他の領域のパター
ンとの相互関連が明瞭に把握できる。一般に、二重ゲー
ト構造TFT負荷型SRAMにメモリ・キャパシタを別
設するのであれば、対向電極を形成するのにマスク工程
が一回増加する筈であるが、前記説明した第一実施例で
は、その対向電極と接地線を兼用させた構成にしてある
ことから、差し引きでマスク工程の増加はなく、そし
て、これとは別に、前記工程4−(1)で説明した通
り、TFT負荷やドライバ・トランジスタを接続する相
互接続コンタクト・ホール31Aを一回のマスク工程で
形成しているので、図59乃至図61について説明した
従来例と比較するとマスク工程は二回も少なくなってい
る。FIG. 14 is a plan view of a main part of a double gate structure TFT load type SRAM completed through the above-described steps. The same symbols as those used in FIGS. 1 to 13 denote the same parts. Or have the same meaning, except that
For simplicity, the bit line 26 made of Al shown in FIGS. 8 and 13 is removed in FIG. According to the figure, the correlation between the pattern of the counter electrode 28 in the memory capacitor also serving as the ground line and the pattern in other regions in the SRAM can be clearly understood. Generally, if a memory capacitor is separately provided in a double gate structure TFT load type SRAM, a mask step should be added once to form a counter electrode. However, in the first embodiment described above, Since the configuration is such that the counter electrode and the ground line are also used, there is no increase in the number of mask steps by subtraction, and separately from this, as described in the above step 4- (1), the TFT load and the driver Since the interconnect contact holes 31A for connecting the transistors are formed in one mask process, the number of mask processes is reduced by two times as compared with the conventional example described with reference to FIGS.
【0063】図15は本発明者らの研究で実現したTF
T負荷型SRAMの要部平面図を表している。図に於い
て、41はTFTのゲート、42はTFTのチャネル、
43はワード線、VCCは正側電源レベルをそれぞれ示し
ている。このSRAMは、図から明らかなように、ドラ
イバ・トランジスタやTFTなどの対称性が良好である
ところから、レイアウトが極めて容易である旨の利点が
あり、このTFT負荷型SRAMに本発明を適用すると
大変好ましい実施例が得られるので、次に、それを説明
しよう。FIG. 15 shows the TF realized in the study of the present inventors.
FIG. 2 is a plan view of a principal part of a T-load type SRAM. In the figure, 41 is the gate of the TFT, 42 is the channel of the TFT,
43 indicates a word line, and V CC indicates a positive power supply level. This SRAM has an advantage that the layout is extremely easy because the symmetry of the driver transistor, TFT, and the like is good, as is apparent from the figure. If the present invention is applied to this TFT load type SRAM, A very preferred embodiment is obtained and will now be described.
【0064】図16乃至図25は本発明の第二実施例を
解説する為の工程要所に於ける二重ゲート構造TFT負
荷型SRAMの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図16乃
至図25の要部切断側面図は図15に表されている線X
−Xに沿う切断面を採ってある。FIGS. 16 to 25 are cutaway side views of a principal part of a double gate structure TFT load type SRAM at a process point for explaining a second embodiment of the present invention.
The details will be described with reference to these figures. The cutaway side view of the main part in FIGS. 16 to 25 is a line X shown in FIG.
A cut surface along -X is taken.
【0065】図16参照 16−(1) シリコン半導体基板51の活性領域上を覆うSiO2 か
らなるパッド膜並びにそのパッド膜に積層されたSi3
N4 からなる耐酸化性マスク膜を利用して選択的熱酸化
法を適用することに依り、SiO2からなる厚さ例えば
4000〔Å〕のフィールド絶縁膜52を形成する。 16−(2) 耐酸化性マスク膜やパッド膜を除去して活性領域を表出
させてから、熱酸化法を適用することに依り、SiO2
からなる厚さ例えば100〔Å〕のゲート絶縁膜53を
形成する。 16−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチャントをフッ酸とするウエット・エッチン
グ法を適用することに依り、ゲート絶縁膜53の選択的
エッチングを行って不純物拡散用を兼ねたコンタクト・
ホール53Aを形成する。 16−(4) CVD法を適用することに依り、厚さ例えば1000
〔Å〕である第一の多結晶シリコン膜を形成する。 16−(5) 気相拡散法を適用することに依り、不純物濃度を例えば
1×1020〔cm-3〕としてPの導入を行ってn+ −不純
物領域54を形成する。 16−(6) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 +O2 とするRIE法
を適用することに依り、第一の多結晶シリコン膜のパタ
ーニングを行ってゲート電極55並びに56を形成す
る。 16−(7) イオン注入法を適用することに依り、ドーズ量を例えば
1×1015〔cm-2〕とし、また、加速エネルギを30
〔keV〕としてAsイオンの打ち込みを行ってn+ −
ソース領域57及びn+ −ドレイン領域58を形成す
る。16- (1) A pad film made of SiO 2 covering the active region of the silicon semiconductor substrate 51 and Si 3 laminated on the pad film
By applying a selective thermal oxidation method using an oxidation-resistant mask film made of N 4, a field insulating film 52 made of SiO 2 and having a thickness of, for example, 4000 [Å] is formed. 16- (2) By removing the oxidation-resistant mask film and the pad film to expose the active region, and then applying the thermal oxidation method, SiO 2
The gate insulating film 53 having a thickness of, for example, 100 [Å] is formed. 16- (3) Selective etching of the gate insulating film 53 is also performed for impurity diffusion by applying a resist process in photolithography technology and a wet etching method using hydrofluoric acid as an etchant. contact·
A hole 53A is formed. 16- (4) Thickness, for example, 1000 by applying the CVD method
[Å] First polycrystalline silicon film is formed. 16- (5) An n + -impurity region 54 is formed by introducing P at an impurity concentration of, for example, 1 × 10 20 [cm −3 ] by applying the vapor phase diffusion method. 16- (6) The first polycrystalline silicon film is patterned by applying a resist process in photolithography and an RIE method using an etching gas of CCl 4 + O 2 to form a gate electrode 55. And 56 are formed. 16- (7) By applying the ion implantation method, the dose is set to, for example, 1 × 10 15 [cm −2 ], and the acceleration energy is set to 30.
[KeV] is implanted with As ions to obtain n + −
A source region 57 and an n + -drain region 58 are formed.
【0066】図17参照 17−(1) CVD法を適用することに依り、厚さ例えば1000
〔Å〕のSiO2 からなる絶縁膜59を形成する。 17−(2) CVD法を適用することに依り、厚さ例えば1000
〔Å〕である第二の多結晶シリコン膜を形成する。 17−(3) 気相拡散法を適用することに依り、不純物濃度を例えば
1×1020〔cm-3〕として第二の多結晶シリコン膜にP
の導入を行う。 17−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 とするRIE法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行ってTFTの下側ゲート電極61などを形
成する。Referring to FIG. 17, 17- (1) The thickness is, for example, 1000 by applying the CVD method.
[Å] An insulating film 59 made of SiO 2 is formed. 17- (2) Thickness, for example, 1000 by applying the CVD method
[Å] A second polycrystalline silicon film is formed. 17- (3) By applying the vapor phase diffusion method, the impurity concentration is set to, for example, 1 × 10 20 [cm −3 ] and the second polycrystalline silicon film
Introduce. 17- (3) The second polycrystalline silicon film is patterned by applying a resist process in the photolithography technique and an RIE method using CCl 4 / O 2 as an etching gas. The lower gate electrode 61 and the like are formed.
【0067】図18参照 18−(1) CVD法を適用することに依り、厚さ例えば200
〔Å〕のSiO2 からなるTFTの下側ゲート絶縁膜6
2を形成する。 18−(2) CVD法を適用することに依り、厚さ例えば200
〔Å〕の第三の多結晶シリコン膜を形成する。 18−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、第三の多結晶
シリコン膜に於けるTFTのソース領域とドレイン領
域、VCC供給線となるべき部分にドーズ量を1×1014
〔cm-2〕、そして、加速エネルギを5〔keV〕として
Bの打ち込みを行う。 18−(4) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 とするRIE法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分、各TFTのドレイン
領域とソース領域とチャネル領域、VCC供給線を形成す
る。尚、側断面で全容を表すことは不可能なので、図で
は、或るTFTのソース領域に連なるコンタクト部分6
4及び隣接するTFTのチャネル領域67が表されてい
る。FIG. 18 18- (1) The thickness is, for example, 200 by applying the CVD method.
[Å] Lower gate insulating film 6 of TFT made of SiO 2
Form 2 18- (2) By applying the CVD method, a thickness of, for example, 200
[3] A third polycrystalline silicon film is formed. 18- (3) depending on the applying in resist process and an ion implantation method in the photo-lithography technique, a source region and a drain region of the in TFT in the third polycrystalline silicon film, a V CC supply line 1 × 10 14 dose for power
[Cm −2 ], and B is implanted with an acceleration energy of 5 [keV]. 18- (4) A third polycrystalline silicon film is patterned by applying a resist process in photolithography technology and an RIE method using CCl 4 / O 2 as an etching gas. Then, a drain region, a source region, a channel region, and a Vcc supply line of each TFT are formed. Incidentally, since it is impossible to express the whole volume in a side cross section, the contact portion 6 connected to the source region of a certain TFT is shown in FIG.
4 and the channel region 67 of the adjacent TFT are shown.
【0068】図19参照 19−(1) CVD法を適用することに依り、厚さ例えば500
〔Å〕のSi3 N4 からなるエッチング・ストッパとし
て作用するTFTの上側ゲート絶縁膜79を形成する。Referring to FIG. 19, 19- (1) The thickness is, for example, 500 by applying the CVD method.
[Å] The upper gate insulating film 79 of the TFT acting as an etching stopper made of Si 3 N 4 is formed.
【0069】図20参照 20−(1) CVD法を適用することに依り、厚さ例えば500
〔Å〕である第四の多結晶シリコン膜を形成する。 20−(2) 気相拡散法を適用することに依り、不純物濃度を例えば
1×1020〔cm-3〕として第四の多結晶シリコン膜にP
の導入を行う。 20−(3) CVD法を適用することに依り、厚さ例えば500
〔Å〕のSiO2 からなるスペーサとして作用する絶縁
膜81を形成する。 20−(4) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /He(SiO2 用及
びSi3 N4 用)とCCl4 /O2 (多結晶シリコン
用)とするRIE法を適用することに依り、スペーサと
して作用する絶縁膜81、第四の多結晶シリコン膜、エ
ッチング・ストッパとして作用するTFTの上側ゲート
絶縁膜79、第三の多結晶シリコン膜からなるコンタク
ト部分64、TFTの下側ゲート絶縁膜62、第二の多
結晶シリコン膜からなるTFTの下側ゲート電極61、
絶縁膜59のそれぞれに選択的エッチングを行って表面
から第一の多結晶シリコン膜からなる駆動用トランジス
タのゲート電極56(或いは55)に達する相互接続コ
ンタクト・ホール81Aを形成する。20- (1) The thickness is, for example, 500 by applying the CVD method.
[4] A fourth polycrystalline silicon film is formed. 20- (2) By applying the vapor phase diffusion method, the impurity concentration is set to, for example, 1 × 10 20 [cm −3 ] and the fourth polycrystalline silicon film
Introduce. 20- (3) A thickness of, for example, 500
[Å] An insulating film 81 acting as a spacer made of SiO 2 is formed. 20- (4) RIE using CHF 3 / He (for SiO 2 and Si 3 N 4 ) and CCl 4 / O 2 (for polycrystalline silicon) as resist process and etching gas in photolithography technology By applying the method, an insulating film 81 acting as a spacer, a fourth polycrystalline silicon film, an upper gate insulating film 79 of a TFT acting as an etching stopper, and a contact portion 64 made of a third polycrystalline silicon film A lower gate insulating film 62 of the TFT, a lower gate electrode 61 of the TFT made of a second polycrystalline silicon film,
Each of the insulating films 59 is selectively etched to form an interconnect contact hole 81A reaching the gate electrode 56 (or 55) of the driving transistor made of the first polycrystalline silicon film from the surface.
【0070】図21参照 21−(1) CVD法を適用することに依り、厚さ例えば500
〔Å〕の第五の多結晶シリコン膜を形成する。 8−(2) 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば1×1021〔cm-3〕のPを拡散する。FIG. 21 21- (1) The thickness is, for example, 500 by applying the CVD method.
[5] A fifth polycrystalline silicon film is formed. 8- (2) By applying the thermal diffusion method, for example, 1 × 10 21 [cm −3 ] of P is diffused into the fifth polycrystalline silicon film.
【0071】図22参照 22−(1) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 (多結晶シリコ
ン用)とCHF3 /He(SiO2 用)とするRIE法
を適用することに依り、第五の多結晶シリコン膜、絶縁
膜81、第四の多結晶シリコン膜のパターニングを行っ
てメモリ・キャパシタの蓄積電極82、メモリ・キャパ
シタのフィンを兼ねたTFTの上側ゲート電極80を形
成する。See FIG. 22 22- (1) RIE using CCl 4 / O 2 (for polycrystalline silicon) and CHF 3 / He (for SiO 2 ) as the resist process and etching gas in the photolithography technique By applying the method, the fifth polycrystalline silicon film, the insulating film 81, and the fourth polycrystalline silicon film are patterned to form the storage electrode 82 of the memory capacitor and the TFT of the TFT also serving as the fin of the memory capacitor. An upper gate electrode 80 is formed.
【0072】図23参照 23−(1) HF水溶液中に浸漬してSiO2 からなる絶縁膜81を
除去する。Referring to FIG. 23, 23- (1) The insulating film 81 made of SiO 2 is removed by dipping in an aqueous HF solution.
【0073】図24参照 24−(1) CVD法を適用することに依り、メモリ・キャパシタの
蓄積電極82及びメモリ・キャパシタのフィンを兼ねた
TFTの上側ゲート電極80の表面にSi3 N4 からな
る厚さ例えば200〔Å〕のメモリ・キャパシタ用誘電
体膜83を形成する。 24−(2) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /He(Si3 N4 用
及びSiO2 用)とするRIE法を適用することに依っ
て、誘電体膜83、TFTの上側ゲート絶縁膜79、T
FTの下側ゲート絶縁膜62、絶縁膜59、ドライバ・
トランジスタのゲート絶縁膜53の選択的エッチングを
行って接地線コンタクト・ホールを形成する。 24−(3) CVD法を適用することに依り、厚さ例えば1000
〔Å〕の第六の多結晶シリコン膜を形成する。 24−(3) 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば1×1021〔cm-3〕のPを拡散する。 24−(4) フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをCCl4 /O2 とするRIE
法を適用することに依り、第六の多結晶シリコン膜のパ
ターニングを行って接地線を兼ねたメモリ・キャパシタ
の対向電極84を形成する。Referring to FIG. 24, 24- (1) the surface of the storage electrode 82 of the memory capacitor and the surface of the upper gate electrode 80 of the TFT also serving as the fin of the memory capacitor are formed from Si 3 N 4 by applying the CVD method. A memory capacitor dielectric film 83 having a thickness of, for example, 200 [200] is formed. 24-(2) Dielectric film by applying RIE method using CHF 3 / He (for Si 3 N 4 and SiO 2 ) as a resist process and etching gas in photolithography technology 83, TFT upper gate insulating film 79, T
FT lower gate insulating film 62, insulating film 59, driver
The gate insulating film 53 of the transistor is selectively etched to form a ground line contact hole. 24- (3) Thickness, for example, 1000 by applying the CVD method
[6] A sixth polycrystalline silicon film is formed. 24- (3) By applying the thermal diffusion method, for example, 1 × 10 21 [cm −3 ] of P is diffused into the sixth polycrystalline silicon film. 24- (4) RIE using CCl 4 / O 2 as a resist process and etching gas in photolithography technology
By applying the method, the sixth polycrystalline silicon film is patterned to form the counter electrode 84 of the memory capacitor also serving as the ground line.
【0074】図25参照 25−(1) CVD法を適用することに依り、厚さ例えば1000
〔Å〕のSiO2 からなる絶縁膜並びに厚さ例えば50
00〔Å〕のPSGからなる絶縁膜を形成する。尚、こ
の図に於いても、図8と同様、二層の絶縁膜を一体にし
て表してあり、これを絶縁膜85とする。 25−(2) 絶縁膜85をリフローして平坦化する為の熱処理を行
う。 25−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /HeとするRIE法
を適用することに依り、絶縁膜85等の選択的エッチン
グを行ってビット線コンタクト・ホール(図15参照)
を形成する。 25−(4) スパッタリング法を適用することに依って厚さ例えば1
〔μm〕のAl膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線88を形成する。See FIG. 25. 25- (1) The thickness is, for example, 1000 by applying the CVD method.
[Å] SiO 2 insulating film and thickness of, for example, 50
An insulating film made of 00 [Å] PSG is formed. Note that, also in this figure, as in FIG. 8, two layers of the insulating film are integrally shown, and this is referred to as an insulating film 85. 25- (2) A heat treatment is performed to reflow and planarize the insulating film 85. 25- (3) Selective etching of the insulating film 85 and the like is performed by applying a resist process in photolithography technology and an RIE method in which an etching gas is CHF 3 / He, and Hall (see Fig. 15)
To form 25- (4) Thickness, for example, 1 by applying the sputtering method
A [μm] Al film is formed, and is patterned by applying a normal photolithography technique to form a bit line 88.
【0075】図16乃至図25について説明した実施例
は、図1乃至図8について説明した実施例と同様にマス
ク工程が少なくなっているのは勿論のこと、図15に見
られるTFT負荷型SRAMの利点、即ち、ドライバ・
トランジスタやTFTなどの対称性が良好であることか
ら、レイアウトが極めて容易である旨の利点を併せもっ
ている。In the embodiment described with reference to FIGS. 16 to 25, not only the number of mask steps is reduced as in the embodiment described with reference to FIGS. 1 to 8, but also the TFT load type SRAM shown in FIG. The advantages of the driver
Since the transistors and TFTs have good symmetry, the layout is extremely easy.
【0076】図26乃至図28は本発明の第三実施例を
解説する為の工程要所に於ける二重ゲート構造TFT負
荷型SRAMの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図16乃
至図25について説明した第二実施例に於ける工程の始
めから工程19−(1)まで、即ち、Si3 N4 からな
る絶縁膜79を形成するまでは本実施例でも同じである
から説明を省略して次の段階から説明する。FIGS. 26 to 28 are cutaway side views of a main part of a double gate structure TFT load type SRAM at a key point of a process for explaining a third embodiment of the present invention.
The details will be described with reference to these figures. Note that the same applies to the present embodiment from the beginning of the process in the second embodiment described with reference to FIGS. 16 to 25 to the process 19- (1), that is, until the formation of the insulating film 79 made of Si 3 N 4. Therefore, the description will be omitted, and description will be made from the next stage.
【0077】図26参照 26−(1) ここで、二重ゲート構造TFT負荷型SRAMは、シリ
コン半導体基板51に対し、フィールド絶縁膜52、ゲ
ート絶縁膜53、n+ −不純物領域54、第一の多結晶
シリコン膜からなるドライバ・トランジスタのゲート電
極55及び56、n+ −ソース領域57、n+ −ドレイ
ン領域58、絶縁膜59、第二の多結晶シリコン膜から
なるTFTの下側ゲート電極61、TFTの下側ゲート
絶縁膜62、第三の多結晶シリコン膜からなるTFTの
ソース領域及びドレイン領域及びチャネル領域、Si3
N4からなるエッチング・ストッパとして作用するTF
Tの上側ゲート絶縁膜79などが形成されている状態に
あるものとする。 26−(2) CVD法を適用することに依り、厚さ例えば500
〔Å〕である第四の多結晶シリコン膜を形成する。 26−(3) 気相拡散法を適用することに依り、不純物濃度を例えば
1×1020〔cm-3〕として第四の多結晶シリコン膜にP
の導入を行う。 26−(4) CVD法を適用することに依り、厚さ例えば500
〔Å〕のSiO2 からなるスペーサとして作用する絶縁
膜81を形成する。 26−(5) CVD法を適用することに依り、厚さ例えば500
〔Å〕である第五の多結晶シリコン膜を形成する。 26−(6) 気相拡散法を適用することに依り、不純物濃度を例えば
1×1020〔cm-3〕として第五の多結晶シリコン膜にP
の導入を行う。 26−(7) CVD法を適用することに依り、厚さ例えば500
〔Å〕のSiO2 からなるスペーサとして作用する絶縁
膜90を形成する。 26−(8) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /He(SiO2 用並
びにSi3 N4 用)とCCl4 /O2 (多結晶シリコン
用)とするRIE法を適用することに依って、スペーサ
として作用する絶縁膜90、第五の多結晶シリコン膜、
スペーサとして作用する絶縁膜81、第四の多結晶シリ
コン膜、エッチング・ストッパとして作用するTFTの
上側ゲート絶縁膜79、第三の多結晶シリコン膜、TF
Tの下側ゲート絶縁膜62、第二の多結晶シリコン膜か
らなるTFTの下側ゲート電極61、絶縁膜59の選択
的エッチングを行って表面から第一の多結晶シリコン膜
である駆動用トランジスタのゲート電極に達する相互接
続コンタクト・ホール90Aを形成する。[0077] Figure 26 Referring 26- (1), where the double gate structure TFT load type SRAM is the silicon semiconductor substrate 51, field insulating film 52, the gate insulating film 53, n + - doped region 54, the first Gate electrodes 55 and 56 of a driver transistor made of a polycrystalline silicon film, an n + -source region 57, an n + -drain region 58, an insulating film 59, and a lower gate electrode of a TFT made of a second polycrystalline silicon film 61, a lower gate insulating film 62 of the TFT, a source region and a drain region and a channel region of the TFT composed of a third polycrystalline silicon film, Si 3
TF acting as an etching stopper made of N 4
It is assumed that the upper gate insulating film 79 of T is formed. 26- (2) The thickness is, for example, 500 by applying the CVD method.
[4] A fourth polycrystalline silicon film is formed. 26- (3) By applying the vapor phase diffusion method, the impurity concentration is set to, for example, 1 × 10 20 [cm −3 ] and the fourth polycrystalline silicon film
Introduce. 26- (4) A thickness of, for example, 500 by applying the CVD method.
[Å] An insulating film 81 acting as a spacer made of SiO 2 is formed. 26- (5) The thickness is, for example, 500 by applying the CVD method.
The fifth polycrystalline silicon film of [Å] is formed. 26- (6) By applying the vapor phase diffusion method, the impurity concentration is set to, for example, 1 × 10 20 [cm −3 ], and the fifth polycrystalline silicon film is doped with P.
Introduce. 26- (7) The thickness is, for example, 500 by applying the CVD method.
[Å] An insulating film 90 serving as a spacer made of SiO 2 is formed. 26- (8) RIE using CHF 3 / He (for SiO 2 and for Si 3 N 4 ) and CCl 4 / O 2 (for polycrystalline silicon) as resist process and etching gas in photolithography technology By applying the method, the insulating film 90 acting as a spacer, the fifth polycrystalline silicon film,
An insulating film 81 acting as a spacer, a fourth polycrystalline silicon film, an upper gate insulating film 79 of a TFT acting as an etching stopper, a third polycrystalline silicon film, TF
The lower gate insulating film 62 of T, the lower gate electrode 61 of the TFT made of the second polycrystalline silicon film, and the insulating film 59 are selectively etched to form the first polycrystalline silicon film as the driving transistor An interconnect contact hole 90A reaching the gate electrode of FIG.
【0078】図27参照 27−(1) CVD法を適用することに依り、厚さ例えば500
〔Å〕の第六の多結晶シリコン膜を形成する。 27−(2) 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば1×1021〔cm-3〕のPを拡散する。See FIG. 27. 27- (1) The thickness is, for example, 500 by applying the CVD method.
[6] A sixth polycrystalline silicon film is formed. 27- (2) By applying the thermal diffusion method, for example, 1 × 10 21 [cm −3 ] of P is diffused into the sixth polycrystalline silicon film.
【0079】図28参照 28−(1) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 (多結晶シリコ
ン用)とCHF3 /He(SiO2 用)とするRIE法
を適用することに依り、第六の多結晶シリコン膜、スペ
ーサとして作用する絶縁膜90、第五の多結晶シリコン
膜、スペーサとして作用する絶縁膜81、第四の多結晶
シリコン膜のそれぞれをパターニングし、メモリ・キャ
パシタの蓄積電極91、メモリ・キャパシタのフィン8
9、メモリ・キャパシタのフィンを兼ねたTFTの上側
ゲート電極80を形成する。 28−(2) HF水溶液中に浸漬してSiO2 からなる絶縁膜90及
び81を除去する。 28−(3) この後、メモリ・キャパシタ用誘電体膜の形成など、図
16乃至図25について説明した第二実施例に於ける工
程24−(1)以下と同じ工程を経て完成させれば良
い。See FIG. 28 28- (1) RIE using resist process and etching gas in photolithography technology as CCl 4 / O 2 (for polycrystalline silicon) and CHF 3 / He (for SiO 2 ) By applying the method, each of the sixth polycrystalline silicon film, the insulating film 90 acting as a spacer, the fifth polycrystalline silicon film, the insulating film 81 acting as a spacer, and the fourth polycrystalline silicon film is formed. Patterned, storage capacitor storage electrode 91, memory capacitor fin 8
9. The upper gate electrode 80 of the TFT which also serves as the fin of the memory capacitor is formed. 28- (2) The insulating films 90 and 81 made of SiO 2 are removed by dipping in an aqueous HF solution. 28- (3) Thereafter, steps such as the formation of a dielectric film for a memory capacitor, which are the same as the steps 24- (1) and subsequent steps in the second embodiment described with reference to FIGS. good.
【0080】図26乃至図28について説明した実施例
は、図16乃至図25について説明した実施例と比較す
ると、メモリ・キャパシタの蓄積電極91と一体になっ
ているフィンの数が実質的に三枚になっているので、メ
モリ・キャパシタの容量は増加する。The embodiment described with reference to FIGS. 26 to 28 differs from the embodiment described with reference to FIGS. 16 to 25 in that the number of fins integrated with the storage electrode 91 of the memory capacitor is substantially three times. Because of the number of sheets, the capacity of the memory capacitor increases.
【0081】図29乃至図32は本発明の第四実施例を
解説する為の工程要所に於ける二重ゲート構造TFT負
荷型SRAMの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図16乃
至図25について説明した第二実施例に於ける工程の始
めから工程18−(1)まで、即ち、第三の多結晶シリ
コン膜のパターニングを行ってコンタクト部分、各TF
Tのドレイン領域とソース領域とチャネル領域、VCC供
給線などを形成するまでは本実施例でも同じであるから
説明を省略して次の段階から説明する。FIG. 29 to FIG. 32 are cutaway side views of a main portion of a double gate structure TFT load type SRAM at a process point for explaining a fourth embodiment of the present invention.
The details will be described with reference to these figures. Incidentally, from the beginning of the process in the second embodiment described with reference to FIGS. 16 to 25 to the process 18- (1), that is, by patterning the third polycrystalline silicon film, the contact portion, each TF
This is the same in this embodiment until the drain region, source region, channel region, Vcc supply line, and the like of T are formed.
【0082】図29参照 29−(1) ここで、二重ゲート構造TFT負荷型SRAMは、シリ
コン半導体基板51にフィールド絶縁膜52、ゲート絶
縁膜53、n+ −不純物領域54、第一の多結晶シリコ
ン膜からなるドライバ・トランジスタのゲート電極55
と56、n+ −ソース領域57、n+ −ドレイン領域5
8、絶縁膜59、第二の多結晶シリコン膜からなるTF
Tの下側ゲート電極61、TFTの下側ゲート絶縁膜6
2、第三の多結晶シリコン膜からなるTFTのソース領
域及びドレイン領域及びチャネル領域やVCC供給線など
が形成されている状態にあるものとする。 29−(2) CVD法を適用することに依り、厚さ例えば500
〔Å〕のSiO2 からなるTFTの上側ゲート絶縁膜9
2を形成する。 29−(3) CVD法を適用することに依り、厚さ例えば500
〔Å〕である第五の多結晶シリコン膜を形成する。 29−(4) 気相拡散法を適用することに依り、不純物濃度を例えば
1×1020〔cm-3〕として第五の多結晶シリコン膜にP
の導入を行う。 29−(5) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCCl4 /O2 (多結晶シリコ
ン用)とするRIE法を適用することに依り、第五の多
結晶シリコン膜のパターニングを行ってTFTの上側ゲ
ート電極93を形成する。[0082] Figure 29 Referring 29- (1), where the double gate structure TFT load type SRAM, the field insulating film 52 on the silicon semiconductor substrate 51, a gate insulating film 53, n + - doped region 54, the first multi Gate electrode 55 of driver transistor made of crystalline silicon film
And 56, n + -source region 57, n + -drain region 5
8, TF comprising insulating film 59 and second polycrystalline silicon film
T lower gate electrode 61, TFT lower gate insulating film 6
2. It is assumed that the source region, the drain region, the channel region, the Vcc supply line, and the like of the TFT made of the third polycrystalline silicon film are formed. 29- (2) A thickness of, for example, 500
[Å] Upper gate insulating film 9 of TFT made of SiO 2
Form 2 29- (3) The thickness is, for example, 500 by applying the CVD method.
The fifth polycrystalline silicon film of [Å] is formed. 29- (4) By applying the vapor phase diffusion method, the impurity concentration is set to, for example, 1 × 10 20 [cm −3 ] and the fifth polycrystalline silicon film
Introduce. 29- (5) By applying a resist process in photolithography technology and an RIE method using CCl 4 / O 2 (for polycrystalline silicon) as an etching gas, a fifth polycrystalline silicon film is formed. The upper gate electrode 93 of the TFT is formed by patterning.
【0083】図30参照 30−(1) CVD法を適用することに依り、厚さ例えば500
〔Å〕のSi3 N4 からなるエッチング・ストッパとし
て作用する絶縁膜94並びに厚さ例えば500〔Å〕の
SiO2 からなるスペーサとして作用する絶縁膜95を
前記順序で形成する。 30−(2) フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをCHF3 /He(SiO2 用と
Si3 N4用)とCCl4 /O2 (多結晶シリコン用)
とするRIE法を適用することに依り、スペーサとして
作用する絶縁膜95及びエッチング・ストッパとして作
用する絶縁膜94、TFTの上側ゲート電極93、TF
Tの上側ゲート絶縁膜92、TFTのソース領域やドレ
イン領域などが作り込まれている第三の多結晶シリコン
膜、TFTの下側ゲート絶縁膜62、TFTの下側ゲー
ト電極61、絶縁膜59の選択的エッチングを行って表
面から第一の多結晶シリコン膜である駆動用トランジス
タのゲート電極に達する相互接続コンタクト・ホール9
5Aを形成する。Referring to FIG. 30 30- (1) The thickness is, for example, 500 by applying the CVD method.
An insulating film 94 acting as an etching stopper made of Si 3 N 4 ([絶 縁]) and an insulating film 95 acting as a spacer made of SiO 2 having a thickness of, for example, 500 [Å] are formed in this order. 30- (2) CHF 3 / He (for SiO 2 and Si 3 N 4 ) and CCl 4 / O 2 (for polycrystalline silicon) resist and etching gas in photolithography technology
Is applied, the insulating film 95 acting as a spacer, the insulating film 94 acting as an etching stopper, the upper gate electrode 93 of the TFT, the TF
T upper gate insulating film 92, third polycrystalline silicon film in which a source region and a drain region of the TFT are formed, lower gate insulating film 62 of the TFT, lower gate electrode 61 of the TFT, insulating film 59 Contact hole 9 from the surface to the gate electrode of the driving transistor which is the first polycrystalline silicon film by selectively etching
Form 5A.
【0084】図31参照 31−(1) CVD法を適用することに依り、厚さ例えば500
〔Å〕の第五の多結晶シリコン膜を形成する。 31−(2) 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば1×1021〔cm-3〕のPを拡散する。 31−(3) フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをCCl4 /O2 とするRIE
法を適用することに依り、第五の多結晶シリコン膜のパ
ターニングを行ってメモリ・キャパシタの蓄積電極96
を形成する。See FIG. 31. 31- (1) The thickness is, for example, 500 by applying the CVD method.
[5] A fifth polycrystalline silicon film is formed. 31- (2) By applying the thermal diffusion method, for example, 1 × 10 21 [cm −3 ] of P is diffused into the fifth polycrystalline silicon film. 31- (3) RIE using resist process and etching gas of CCl 4 / O 2 in photolithography technology
By applying the fifth method, the fifth polycrystalline silicon film is patterned to form the storage electrode 96 of the memory capacitor.
To form
【0085】図32参照 32−(1) HF水溶液中に浸漬してSiO2 からなる絶縁膜95を
除去する。 32−(2) この後、メモリ・キャパシタ用誘電体膜の形成など、図
16乃至図25について説明した第二実施例に於ける工
程24−(1)以下と同じ工程を経て完成させれば良
い。Referring to FIG. 32, 32- (1) the insulating film 95 made of SiO 2 is removed by immersion in an aqueous HF solution. 32- (2) Thereafter, steps such as the formation of a dielectric film for a memory capacitor, which are the same as the steps 24- (1) and subsequent steps in the second embodiment described with reference to FIGS. good.
【0086】図29乃至図32について説明した第四実
施例は、図16乃至図25について説明した第二実施例
と比較すると、メモリ・キャパシタの蓄積電極を形成す
る際の構成が改変されている。通常、多結晶シリコン膜
をエッチングする際、下地がSi3 N4 であるよりもS
iO2 である方が選択比を確保でき、且つ、フッ酸溶液
中でエッチング・ストッパとして作用するSi3 N4 膜
が多結晶シリコン膜をエッチングする際にRIEに曝さ
れないからSi3 N4 膜は損傷されることがなく、従っ
て、第四実施例ではメモリ・キャパシタの蓄積電極を安
定に形成できる旨の利点がある。但し、マスク工程は第
二実施例に比較すると一回増加するが、それでも従来の
技術に比較すると一回少ない。The fourth embodiment described with reference to FIGS. 29 to 32 differs from the second embodiment described with reference to FIGS. 16 to 25 in that the configuration for forming the storage electrode of the memory capacitor is modified. . Usually, when etching the polycrystalline silicon film, than the base is a Si 3 N 4 S
Since iO 2 can secure the selectivity and the Si 3 N 4 film acting as an etching stopper in the hydrofluoric acid solution is not exposed to RIE when etching the polycrystalline silicon film, the Si 3 N 4 film is used. Is not damaged. Therefore, the fourth embodiment has an advantage that the storage electrode of the memory capacitor can be formed stably. However, although the number of mask steps increases once compared to the second embodiment, it is still smaller once compared to the conventional technique.
【0087】[0087]
【発明の効果】本発明に依る半導体記憶装置及びその製
造方法に於いては、半導体基板に形成された一対のドラ
イバ・トランジスタ及び半導体基板上の半導体層に形成
された一対の二重ゲート構造TFT負荷及び二重ゲート
構造TFT負荷の上方部分に形成されたメモリ・キャパ
シタを含み、且つ、二重ゲート構造TFT負荷のドレイ
ン及び上下ゲート電極とドライバ・トランジスタのゲー
ト或いはドレインとが相互に接続される接続領域をもっ
たメモリ・セルを備えてなり、前記二重ゲート構造TF
T負荷は前記ドライバ・トランジスタのドレインに接続
された下側ゲート電極及び前記下側ゲート電極上に下側
ゲート絶縁膜を介して形成されたチャネル及び前記チャ
ネル上に上側ゲート絶縁膜を介して形成された上側ゲー
ト電極を備え、前記メモリ・キャパシタは蓄積電極及び
前記蓄積電極を覆うメモリ・キャパシタ用誘電体膜及び
前記メモリ・キャパシタ用誘電体膜を介して前記蓄積電
極と対向し且つ前記ドライバ・トランジスタのソースに
接続された接地線を兼ねる対向電極を備え、前記接続領
域では、少なくとも二重ゲート構造TFT負荷のドレイ
ン及び上下ゲート電極とドライバ・トランジスタのゲー
ト電極或いはドレインとがそれぞれ絶縁膜を介して積層
され、且つ、メモリ・キャパシタの蓄積電極が中間に在
る電極の側面で接続されると共にフリップ・フロップ回
路を構成するドライバ・トランジスタのゲート或いはド
レインとその表面で接続されている。In a semiconductor memory device and a method of manufacturing the same according to the present invention, a pair of driver transistors formed on a semiconductor substrate and a pair of double-gate TFTs formed on a semiconductor layer on the semiconductor substrate are provided. A load and a memory capacitor formed on an upper portion of the double gate structure TFT load, and the drain and upper and lower gate electrodes of the double gate structure TFT load are connected to the gate or drain of the driver transistor. Comprising a memory cell having a connection region, wherein said double gate structure TF
The T load is formed through a lower gate electrode connected to the drain of the driver transistor, a channel formed on the lower gate electrode via a lower gate insulating film, and an upper gate insulating film on the channel. An upper gate electrode, the memory capacitor facing the storage electrode via a storage electrode, a memory capacitor dielectric film covering the storage electrode, and the driver capacitor. A counter electrode that also serves as a ground line connected to the source of the transistor; and in the connection region, at least the drain and upper and lower gate electrodes of the double gate structure TFT load and the gate electrode or the drain of the driver transistor are interposed via an insulating film. And the storage electrode of the memory capacitor is in contact with the side of the intermediate electrode. It is connected by a gate and drain and its surface of the driver transistors constituting the flip-flop circuit together with the.
【0088】前記したところから明らかなように、本発
明では、ドライバ・トランジスタのゲート電極と二重ゲ
ート構造TFT負荷のゲート電極及び同じくドレインな
どの相互接続を同一の箇所で同一のコンタクト・ホール
を利用して接続し得る構成にしたことから、ドライバ・
トランジスタと二重ゲート構造TFT負荷との相互接続
の為のコンタクト・ホール形成は一回で済むことにな
り、また、放射線耐性を向上させるためにメモリ・キャ
パシタを別設してあるが、そのメモリ・キャパシタの対
向電極と接地線とを共用し得る構成にしてあることか
ら、寄生容量の他にメモリ・キャパシタをもった二重ゲ
ート構造TFT負荷型SRAMを少ない製造工程数で容
易且つ簡単に歩留り良く製造することができるようにな
った。As is apparent from the above description, in the present invention, the same contact hole is formed at the same place by interconnecting the gate electrode of the driver transistor, the gate electrode of the double gate structure TFT load, and the drain. Because the configuration allows connection by using the driver,
A contact hole for interconnection between the transistor and the double gate structure TFT load needs to be formed only once, and a memory capacitor is separately provided to improve radiation resistance.・ Since the counter electrode of the capacitor and the ground line can be shared, a double gate structure TFT load type SRAM having a memory capacitor in addition to a parasitic capacitance can be easily and easily produced with a small number of manufacturing steps. It can be manufactured well.
【図1】本発明の第一実施例を解説する為の工程要所に
於ける二重ゲート構造TFT負荷型SRAMの要部切断
側面図である。FIG. 1 is a cutaway side view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a first embodiment of the present invention.
【図2】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造TFT負荷型SRAMの要部切断
側面図である。FIG. 2 is a cutaway side view of a main part of a double gate structure TFT load type SRAM at a main point of a process for explaining a first embodiment of the present invention.
【図3】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造TFT負荷型SRAMの要部切断
側面図である。FIG. 3 is a cutaway side view of a main part of a double-gate-structure TFT-load type SRAM at an important part of a process for explaining a first embodiment of the present invention;
【図4】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造TFT負荷型SRAMの要部切断
側面図である。FIG. 4 is a cutaway side view of a main part of the double gate structure TFT load type SRAM at a key point in the process for explaining the first embodiment of the present invention.
【図5】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造TFT負荷型SRAMの要部切断
側面図である。FIG. 5 is a cutaway side view of a main part of a double-gate-structure TFT-loaded SRAM at an important point in the process for explaining the first embodiment of the present invention;
【図6】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造TFT負荷型SRAMの要部切断
側面図である。FIG. 6 is a cutaway side view of a main portion of a double gate structure TFT load type SRAM at a key point in the process for explaining the first embodiment of the present invention.
【図7】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造TFT負荷型SRAMの要部切断
側面図である。FIG. 7 is a cutaway side view of a main part of the double gate structure TFT load type SRAM at a key point in the process for explaining the first embodiment of the present invention.
【図8】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造TFT負荷型SRAMの要部切断
側面図である。FIG. 8 is a cutaway side view of a main part of a double gate structure TFT load type SRAM at a key point in the process for explaining the first embodiment of the present invention.
【図9】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造TFT負荷型SRAMの要部平面
図である。FIG. 9 is a plan view of a main part of a double gate structure TFT load type SRAM at a main point of a process for explaining a first embodiment of the present invention.
【図10】本発明の第一実施例を説明する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部平
面図である。FIG. 10 is a plan view of a main part of a double gate structure TFT load type SRAM at a main point of a process for explaining the first embodiment of the present invention.
【図11】本発明の第一実施例を説明する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部平
面図である。FIG. 11 is a plan view of a main part of a double-gate-structure TFT-loaded SRAM at a key point in the process for explaining the first embodiment of the present invention;
【図12】本発明の第一実施例を説明する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部平
面図である。FIG. 12 is a plan view of a main part of a double gate structure TFT load type SRAM at a key point in the process for explaining the first embodiment of the present invention.
【図13】本発明の第一実施例を説明する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部平
面図である。FIG. 13 is a plan view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining the first embodiment of the present invention.
【図14】本発明の第一実施例を説明する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部平
面図である。FIG. 14 is a plan view of a main part of a double gate structure TFT load type SRAM at a key point in the process for explaining the first embodiment of the present invention;
【図15】本発明者らが実現させたTFT負荷型SRA
Mの要部平面図である。FIG. 15 shows a TFT load type SRA realized by the present inventors.
It is a principal part top view of M.
【図16】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 16 is a cutaway side view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a second embodiment of the present invention;
【図17】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 17 is a cutaway side view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a second embodiment of the present invention.
【図18】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 18 is a cutaway side view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a second embodiment of the present invention.
【図19】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 19 is a cutaway side view of a main part of a double-gate-structure TFT-loaded SRAM at an important part of a process for explaining a second embodiment of the present invention;
【図20】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 20 is a side cutaway view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a second embodiment of the present invention;
【図21】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 21 is a cutaway side view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a second embodiment of the present invention.
【図22】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 22 is a side cutaway view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a second embodiment of the present invention;
【図23】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 23 is a cutaway side view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a second embodiment of the present invention;
【図24】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 24 is a cutaway side view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a second embodiment of the present invention;
【図25】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 25 is a fragmentary side view of a double gate structure TFT load type SRAM at a key step for explaining a second embodiment of the present invention;
【図26】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 26 is a side cutaway view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a third embodiment of the present invention;
【図27】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 27 is a cutaway side view of a main part of a double gate structure TFT load type SRAM at a main point of a process for explaining a third embodiment of the present invention.
【図28】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 28 is a side sectional view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a third embodiment of the present invention;
【図29】本発明の第四実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 29 is a cutaway side view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a fourth embodiment of the present invention;
【図30】本発明の第四実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 30 is a fragmentary side elevational view of a double gate structure TFT load type SRAM at an important part of a process for explaining a fourth embodiment of the present invention;
【図31】本発明の第四実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 31 is a side sectional view of a main part of a double gate structure TFT load type SRAM at an important part of a process for explaining a fourth embodiment of the present invention;
【図32】本発明の第四実施例を解説する為の工程要所
に於ける二重ゲート構造TFT負荷型SRAMの要部切
断側面図である。FIG. 32 is a side cutaway view of a main part of a double gate structure TFT load type SRAM at a key point in a process for explaining a fourth embodiment of the present invention;
【図33】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 33 is a side sectional view of a relevant part in a process key for explaining a conventional example of a method of manufacturing a high resistance load type SRAM.
【図34】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 34 is a cross-sectional side view of a relevant part at a key step for explaining a conventional example of a method of manufacturing a high resistance load type SRAM.
【図35】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 35 is a cutaway side view of a relevant part at a key step for explaining a conventional example of a method of manufacturing a high resistance load type SRAM.
【図36】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 36 is a fragmentary side elevational view at a key step for explaining a conventional example of a method of manufacturing a high resistance load type SRAM.
【図37】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 37 is a fragmentary side elevation view at a key step for explaining a conventional example of a method of manufacturing a high resistance load type SRAM.
【図38】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 38 is a fragmentary side elevational view at a key step for explaining a conventional example of a method of manufacturing a high resistance load type SRAM;
【図39】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 39 is a fragmentary sectional side view at a key step of the process for explaining a conventional example of a method of manufacturing a high resistance load type SRAM.
【図40】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 40 is a fragmentary side elevational view at a key step for explaining a conventional example of a method of manufacturing a high resistance load type SRAM.
【図41】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 41 is a sectional side view of a relevant part in a process key for explaining a conventional example of a method of manufacturing a high resistance load type SRAM.
【図42】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 42 is a cross-sectional side view of a relevant part at a key step for explaining a conventional example of a method of manufacturing a high resistance load type SRAM.
【図43】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 43 is a fragmentary plan view for explaining a conventional example of a method of manufacturing a high-resistance load type SRAM in a process essential point;
【図44】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 44 is a fragmentary plan view for explaining a conventional example of a method of manufacturing a high resistance load type SRAM at a key point in a process;
【図45】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 45 is a fragmentary plan view for explaining a conventional example of a method of manufacturing a high resistance load type SRAM at a key point in a process.
【図46】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 46 is a fragmentary plan view for explaining a conventional example of a method for manufacturing a high resistance load type SRAM at a key point in a process.
【図47】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 47 is a plan view of a main portion in a process key point for explaining a conventional example of a method of manufacturing a high resistance load type SRAM.
【図48】高抵抗負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 48 is a fragmentary plan view for explaining a conventional example of a method of manufacturing a high-resistance load type SRAM in a process key point;
【図49】高抵抗負荷型SRAMの要部等価回路図であ
る。FIG. 49 is an equivalent circuit diagram of a main part of a high resistance load type SRAM.
【図50】TFT負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 50 is a cross-sectional side view of a relevant part at a key point in a process for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図51】TFT負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 51 is a fragmentary side elevation view at a key step for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図52】TFT負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 52 is a fragmentary side elevation view at a key step for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図53】TFT負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 53 is a cross-sectional side view of a relevant part at a key step for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図54】TFT負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 54 is a fragmentary plan view for explaining a conventional example of a method of manufacturing a TFT load type SRAM in a process essential point;
【図55】TFT負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 55 is a fragmentary plan view for explaining a conventional example of a method of manufacturing a TFT load type SRAM at a key point in a process.
【図56】TFT負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 56 is a fragmentary plan view for explaining a conventional example of a method of manufacturing a TFT load type SRAM in a relevant part of a process;
【図57】TFT負荷型SRAMを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 57 is a plan view of a main portion in a process step for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図58】TFT負荷型SRAMの要部等価回路図であ
る。FIG. 58 is a main part equivalent circuit diagram of a TFT load type SRAM.
【図59】二重ゲート構造TFT負荷型SRAMを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。FIG. 59 is a fragmentary side elevation view at a key step for explaining a conventional example of a method of manufacturing a double gate structure TFT load type SRAM.
【図60】二重ゲート構造TFT負荷型SRAMを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。FIG. 60 is a fragmentary side elevational view at a key step for explaining a conventional example of a method for manufacturing a double gate structure TFT load type SRAM.
【図61】二重ゲート構造TFT負荷型SRAMを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。FIG. 61 is a fragmentary side elevation view at a key step for explaining a conventional example of a method of manufacturing a double gate structure TFT load type SRAM.
1 シリコン半導体基板 2 フィールド絶縁膜 3 ゲート絶縁膜 3A コンタクト・ホール 4 ゲート電極 5 ソース領域 5′ 不純物領域 6 ドレイン領域 7 絶縁膜 15 下側ゲート電極 16 下側ゲート絶縁膜 17 ソース領域 18 ドレイン領域 19 チャネル領域 24 メモリ・キャパシタの蓄積電極 25 絶縁膜 26 ビット線 27 メモリ・キャパシタ用誘電体膜 28 メモリ・キャパシタの対向電極 29 絶縁膜 31 絶縁膜 DESCRIPTION OF SYMBOLS 1 Silicon semiconductor substrate 2 Field insulating film 3 Gate insulating film 3A Contact hole 4 Gate electrode 5 Source region 5 'Impurity region 6 Drain region 7 Insulating film 15 Lower gate electrode 16 Lower gate insulating film 17 Source region 18 Drain region 19 Channel region 24 Storage capacitor storage electrode 25 Insulating film 26 Bit line 27 Dielectric film for memory capacitor 28 Counter electrode of memory capacitor 29 Insulating film 31 Insulating film
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/8244 H01L 21/822 H01L 27/04 H01L 27/11 H01L 29/786 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 6 , DB name) H01L 21/8244 H01L 21/822 H01L 27/04 H01L 27/11 H01L 29/786
Claims (10)
プ回路を構成する一対のドライバ・トランジスタ及び前
記半導体基板上の半導体層に形成された一対の二重ゲー
ト構造TFT負荷及び前記二重ゲート構造TFT負荷の
上方部分に形成されたメモリ・キャパシタを含んで構成
され、且つ、二重ゲート構造TFT負荷のドレイン及び
上下ゲート電極とドライバ・トランジスタのゲート或い
はドレインとが相互に接続される接続領域をもったメモ
リ・セルを備えてなり、前記二重ゲート構造TFT負荷
は前記ドライバ・トランジスタのドレインに接続された
下側ゲート電極及び前記下側ゲート電極上に下側ゲート
絶縁膜を介して形成されたチャネル及び前記チャネル上
に上側ゲート絶縁膜を介して形成された上側ゲート電極
を備えること、前記メモリ・キャパシタは蓄積電極及び
前記蓄積電極を覆うメモリ・キャパシタ用誘電体膜及び
前記メモリ・キャパシタ用誘電体膜を介して前記蓄積電
極と対向し且つ前記ドライバ・トランジスタのソースに
接続された接地線を兼ねる対向電極を備えることを特徴
とする半導体記憶装置。1. A pair of driver transistors formed on a semiconductor substrate to form a flip-flop circuit, a pair of double-gate TFTs formed on a semiconductor layer on the semiconductor substrate, and the double-gate TFT. It is configured to include a memory capacitor formed above the load, and has a connection region where the drain and upper and lower gate electrodes of the double gate structure TFT load and the gate or drain of the driver transistor are mutually connected. Wherein the double gate structure TFT load is formed on the lower gate electrode connected to the drain of the driver transistor via the lower gate insulating film on the lower gate electrode. Comprising a channel and an upper gate electrode formed on the channel via an upper gate insulating film; The memory capacitor has a storage electrode, a dielectric film for the memory capacitor covering the storage electrode, and a ground line opposed to the storage electrode via the dielectric film for the memory capacitor and connected to a source of the driver transistor. A semiconductor memory device comprising a counter electrode serving also as a semiconductor device.
TFT負荷のドレイン及び上下ゲート電極とドライバ・
トランジスタのゲート電極或いはドレインとがそれぞれ
絶縁膜を介して積層され、且つ、メモリ・キャパシタの
蓄積電極が中間に在る電極の側面で接続されると共にフ
リップ・フロップ回路を構成するドライバ・トランジス
タのゲート或いはドレインとその表面で接続されてなる
ことを特徴とする請求項1記載の半導体記憶装置。2. The connection region, wherein at least the drain and upper and lower gate electrodes of a double gate structure TFT load and a driver
The gate electrode or the drain of the transistor is stacked with an insulating film interposed therebetween, and the storage electrode of the memory capacitor is connected to the side surface of the intermediate electrode, and the gate of the driver transistor forming a flip-flop circuit 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is connected to the drain at a surface thereof.
ート電極がメモリ・キャパシタ用誘電体膜で覆われてメ
モリ・キャパシタのフィンを兼ねていることを特徴とす
る請求項1或いは2記載の半導体記憶装置。3. The memory capacitor according to claim 1, wherein an upper gate electrode in the double gate structure TFT load is covered with a dielectric film for a memory capacitor and also serves as a fin of the memory capacitor. Semiconductor storage device.
ゲート構造TFT負荷の上側ゲート電極とメモリ・キャ
パシタの蓄積電極との間に少なくとも一層のメモリ・キ
ャパシタのフィンが介挿され且つ前記メモリ・キャパシ
タの蓄積電極と接続されてなることを特徴とする請求項
1或いは2記載の半導体記憶装置。4. At least one memory capacitor fin is interposed between an upper gate electrode of a double gate structure TFT load also serving as a memory capacitor fin and a storage electrode of the memory capacitor. 3. The semiconductor memory device according to claim 1, wherein said semiconductor memory device is connected to said storage electrode.
ゲート構造TFT負荷の上側ゲート電極の下地である上
側ゲート絶縁膜がメモリ・キャパシタ用誘電体膜に比較
して厚く形成されてなることを特徴とする請求項1或い
は2記載の半導体記憶装置。5. An upper gate insulating film which is a base of an upper gate electrode of a double gate structure TFT load also serving as a fin of a memory capacitor is formed to be thicker than a dielectric film for a memory capacitor. 3. The semiconductor memory device according to claim 1, wherein:
側ゲート電極との間にある上側ゲート絶縁膜がエッチン
グ・ストッパとして作用する窒化シリコン膜からなるこ
とを特徴とする請求項1或いは2記載の半導体記憶装
置。6. The semiconductor device according to claim 1, wherein the upper gate insulating film between the channel of the double gate structure TFT load and the upper gate electrode comprises a silicon nitride film acting as an etching stopper. Semiconductor storage device.
成してからゲート絶縁膜を形成する工程と、次いで、第
一の導電膜を成長させてからパターニングを行ってドラ
イバ・トランジスタのゲート電極を形成する工程と、次
いで、該フィールド絶縁膜並びに該第一の導電膜である
ドライバ・トランジスタのゲート電極をマスクとして不
純物の導入を行い不純物領域を形成してから第一の絶縁
膜を形成する工程と、次いで、第二の導電膜を成長させ
パターニングを行って二重ゲート構造TFT負荷の下側
ゲート電極を形成してから第二の絶縁膜である下側ゲー
ト絶縁膜を形成する工程と、次いで、第三の導電膜を成
長させ選択的な不純物導入とパターニングを行って二重
ゲート構造TFT負荷のソース領域及びドレイン領域及
びチャネル領域を形成してから第三の絶縁膜である二重
ゲート構造TFT負荷の上側ゲート絶縁膜を形成する工
程と、次いで、第四の導電膜を成長させてから第四の絶
縁膜を成長させる工程と、次いで、前記第四の絶縁膜及
び前記第四の導電膜及び前記第三の絶縁膜である上側ゲ
ート絶縁膜及び前記第三の導電膜からなるドレイン領域
及び前記第二の絶縁膜である下側ゲート絶縁膜及び前記
第二の導電膜からなる下側ゲート電極及び前記第一の絶
縁膜を選択的に除去して前記第四の導電膜の側面と前記
第三の導電膜からなるドレイン領域の側面と前記第二の
導電膜からなる下側ゲート電極の側面と前記第一の導電
膜からなるドライバ・トランジスタのゲート電極の表面
を露出させる相互接続コンタクト・ホールを形成する工
程と、次いで、前記第四の導電膜の側面と前記第三の導
電膜からなるドレイン領域の側面と前記第二の導電膜か
らなる下側ゲート電極の側面と前記第一の導電膜からな
るドライバ・トランジスタのゲート電極の表面にコンタ
クトする第五の導電膜を形成してから第五の導電膜及び
第四の絶縁膜及び第四の導電膜をパターニングしメモリ
・キャパシタの蓄積電極及びスペーサとして作用する絶
縁膜及びメモリ・キャパシタのフィンを兼ねた二重ゲー
ト構造TFT負荷の上側ゲート電極とする工程と、次い
で、メモリ・キャパシタの蓄積電極と上側ゲート電極と
の間にあるスペーサとして作用していた絶縁膜を除去す
る工程と、次いで、該メモリ・キャパシタの蓄積電極及
び上側ゲート電極を覆うメモリ・キャパシタ用誘電体膜
を形成する工程と、次いで、ドライバ・トランジスタの
ソースに対応する接地線コンタクト・ホールを形成して
から第六の導電膜からなる接地線を兼ねたメモリ・キャ
パシタの対向電極を形成する工程とが含まれてなること
を特徴とする半導体記憶装置の製造方法。7. A step of forming a field insulating film on the surface of a semiconductor substrate and then forming a gate insulating film, and then patterning after growing a first conductive film to form a gate electrode of the driver transistor. Forming and then forming an impurity region by introducing impurities using the field insulating film and the gate electrode of the driver transistor as the first conductive film as a mask, and then forming a first insulating film. And then forming a lower gate electrode of a double gate structure TFT load by growing and patterning a second conductive film to form a lower gate insulating film as a second insulating film; and Next, a third conductive film is grown, and selective impurity introduction and patterning are performed to form a source region, a drain region, and a channel region of the double gate structure TFT load. Forming an upper gate insulating film of a double gate structure TFT load, which is a third insulating film after forming, and then growing a fourth conductive film and then growing a fourth insulating film. Next, an upper gate insulating film which is the fourth insulating film, the fourth conductive film, and the third insulating film, a drain region formed of the third conductive film, and a lower region which is the second insulating film. A side gate insulating film, a lower gate electrode made of the second conductive film, and the first insulating film are selectively removed to remove a side surface of the fourth conductive film and a drain region made of the third conductive film; Forming an interconnect contact hole exposing the side surface of the lower gate electrode made of the second conductive film and the surface of the gate electrode of the driver transistor made of the first conductive film, and Of the fourth conductive film And a side surface of a drain region formed of the third conductive film, a side surface of a lower gate electrode formed of the second conductive film, and a surface of a gate electrode of a driver transistor formed of the first conductive film. After the fifth conductive film is formed, the fifth conductive film, the fourth insulating film, and the fourth conductive film are patterned to serve also as an insulating film acting as a storage electrode and a spacer of the memory capacitor and a fin of the memory capacitor. Forming the upper gate electrode of the double-gate structure TFT load, and then removing the insulating film serving as a spacer between the storage electrode and the upper gate electrode of the memory capacitor. Forming a dielectric film for the memory capacitor covering the storage electrode and the upper gate electrode of the memory capacitor; Forming a ground line contact hole corresponding to the source, and then forming a counter electrode of the memory capacitor also serving as a ground line made of the sixth conductive film. Manufacturing method.
ト電極の上に前記スペーサとして作用する絶縁膜をそれ
ぞれ介挿してメモリ・キャパシタのフィンとなる少なく
とも一層の導電膜を成長させてから前記第五の導電膜か
らなるメモリ・キャパシタの蓄積電極を形成する際に同
時にパターニングする工程が含まれてなることを特徴と
する請求項7記載の半導体記憶装置の製造方法。8. The method according to claim 8, wherein at least one conductive film serving as a fin of a memory capacitor is grown by interposing an insulating film serving as said spacer on said upper gate electrode of said double gate structure TFT load. 8. The method of manufacturing a semiconductor memory device according to claim 7, further comprising the step of patterning simultaneously when forming the storage electrode of the memory capacitor made of the five conductive films.
構造TFT負荷の上側ゲート絶縁膜をエッチング・スト
ッパとしてメモリ・キャパシタの蓄積電極及び前記スペ
ーサとして作用する絶縁膜及び前記二重ゲート構造TF
T負荷の上側ゲート電極をパターニングする工程が含ま
れてなることを特徴とする請求項7記載の半導体記憶装
置の製造方法。9. An insulating film acting as a storage electrode and a spacer of a memory capacitor using the upper gate insulating film of the double gate structure TFT load formed of a silicon nitride film as an etching stopper, and the double gate structure TF.
8. The method according to claim 7, further comprising the step of patterning an upper gate electrode of the T load.
ト構造TFT負荷の上側ゲート電極を形成してからメモ
リ・キャパシタの蓄積電極をパターニングする際のエッ
チング・ストッパとなる窒化シリコン膜及びスペーサと
して作用する絶縁膜を順に形成する工程が含まれてなる
ことを特徴とする請求項7記載の半導体記憶装置の製造
方法。10. A silicon nitride film serving as an etching stopper and a spacer serving as an etching stopper when patterning a storage electrode of a memory capacitor after patterning a conductive film to form an upper gate electrode of the double gate structure TFT load. 8. The method according to claim 7, further comprising the step of sequentially forming insulating films to be formed.
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