JP2871818B2 - Liquid crystal display - Google Patents
Liquid crystal displayInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、液晶表示装置に係り、特に、各画素を薄膜
トランジスタ（TFT）および画素電極で構成するアクテ
イブマトリツクス方式の液晶表示装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly to an active matrix type liquid crystal display device in which each pixel includes a thin film transistor (TFT) and a pixel electrode.
［従来の技術］ 一般に、アクテイブマトリツクス型の液晶表示装置で
は、透明導電膜（ITO）を画素電極としている。この画
素電極と映像信号線は、通常、例えば特願平１−53830
号明細書に記載のように、同一絶縁膜上に形成されてい
る。また画素電極と映像信号線の間には、電極などのパ
ターンは無く、この絶縁膜の表面は画素電極の位置から
映像信号線の位置まで平坦である。液晶表示装置の開口
率を向上するためには、この画素電極の面積、すなわち
液晶が駆動される面積をできるだけ広くする必要があつ
た。[Prior Art] Generally, in an active matrix type liquid crystal display device, a transparent conductive film (ITO) is used as a pixel electrode. The pixel electrode and the video signal line are usually formed, for example, in Japanese Patent Application No. Hei.
As described in the specification, they are formed on the same insulating film. Further, there is no pattern such as an electrode between the pixel electrode and the video signal line, and the surface of the insulating film is flat from the position of the pixel electrode to the position of the video signal line. In order to improve the aperture ratio of the liquid crystal display device, it is necessary to increase the area of the pixel electrode, that is, the area where the liquid crystal is driven, as much as possible.
なお、従来、薄膜トランジスタ基板と対向する基板に
設けていた遮光膜を、薄膜トランジスタ基板側に設けた
先行技術には、特開昭63−64023、特開平１−291219、
特開平１−291220、特開平３−198030、特開平３−9423
2公報がある。Conventionally, a light-shielding film provided on a substrate opposed to a thin-film transistor substrate is disclosed in Japanese Patent Application Laid-Open Nos. 63-64023 and 1-291219.
JP-A-1-291220, JP-A-3-198030, JP-A-3-9423
There are two publications.
しかし、いずれの先行技術にも、薄膜トランジスタ基
板に設けた遮光膜を、対向する基板に設けたブラックマ
トリックスを重ねる構成の記載はなかった。However, none of the prior arts describes a configuration in which a light shielding film provided on a thin film transistor substrate is overlapped with a black matrix provided on an opposite substrate.
また、画素電極の周囲に金属電極を形成する公知例に
は、特開平１−267618号公報があるが、上記公知例には
画素電極の周囲に設ける帯状電極の側縁を、画素電極と
映像信号線との間に設ける構成の記載はなかった。A known example of forming a metal electrode around a pixel electrode is disclosed in Japanese Patent Application Laid-Open No. 1-267618. In the above-described known example, a side edge of a band-shaped electrode provided around the pixel electrode is defined as a pixel electrode. There was no description of the configuration provided between the signal lines.
さらに、薄膜トランジスタ基板に設けた遮光膜を、対
向する基板に設けたブラックマトリックスに重ねる公知
例には、特開平２−63020号公報があるが、ブラックマ
トリックスが上記遮光膜と画素電極の両者に重なる構成
の記載はなかった。Further, as a known example in which a light-shielding film provided on a thin film transistor substrate is overlaid on a black matrix provided on an opposing substrate, there is JP-A-2-63020, but the black matrix overlaps both the light-shielding film and the pixel electrode. There was no description of the composition.
［発明が解決しようとする課題］ 上記従来技術では、映像信号線および画素電極は、そ
れぞれスパツタ法等で堆積した金属膜およびITO膜（透
明画素電極膜）を所定のパターンにエツチング加工して
形成する。このうちITO膜は、その材料の性質上このエ
ツチング加工が他の金属配線材料（Al,Cr等）に比べ難
しく、エツチング後に残渣が残りやすい。この残渣が画
素電極から映像信号線までつながると、両者が電気的に
導通し、画像表示の際に点欠陥（例えばその画素だけ常
に高輝度点または常に黒点となる欠陥）となる。この短
絡不良は、画素電極と映像信号線の間の距離を広げれば
低減するが、それには画素電極を小さくする必要があ
り、開口率の低下をもたらす。[Problems to be Solved by the Invention] In the above conventional technique, the video signal line and the pixel electrode are formed by etching a metal film and an ITO film (transparent pixel electrode film) deposited by a spatter method or the like into a predetermined pattern. I do. Of these, the ITO film is more difficult to etch than other metal wiring materials (Al, Cr, etc.) due to the nature of the material, and residues tend to remain after etching. When the residue is connected from the pixel electrode to the video signal line, the two are electrically connected to each other, resulting in a point defect (for example, a defect in which only the pixel always has a high luminance point or a black point) during image display. This short-circuit failure can be reduced by increasing the distance between the pixel electrode and the video signal line, but this requires the pixel electrode to be smaller, resulting in a lower aperture ratio.
また、従来技術では、ブラツクマトリツクスと画素電
極の重ね合わせ不良により、ドメイン（液晶が正しく配
向していない領域）からの漏れ光が生じ、これが原因で
表示むらが発生する等の問題があつた。その対策として
ブラツクマトリツクスの面積を広げて画素電極との重な
り部分を広くすることも考えられるが、やはり開口率の
低下を招くことになる。Further, in the prior art, there is a problem that light leakage from a domain (a region where liquid crystal is not correctly aligned) occurs due to an overlay failure between the black matrix and the pixel electrode, which causes display unevenness. . As a countermeasure, it is conceivable to increase the area of the black matrix to increase the overlapping portion with the pixel electrode, but this also results in a decrease in the aperture ratio.
従って、本発明の目的の１つは、画素電極形成時のエ
ッチング残渣により短絡不良が発生するのを防止するこ
とにある。Therefore, one of the objects of the present invention is to prevent a short circuit from occurring due to an etching residue at the time of forming a pixel electrode.
本発明のもう１つの目的は、パネルに対し斜めに入射
する洩れ光を防止することにある。Another object of the present invention is to prevent light leaking obliquely into a panel.
また、本発明の他の目的は、帯状電極が形成する段差
により、ソース電極が断線するのを防止することにあ
る。It is another object of the present invention to prevent a source electrode from being disconnected due to a step formed by a strip-shaped electrode.
［課題を解決するための手段］ 上記目的を達成するために、本発明は、透明な下側基
板上に複数の走査信号線と複数の映像信号線が交差する
ように配置し、隣接する２本の走査信号線と隣接する２
本の映像信号線とで囲まれた領域内にそれぞれ画素を設
けてなり、上記画素は、上記下側基板上に設けたゲート
電極、遮光性を有する材料からなる帯状電極と、上記ゲ
ート電極及び上記帯状電極上に設けた絶縁膜と、上記絶
縁膜上に設けた半導体層と、上記半導体層上に設けたソ
ース電極及びドレイン電極と、上記絶縁膜上に設けられ
上記ソース電極に接続する画素電極とよりなり、上記ゲ
ート電極と、上記絶縁膜と、上記半導体層と、上記ソー
ス電極及び上記ドレイン電極とにより薄膜トランジスタ
が構成され、上記走査信号線は上記下側基板上で対応す
る画素の上記ゲート電極に接続し、上記映像信号線は上
記絶縁膜上で対応する画素の上記ドレイン電極に接続
し、上記下側基板上に液晶層を介して透明な上側基板を
設け、上記上側基板の液晶層側の面にはブラックマトリ
ックスを設け、上記ブラックマトリックスは上記画素電
極の周辺部と重なるように配置し、上記帯状電極は上記
画素電極と隣接する画素の映像信号線との間に設けら
れ、上記帯状電極は上記映像信号線に沿って隣接する画
素の薄膜トランジスタが上記映像信号線に接続する位置
まで延在し、上記帯状電極の映像信号線側に配置される
側縁は上記画素電極と上記映像信号線の間に延在し、上
記帯状電極は上記画素電極と上記映像信号線との間で上
記ブラックマトリックスと重なると共に上記画素電極の
周縁部とも重なることを特徴とする。[Means for Solving the Problems] In order to achieve the above object, the present invention provides a method in which a plurality of scanning signal lines and a plurality of video signal lines are arranged on a transparent lower substrate so as to intersect with each other. 2 adjacent to one scanning signal line
A pixel is provided in a region surrounded by the video signal line, and the pixel includes a gate electrode provided on the lower substrate, a band-shaped electrode made of a material having a light-shielding property, the gate electrode, An insulating film provided on the strip electrode, a semiconductor layer provided on the insulating film, a source electrode and a drain electrode provided on the semiconductor layer, and a pixel provided on the insulating film and connected to the source electrode A thin film transistor including the gate electrode, the insulating film, the semiconductor layer, the source electrode and the drain electrode, and the scanning signal line is formed of a corresponding pixel on the lower substrate. Connected to a gate electrode, the video signal line is connected to the drain electrode of a corresponding pixel on the insulating film, and a transparent upper substrate is provided on the lower substrate via a liquid crystal layer; A black matrix is provided on the surface on the liquid crystal layer side, the black matrix is arranged so as to overlap the peripheral portion of the pixel electrode, and the strip electrode is provided between the pixel electrode and a video signal line of an adjacent pixel. The strip electrode extends to a position where the thin film transistor of the adjacent pixel is connected to the video signal line along the video signal line, and a side edge of the strip electrode disposed on the video signal line side is connected to the pixel electrode. The band-shaped electrode extends between the video signal lines, and overlaps the black matrix between the pixel electrode and the video signal line, and also overlaps a peripheral portion of the pixel electrode.
さらに、上記帯状電極を上記ソース電極と重ならない
ように配置することを特徴とする。Furthermore, the invention is characterized in that the strip electrode is arranged so as not to overlap with the source electrode.
［作用］ 本発明によれば、帯状電極を画素電極と映像信号線と
の間で絶縁膜の下に設けた場合、その間の絶縁膜の表面
に、帯状電極の厚さにほぼ等しい段差が生じる（第２
図）。このため、ITOのエツチング時に残渣があつて
も、そのほとんどが、この段差部の乗り越えの際に切断
されるので、短絡不良が生じることがない。According to the present invention, when the strip electrode is provided below the insulating film between the pixel electrode and the video signal line, a step substantially equal to the thickness of the strip electrode occurs on the surface of the insulating film therebetween. (Second
Figure). For this reason, even if there is a residue at the time of etching the ITO, most of the residue is cut off when going over the step, so that a short circuit failure does not occur.
また、帯状電極は、画素電極と映像信号線との間で、
ブラックマトリックスと重なると共に、画素電極の周縁
部とも重なっており、しかも、遮光性を有する材料から
なっているので、パネルに対し斜めに入射する洩れ光を
防止することができる。In addition, the strip electrode is provided between the pixel electrode and the video signal line.
Since it overlaps with the black matrix and also overlaps the periphery of the pixel electrode and is made of a material having a light-shielding property, it is possible to prevent light leaking obliquely into the panel.
さらに、帯状電極をソース電極と重ならないように配
置することにより、帯状電極が形成する段差による、ソ
ース電極の断線を防止することができる。Further, by disposing the strip-shaped electrode so as not to overlap with the source electrode, disconnection of the source electrode due to a step formed by the strip-shaped electrode can be prevented.
以下に、本発明の実施例を図面により説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の液晶表示装置の基本原理を説明す
るためのほぼ一画素部分を示す概略の平面図、第２図
は、第１図のＩ−Ｉ′断面による断面図である。FIG. 1 is a schematic plan view showing substantially one pixel portion for explaining the basic principle of the liquid crystal display device of the present invention, and FIG. 2 is a sectional view taken along the line II 'of FIG.
第１図及び第２図において、LCは液晶、ITOは透明画
素電極、GIは絶縁膜、SUB1は下側透明ガラス基板、SUB2
は上側透明ガラス基板、TFTは薄膜トランジスタ、BMは
ブラツクマトリツクス、SHは本実施例の特徴である帯状
電極、GLは走査信号線、DLは映像信号線である。下側の
透明画素電極ITOは各画素毎に分離されているが、上側
の透明画素電極ITOは前後左右のすべての画素に共通す
る単一電極となつている。第２図に示すように、ブラツ
クマトリツクスBMは、上側の透明ガラス基板SUB2の内面
に上側画素電極ITOを付ける前に設けられる。第１図に
示すように、ブラツクマトリツクスの内縁（中央開口部
の周縁）は、下側画素電極ITOの外周縁よりも幾分内側
に位置しており、それによつて下側画素電極とブラツク
マトリツクスは相互に重なる領域を有する。上側の共通
画素電極は接地され、下側の個々の画素電極ITOは個々
の薄膜トランジスタTFTの出力電極（ソース・ドレイン
電極の一方、）に接続され、TFTの入力電極（ソース・
ドレイン電極の他方）は映像信号DLに接続され、TFTの
ゲート電極は走査信号線GLに接続される。1 and 2, LC is a liquid crystal, ITO is a transparent pixel electrode, GI is an insulating film, SUB1 is a lower transparent glass substrate, SUB2
Is an upper transparent glass substrate, TFT is a thin film transistor, BM is black matrix, SH is a strip-shaped electrode characteristic of the present embodiment, GL is a scanning signal line, and DL is a video signal line. The lower transparent pixel electrode ITO is separated for each pixel, but the upper transparent pixel electrode ITO is a single electrode common to all the front, rear, left and right pixels. As shown in FIG. 2, the black matrix BM is provided before the upper pixel electrode ITO is attached to the inner surface of the upper transparent glass substrate SUB2. As shown in FIG. 1, the inner edge of the black matrix (peripheral edge of the central opening) is located somewhat inside the outer peripheral edge of the lower pixel electrode ITO, whereby the lower pixel electrode and the black pixel electrode are blackened. The matrix has mutually overlapping regions. The upper common pixel electrode is grounded, the lower individual pixel electrode ITO is connected to the output electrode (one of the source and drain electrodes) of the individual thin film transistor TFT, and the TFT input electrode (source
The other of the drain electrodes is connected to the video signal DL, and the gate electrode of the TFT is connected to the scanning signal line GL.
本実施例によれば、第２図に示すように、帯状電極SH
を透明ガラス基板SUB1上に設けたことにより、画素電極
ITOと映像信号線DLの間の絶縁膜GIの表面には、帯状電
極SHの厚さとほぼ等しい段差が生ずる。このため、ITO
のエツチング残渣があつても、そのほとんどが、この段
差部の乗り越えで切断されるため短絡不良とならず点欠
陥は低減される。なお、本実施例では、帯状電極SHはフ
ロート状態になつている、すなわち、どこにも電気的に
接続はされていない。According to the present embodiment, as shown in FIG.
Is provided on the transparent glass substrate SUB1 so that the pixel electrode
On the surface of the insulating film GI between the ITO and the video signal line DL, a step substantially equal to the thickness of the strip electrode SH is generated. Because of this, ITO
Even if there is an etching residue, most of the residue is cut off over the step, so that a short circuit does not occur and a point defect is reduced. In the present embodiment, the strip-shaped electrode SH is in a floating state, that is, it is not electrically connected anywhere.
また、第１図に示されるように、帯状電極SHは、画素
電極ITOと映像信号線DLとの間で、ブラツクマトリツク
スBMと重なると共に、画素電極ITOの周縁部としても重
なつており、しかも、遮光性を有する材料（Al,Cr）か
らなつているので、パネルに対し斜めに入射する洩れ光
を防止する遮光膜としても役立つ。As shown in FIG. 1, the strip electrode SH overlaps with the black matrix BM between the pixel electrode ITO and the video signal line DL, and also overlaps as a peripheral portion of the pixel electrode ITO. Moreover, since it is made of a material having a light-shielding property (Al, Cr), it is also useful as a light-shielding film for preventing leaked light obliquely incident on the panel.
次に帯状電極を絶縁膜の上に形成した際の参考例の構
成と作用を説明する。画素の概略平面図は第１図と同じ
である。断面図を第12図に示す。第１図及び第２図と同
一符号は同一名称の要素を表わす。本参考例では、帯状
電極SHが下側画素電極ITOと電気的に導通している。こ
のため帯状電極SHにも液晶LCを駆動する電圧が印加され
る様になる。帯状電極のない従来構造では、画素電極か
ら液晶に電圧が印加されていたが、実際には画素電極の
周辺部の数μｍの範囲はドメイン等の発生により駆動が
不充分であつた。すなわち、実質的な画素面積は、見か
け上の画素電極の面積より小さかつた。Next, the configuration and operation of a reference example in which a strip electrode is formed on an insulating film will be described. The schematic plan view of the pixel is the same as FIG. FIG. 12 shows a cross-sectional view. 1 and 2 represent the elements having the same names. In the present reference example, the strip electrode SH is electrically connected to the lower pixel electrode ITO. Therefore, a voltage for driving the liquid crystal LC is applied to the strip electrode SH. In the conventional structure having no band-shaped electrode, a voltage was applied from the pixel electrode to the liquid crystal. However, in practice, the range of several μm around the pixel electrode was insufficiently driven due to generation of domains and the like. That is, the substantial pixel area was smaller than the apparent area of the pixel electrode.
これに対し、本参考例では帯状電極SHにも電圧が印加
されるため、実質的な画素面積が増える。逆に、実質的
な画素面積を一定とすれば、本参考例により画素面積を
小さくでき、ITOのエツチング残渣による不良（ITOと映
像信号線DL間の短絡）を低減できる。なお、本参考例で
はもしも帯状電極と映像信号線が短絡すると不良になる
が、両者の加工性が優れている（画素電極ITOの周縁部
には、エツチング残渣の出易い透明電極材料を使用せ
ず、Ar,Cr等の材料を使用して帯状電極SHが形成される
ので、エツチング残渣が少い）ため、両者が接近しても
短絡は少ない。特に、両者（映像信号線と帯状電極）を
１回のホトリソグラフイーで同時にパターニングすれ
ば、マスク合わせずれによる両者間の異常接近も無いた
め、不良は更に低減する。On the other hand, in the present reference example, since a voltage is also applied to the strip electrode SH, a substantial pixel area increases. Conversely, if the substantial pixel area is fixed, the pixel area can be reduced according to the present embodiment, and defects (short circuit between the ITO and the video signal line DL) due to the etching residue of the ITO can be reduced. In this reference example, if the strip-shaped electrode and the video signal line are short-circuited, a defect will occur. However, the workability of both is excellent (use a transparent electrode material that is prone to etch residues on the periphery of the pixel electrode ITO). In addition, since the strip electrode SH is formed using a material such as Ar or Cr, the amount of etching residue is small. In particular, if both (the video signal line and the strip-shaped electrode) are simultaneously patterned by one photolithography, there is no abnormal approach between the two due to misalignment of the mask, so that the defects are further reduced.
第３図は、本発明を適用したアクテイブ・マトリツク
ス方式のカラー液晶表示装置の実施例の液晶表示部の一
画素の要部の詳細な平面図である。また、第４図および
第５図は、それぞれ、第３図のＩ−Ｉ′切断線およびII
−II′切断線で切つた部分の断面図である。FIG. 3 is a detailed plan view of a main part of one pixel of a liquid crystal display portion of an embodiment of an active matrix type color liquid crystal display device to which the present invention is applied. FIG. 4 and FIG. 5 are sectional views taken along line II ′ of FIG. 3, respectively.
It is sectional drawing of the part cut | disconnected by the cutting line -II '.
本実施例は、透明画素電極を２分し、１画素当り２個
の透明画素電極ITO1およびITO2を設けると共に、画素電
極ITO1とITO2をそれぞれ駆動する２個の薄膜トランジス
タTFT1およびTFT2を設けたものである。本実施例では、
２個の画素電極が並列に駆動され、その一方が不良とな
つても、他方の画素電極で補なえるので、実効的な不良
の発生率を低減できる。なお、第３図は、下側の画素電
極が２分割された状態を示すが、上側の画素電極は第１
図と同じく全画素に共通である。In this embodiment, the transparent pixel electrode is divided into two, two transparent pixel electrodes ITO1 and ITO2 are provided for each pixel, and two thin film transistors TFT1 and TFT2 for driving the pixel electrodes ITO1 and ITO2 are provided. is there. In this embodiment,
The two pixel electrodes are driven in parallel, and even if one of them becomes defective, the other pixel electrode can make up for it, so that the effective failure rate can be reduced. FIG. 3 shows a state in which the lower pixel electrode is divided into two parts.
This is common to all pixels as in the figure.
第３図〜第５図において、第１図、第２図と同一名称
の部分には同一符号を付してあり、説明を省略する。ま
た、SD1,SD2は薄膜トランジスタTFT1およびTFT2の各ソ
ースまたはドレイン電極（第５図では、SD1が画素電極I
TO1に繋がるTFT1のソース電極、SD2が映像信号線DLに繋
がるIFT1のドレイン電極。TFT2についても同様）、GTは
第３図で左右に走る走査信号線GLから直角に（第３図で
前後に）延びている薄膜トランジスタのゲート電極（TF
T1およびTFT2に共通）、CaddはITOと次段の走査信号線D
L間に形成される静電容量素子（保持容量）で、ゲート
電極・ソース電極間の結合容量Cgsに基づく信号出力の
低下を補償するための容量、SHSは画素電極ITO1とITO2
の間の間隙を蔽う遮光膜、ASはｉ型シリコンからなるｉ
型半導体層、POLは偏光板、PSV1およびPSV2はプラズマC
VD法等で形成された酸化珪素膜や窒化珪素膜等の下部透
明保護膜および上部透明保護膜、ORI1およびORI2は液晶
分子を配向するための有機材料の下部対向膜および上部
配向膜、GIは透明の絶縁膜、FILはカラーフイルタであ
る。これらの図において、数字を付した英小文字が同一
のもの同志は、同時に形成される層であることを示す。
たとえば、映像信号線DLの層d1とソース・ドレイン電極
SD1,SD2の層d1とは同時に形成される層である。また、g
1,g2等は主にゲート電極との関係が深い層、d1〜d3はソ
ース・ドレイン電極との関係が深い層である。3 to 5, the parts having the same names as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof will be omitted. SD1 and SD2 are the source or drain electrodes of the thin film transistors TFT1 and TFT2 (in FIG. 5, SD1 is the pixel electrode I
The source electrode of TFT1 connected to TO1, and the drain electrode of IFT1 connected to SD2 are video signal lines. The same applies to TFT2), and GT is the gate electrode (TF) of the thin-film transistor extending perpendicularly (forward and backward in FIG. 3) from the scanning signal line GL running left and right in FIG.
Cadd is ITO and the next stage scanning signal line D
Capacitance element (holding capacitance) formed between L, which is a capacitance for compensating for a decrease in signal output based on the coupling capacitance Cgs between the gate electrode and source electrode. SHS is the pixel electrode ITO1 and ITO2.
AS is an i-type silicon
Type semiconductor layer, POL is polarizing plate, PSV1 and PSV2 are plasma C
Lower transparent protective film and upper transparent protective film such as silicon oxide film and silicon nitride film formed by VD method etc., ORI1 and ORI2 are lower facing film and upper alignment film of organic material for aligning liquid crystal molecules, GI is The transparent insulating film, FIL, is a color filter. In these figures, those with the same lowercase letter with a numeral indicate that they are layers formed simultaneously.
For example, the layer d1 of the video signal line DL and the source / drain electrodes
The layers d1 of SD1 and SD2 are layers formed simultaneously. Also, g
1, g2 and the like are layers mainly related to the gate electrode, and d1 to d3 are layers closely related to the source / drain electrodes.
第５図に示すように、下部透明ガラス基板SUB1の内側
（液晶側）の表面上に、薄膜トランジスタTFT（TFT1とT
FT2）および透明画素電極ITO（ITO1とITO2）が設けられ
ている。下部透明ガラス基板SUB1は例えば1.1mm程度の
厚さで構成されている。As shown in FIG. 5, a thin film transistor TFT (TFT1 and TFT1) is provided on the inner surface (liquid crystal side) of the lower transparent glass substrate SUB1.
FT2) and transparent pixel electrodes ITO (ITO1 and ITO2). The lower transparent glass substrate SUB1 has a thickness of, for example, about 1.1 mm.
第３図および第４図に示す様に、帯状電極SH.g1は、
透明画素電極ITOと映像信号線DLの間を隠す様に形成す
る。更にドメインを隠す様に、ガラス電極ITO上に重ね
て形成している。映像信号線DLと透明画素電極ITOが容
量結合しない様、帯状電極SH.g1は、映像信号線DLと離
している。帯状電極SH.g1はブラツクマトリツクスBMに
隠れるので開口率は低下しない。なおこの帯状電極は、
後述する走査信号線GL.g1および保持容量Caddと同一工
程で形成する。すなわち帯状電極と走査信号線および保
持容量は同一層となるので、形成時のエツチング残渣等
で短絡する可能性がある。帯状電極を介して隣接する走
査信号線が短絡する不良を低減する為、帯状電極を２つ
に分割している。As shown in FIGS. 3 and 4, the strip electrode SH.g1
It is formed so as to hide between the transparent pixel electrode ITO and the video signal line DL. Furthermore, it is formed on the glass electrode ITO so as to hide the domain. The strip electrode SH.g1 is separated from the video signal line DL so that the video signal line DL and the transparent pixel electrode ITO are not capacitively coupled. Since the strip electrode SH.g1 is hidden by the black matrix BM, the aperture ratio does not decrease. In addition, this strip electrode
It is formed in the same step as the later-described scanning signal line GL.g1 and storage capacitor Cadd. That is, since the strip electrode, the scanning signal line, and the storage capacitor are in the same layer, there is a possibility that an etching residue during the formation may cause a short circuit. The strip electrode is divided into two in order to reduce a defect that the adjacent scanning signal line is short-circuited via the strip electrode.
第３図に示すように、各画素は、隣接する２本の走査
信号線（ゲート信号線または水平信号線）GLと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号
線）DLとで囲まれた領域内（４本の信号線で囲まれた領
域内）に配置されている。走査信号線GLは、第３図に示
すように、列方向（水平方向、左右方向）に延在し、か
つ行方向（垂直方向、前後方向）に複数本（例えば500
本程度）配置されている。映像信号線DLは、行方向に延
在し、かつ列方向に複数本（例えば1000本程度）配置さ
れている。As shown in FIG. 3, each pixel has two adjacent scanning signal lines (gate signal lines or horizontal signal lines) GL and two adjacent video signal lines (drain signal lines or vertical signal lines) DL (In a region surrounded by four signal lines). As shown in FIG. 3, the scanning signal lines GL extend in the column direction (horizontal direction, left-right direction) and a plurality of scanning signal lines GL (for example, 500
About this book). The video signal lines DL extend in the row direction and are arranged in a plurality (for example, about 1000) in the column direction.
前述のように、各画素の薄膜トランジスタTFTは、画
素内において２つ（複数）に分割され、薄膜トランジス
タ（分割薄膜トランジスタ）TFT1およびTFT2で構成され
ている。薄膜トランジスタTFT1,TFT2のそれぞれは、実
質的に同一寸法（チヤネル長とチヤネル幅が同じ）で構
成されている。この分割された薄膜トランジスタTFT1と
TFT2のそれぞれは、主にゲート電極GT、絶縁膜GI,i型
（真性、intrinsic、導電型決定不純物がドープされて
いない）アモルフアス・シリコン（Si）からなるｉ型半
導体層AS,1対のソース電極SD1およびドレイン電極SD2で
構成されている。なお、ソース・ドレインは本来その間
のバイアス極性によつて決まり、この液晶表示装置の回
路ではその極性は動作中反転するので、ソース・ドレイ
ンは動作中入れ替わると理解されたい。しかし、以下の
説明でも、便宜上一方のSD1をソース、他方のSD2をドレ
インと固定して表現する。As described above, the thin film transistor TFT of each pixel is divided into two (a plurality) in the pixel, and is constituted by thin film transistors (divided thin film transistors) TFT1 and TFT2. Each of the thin film transistors TFT1 and TFT2 has substantially the same dimensions (channel length and channel width are the same). This divided thin film transistor TFT1 and
Each of the TFT2 has a gate electrode GT, an insulating film GI, an i-type semiconductor layer AS made of i-type (intrinsic, intrinsic, not doped with impurities for determining conductivity type) amorphous silicon (Si), a pair of sources. It is composed of an electrode SD1 and a drain electrode SD2. It should be understood that the source / drain is originally determined by the bias polarity between them, and in the circuit of this liquid crystal display device, the polarity is inverted during operation, so that the source / drain is switched during operation. However, also in the following description, for convenience, one SD1 is fixed as a source and the other SD2 is fixed as a drain.
第６図および第７図は、第３図の液晶表示装置を製造
する際の、所定の製造工程における画素の要部平面図で
ある。6 and 7 are plan views of a main part of a pixel in a predetermined manufacturing process when manufacturing the liquid crystal display device of FIG.
ゲート電極GTは、第６図に詳細に示すように、走査信
号線GLから行方向に突出するＴ字形状で構成されている
（Ｔ字形状に分岐されている）。すなわち、ゲート電極
GTは、映像信号線DLと実質的に平行に延在するように構
成されている。ゲート電極GTは、薄膜トランジスタTFT
1,TFT2のそれぞれの形成領域まで突出するように構成さ
れている。薄膜トランジスタTFT1,TFT2のそれぞれのゲ
ート電極GTは、一体に（TFT1およびTFT2の共通ゲート電
極として）構成されており、同一の走査信号線GLに連続
して設けられている。ゲート電極GTは、薄膜トランジス
タTFTの形成領域において大きい段差をなるべく作らな
いように、単層の第１導電膜g1で構成する（第５図）。
第１導電膜g1は、例えばスパツタ法で設けられたクロム
（Cr）膜を用い、1100Å程度の膜厚で設ける。As shown in detail in FIG. 6, the gate electrode GT is formed in a T shape protruding in the row direction from the scanning signal line GL (branched into a T shape). That is, the gate electrode
The GT is configured to extend substantially parallel to the video signal line DL. The gate electrode GT is a thin film transistor TFT
1, and are configured to protrude to respective formation regions of TFT2. The respective gate electrodes GT of the thin film transistors TFT1 and TFT2 are integrally formed (as a common gate electrode of the TFT1 and TFT2), and are provided continuously on the same scanning signal line GL. The gate electrode GT is formed of a single-layer first conductive film g1 so that a large step is not formed as much as possible in the region where the thin film transistor TFT is formed (FIG. 5).
The first conductive film g1 is provided with a thickness of about 1100 ° using, for example, a chromium (Cr) film provided by a sputter method.
このゲート電極GTは、第３図、第５図および第６図
（所定の製造工程における画素の要部平面図）に示され
ているように、ｉ型半導体層ASを（下方から見て）完全
に覆うようにそれより大き目に設けられている。従つ
て、下部透明ガラス基板SUB1の下方に蛍光燈等のバツク
ライトを取り付けた場合、この不透明のCrゲート電極GT
が影となつて、半導体層ASにはバツクライト光が当ら
ず、上述した光照射による導電現像（不所望のリーク電
流が発生する現像）すなわちTFTのオフ特性劣化は起き
にくくなる。なお、ゲート電極GTの本来の大きさは、ソ
ース・ドレイン電極SD1,SD2間をまたがるのに最低限必
要な（ゲート電極とソース・ドレイン電極の位置合わせ
余裕分も含めた）幅を持ち、チヤネル幅Ｗを決めるとこ
ろのその奥行き長さ（第６図で前後方向の長さ）は、ソ
ース・ドレイン電極間の距離（チヤネル長）Ｌとの比、
すなわち相互コンダクタンスgmを決定するフアクタW/L
をいくつにするかによつて決められる。As shown in FIG. 3, FIG. 5, and FIG. 6 (a plan view of a main part of a pixel in a predetermined manufacturing process), the gate electrode GT is formed by viewing the i-type semiconductor layer AS (as viewed from below). It is larger than that to completely cover. Therefore, when a backlight such as a fluorescent lamp is attached below the lower transparent glass substrate SUB1, this opaque Cr gate electrode GT
Is shaded, so that the semiconductor layer AS is not irradiated with backlight, and the above-described conductive development (development in which an undesired leak current occurs) due to the light irradiation, that is, deterioration of the TFT off-characteristics is less likely to occur. Note that the original size of the gate electrode GT has a minimum width (including a margin for alignment between the gate electrode and the source / drain electrode) to extend between the source / drain electrodes SD1 and SD2, and The depth length (length in the front-rear direction in FIG. 6) which determines the width W is a ratio to the distance (channel length) L between the source and drain electrodes,
That is, the factor W / L that determines the transconductance gm
Is determined by how many.
この液晶表示装置におけるゲート電極の大きさはもち
ろん、上述した本来の大きさよりも大きくされる。The size of the gate electrode in this liquid crystal display device is, of course, larger than the above-mentioned original size.
ゲート電極GTのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極GTおよびその配線GLは単一の層で
一体に設けてもよく、この場合不透明導電材料としてSi
を含有させたアルミニウム（Al）、純Al、およびパラジ
ウム（Pd）を含有させたAl等を選ぶことができる。Considering only the gate electrode GT and the function of light shielding, the gate electrode GT and its wiring GL may be provided integrally in a single layer.
(Al), pure Al, and Al containing palladium (Pd).
ここでは走査信号線GLは、第１導電膜g1およびその上
部に設けられた第２導電膜g2からなる複合膜で構成され
ている。この走査信号線GLの第１導電膜g1は、ゲート電
極GTの第１導電膜g1と同一製造工程で設けられ、かつ一
体に構成されている。第２導電膜g2は例えばスパツタ法
で設けられたAl膜を用い、900〜4000Å程度の膜厚で設
ける。第２導電膜g2は、走査信号線GLの抵抗値を低減
し、信号伝達速度の高速化（画素の情報の書き込み特
性）を図ることができるように構成されている。Here, the scanning signal line GL is formed of a composite film including the first conductive film g1 and the second conductive film g2 provided thereon. The first conductive film g1 of the scanning signal line GL is provided in the same manufacturing process as the first conductive film g1 of the gate electrode GT, and is integrally formed. The second conductive film g2 is, for example, an Al film formed by a sputter method and has a thickness of about 900 to 4000 °. The second conductive film g2 is configured so that the resistance value of the scanning signal line GL can be reduced and the signal transmission speed can be increased (the information writing characteristics of the pixel).
また、第５図、第６図に示すように、走査信号線GL
は、第１導電膜g1の幅に比べて第２導電膜g2の幅を小さ
く構成している。すなわち、走査信号線GLは、その側壁
の段差形状をゆるやかにすることができるので、その上
層に設ける絶縁膜GIの表面（上面）を平坦化できるよう
に構成されている。5 and 6, the scanning signal line GL
Is configured such that the width of the second conductive film g2 is smaller than the width of the first conductive film g1. That is, the scanning signal line GL can be formed so that the step shape of the side wall can be made gentle, so that the surface (upper surface) of the insulating film GI provided thereon can be flattened.
透明絶縁膜GIは、薄膜トランジスタTFT1,TFT2のそれ
ぞれのゲート絶縁膜として使用される。絶縁膜GIは、ゲ
ート電極GTおよび走査信号線GLの上層に設けられてい
る。絶縁膜GIは例えばプラズマCVD法で設けられた窒化
珪素膜を用い、3000Å程度の膜厚で設ける。上述のよう
に、絶縁膜GIの表面は、薄膜トランジスタTFT1,TFT2の
それぞれの形成領域および走査信号線GLの形成領域にお
いて平坦化されている。The transparent insulating film GI is used as each gate insulating film of the thin film transistors TFT1 and TFT2. The insulating film GI is provided above the gate electrode GT and the scanning signal line GL. The insulating film GI is, for example, a silicon nitride film provided by a plasma CVD method and is provided with a thickness of about 3000 °. As described above, the surface of the insulating film GI is flattened in the respective formation regions of the thin film transistors TFT1 and TFT2 and the formation region of the scanning signal line GL.
この液晶表示装置は、第６図、第７図、第３図に示す
ように、液晶表示部の各画素内のｉ型半導体層ASが薄膜
トランジスタTFT1,TFT2ごとに分割して構成されてい
る。すなわち、一画素内で複数に分割された薄膜トラン
ジスタTFT1,TFT2のそれぞれは、独立したｉ型半導体層A
Sの島領域で構成されている。In this liquid crystal display device, as shown in FIGS. 6, 7, and 3, the i-type semiconductor layer AS in each pixel of the liquid crystal display section is divided into thin film transistors TFT1 and TFT2. That is, each of the thin film transistors TFT1 and TFT2 divided into a plurality in one pixel is an independent i-type semiconductor layer A.
It is composed of S island regions.
また、薄膜トランジスタTFT1,TFT2のそれぞれに接続
される透明画素電極ITO1〜ITO2のそれぞれは、薄膜トラ
ンジスタTFT1,TFT2と接続される辺と反対側の辺におい
て、行方向（前後方向）の次段の走査信号線GLと重ね合
わされている。この重ね合わせは、透明画素電極ITO1〜
ITO2のそれぞれを一方の電極とし、次段の走査信号線GL
を他方の電極とする保持容量素子（静電容量素子）Cadd
を構成する。この保持容量素子Caddの誘電体膜は、薄膜
トランジスタTFTのゲート絶縁膜として使用される絶縁
膜GIと同一層で構成されている。Further, each of the transparent pixel electrodes ITO1 to ITO2 connected to each of the thin film transistors TFT1 and TFT2 has a scanning signal of a next stage in the row direction (front-back direction) on the side opposite to the side connected to the thin film transistors TFT1 and TFT2. Superimposed on line GL. This superposition is performed on the transparent pixel electrodes ITO1 to
Each of ITO2 is used as one electrode, and the next stage scanning signal line GL
(Capacitance element) Cadd
Is configured. The dielectric film of the storage capacitor Cadd is formed of the same layer as the insulating film GI used as the gate insulating film of the thin film transistor TFT.
ゲート電極GTは、ｉ型半導体層ASより大き目に設けら
れ、この液晶表示装置では薄膜トランジスタTFT1,TFT2
が独立したｉ型半導体層ASごとに設けられているため、
各薄膜トランジスタTFTごとに大き目のパターンが設け
られている。The gate electrode GT is provided to be larger than the i-type semiconductor layer AS. In this liquid crystal display device, the thin film transistors TFT1 and TFT2
Is provided for each independent i-type semiconductor layer AS,
A large pattern is provided for each thin film transistor TFT.
この液晶表示装置においては、液晶表示部の各画素の
開口率を向上することができるとともに、保持容量を設
けたことにより、液晶にかかる直流成分を小さくし、液
晶表示部の点欠陥を低減し、かつ黒むらを低減すること
ができる。In this liquid crystal display device, the aperture ratio of each pixel of the liquid crystal display section can be improved, and the provision of the storage capacitor reduces the DC component applied to the liquid crystal, thereby reducing the point defects of the liquid crystal display section. , And black unevenness can be reduced.
なお、ｉ型半導体層ASは、複数に分割された薄膜トラ
ンジスタTFT1,TFT2のそれぞれのチヤネル形成領域とし
て使用される。複数に分割された薄膜トランジスタTFT
1,TFT2のそれぞれのｉ型半導体層ASを、画素内において
一体に構成してもよい。すなわち、画素の分割された複
数の薄膜トランジスタTFT1,TFT2のそれぞれを、１つの
（共通の）ｉ型半導体層ASの島領域で構成してもよい。
ｉ型半導体層ASは、非晶質シリコン膜または多結晶シリ
コン膜で形成し、約1800Å程度の膜厚で設ける。The i-type semiconductor layer AS is used as a channel formation region of each of the thin-film transistors TFT1 and TFT2. Thin-film transistor TFT divided into multiple
The respective i-type semiconductor layers AS of the TFT1 and TFT2 may be integrally formed in the pixel. That is, each of the plurality of thin-film transistors TFT1 and TFT2 in which the pixel is divided may be constituted by one (common) island region of the i-type semiconductor layer AS.
The i-type semiconductor layer AS is formed of an amorphous silicon film or a polycrystalline silicon film and has a thickness of about 1800 °.
このｉ型半導体層ASは、供給ガスの成分を変えてSi3N
4からなる絶縁膜GIの形成に連続して、同じプラズマCVD
装置で、しかも下部透明ガラス基板SUB1はそのまま装置
から外部に取り出すことなく、設けられる。また、オー
ミツクコンタクト用のＰをドープしたN+型半導体層d0
（第５図）も同様に連続して約400Åの厚さに設けられ
る。その後、下部透明ガラス基板SUB1はCVD装置から外
に取り出され、フオトリングラフイー（写真処理）技術
により、N+型半導体層d0およびｉ型半導体層ASは第３
図、第６図および第７図に示すように独立した島状にパ
ターニングされる。This i-type semiconductor layer AS is made of Si 3 N
Following the formation of the insulating film GI consisting of 4 , the same plasma CVD
In the apparatus, the lower transparent glass substrate SUB1 is provided without being taken out of the apparatus as it is. Also, a P-doped N + type semiconductor layer d0 for ohmic contact
(FIG. 5) is similarly provided continuously at a thickness of about 400 mm. Thereafter, the lower transparent glass substrate SUB1 is taken out of the CVD apparatus, and the N + -type semiconductor layer d0 and the i-type semiconductor layer AS are removed by photolithography (photo processing).
The patterns are patterned into independent islands as shown in FIGS.
上記のように、一画素（一ピクセル）において複数に
分割された薄膜トランジスタTFT1,TFT2のそれぞれのｉ
型半導体層ASを一体に構成する場合は、第７図で、薄膜
トランジスタTFT1,TFT2のそれぞれに共通のドレイン電
極SD2（SD2と一体に前後にのびる映像信号線DLも含む）
がｉ型半導体層AS（実際には、第１導電膜g1の膜厚、N+
型半導体層d0の膜厚およびｉ型半導体層ASの膜厚とを加
算した膜厚に相当する段差）をドレイン電極SD2側から
ｉ型半導体層AS側に向かつて（前後方向に）１度乗り越
えるだけなので、ドレイン電極SD2が断線する確率が低
くなり、点欠陥の発生する確率を低減することができ
る。すなわち、この液晶表示装置では、ドレイン電極SD
2がｉ型半導体層ASの段差を乗り越える際に画素内に発
生する点欠陥を２分の１に低減できる。As described above, each of the thin film transistors TFT1 and TFT2 divided into a plurality in one pixel (one pixel)
When the semiconductor layer AS is integrally formed, a drain electrode SD2 common to each of the thin film transistors TFT1 and TFT2 (including a video signal line DL extending forward and backward integrally with SD2) is shown in FIG.
Is the i-type semiconductor layer AS (actually, the film thickness of the first conductive film g1, N +
(A step corresponding to the sum of the film thickness of the semiconductor layer d0 and the film thickness of the i-type semiconductor layer AS) once (in the front-back direction) from the drain electrode SD2 side toward the i-type semiconductor layer AS side. Therefore, the probability of disconnection of the drain electrode SD2 is reduced, and the probability of occurrence of point defects can be reduced. That is, in this liquid crystal display device, the drain electrode SD
The point defects generated in the pixel when 2 gets over the step of the i-type semiconductor layer AS can be reduced to half.
また、この液晶表示装置のレイアウトと異なるが、ｉ
型半導体層ASを映像信号線DLが直接乗り越え、この乗り
越えた部分の映像信号線DLをドレイン電極SD2として構
成する場合、映像信号線DL（ドレイン電極SD2）がｉ型
半導体層ASを乗り越える際の断線に起因する線欠陥の発
生する確立を低減することができる。すなわち、一画素
内で複数に分割された薄膜トランジスタTFT1,TFT2のそ
れぞれのｉ型半導体層ASを一体に構成することにより、
映像信号線DL（ドレイン電極SD2）がｉ型半導体層ASを
１度だけしか乗り越えないためである（実際には、乗り
始めと乗り終りの２度である）。Also, although different from the layout of this liquid crystal display device, i
In the case where the video signal line DL directly passes over the semiconductor layer AS and the video signal line DL in the portion over which the video signal line DL passes is configured as the drain electrode SD2, when the video signal line DL (drain electrode SD2) passes over the i-type semiconductor layer AS, It is possible to reduce the probability of occurrence of line defects caused by disconnection. That is, by integrally configuring the respective i-type semiconductor layers AS of the thin film transistors TFT1 and TFT2 divided into a plurality in one pixel,
This is because the video signal line DL (drain electrode SD2) crosses the i-type semiconductor layer AS only once (actually, the start and end of riding).
ｉ型半導体層ASは、第３図、第６図および第７図（所
定の製造工程における画素の要部平面図）に詳細に示す
ように、走査信号線GLと映像信号線DLとの交差部（クロ
スオーバ部）の両者間まで延在させて設けられている。
この延在されたｉ型半導体層ASは、交差部における走査
信号線GLと映像信号線DLとの短絡を低減するように構成
されている。As shown in detail in FIG. 3, FIG. 6, and FIG. 7 (a plan view of a main part of a pixel in a predetermined manufacturing process), the i-type semiconductor layer AS intersects the scanning signal line GL and the video signal line DL. Section (crossover section).
The extended i-type semiconductor layer AS is configured to reduce a short circuit between the scanning signal line GL and the video signal line DL at the intersection.
一画素内で複数に分割された薄膜トランジスタTFT1,T
FT2のそれぞれのソース電極SD1と共通のドレイン電極SD
2とは、第３図、第７図で詳細に示すように、ｉ型半導
体層AS上にそれぞれ離隔して設けられている。ソース電
極SD1、ドレイン電極SD2のそれぞれは、回路のバイアス
極性が変ると、動作上、ソースとドレインが入れ替わる
ように構成されている。すなわち、薄膜トランジスタTF
Tは、FET（電界効果トランジスタ）と同様に双方向性で
ある。Thin-film transistors TFT1, T1 divided into multiple parts in one pixel
Each source electrode SD1 of FT2 and common drain electrode SD
2 are provided separately on the i-type semiconductor layer AS as shown in detail in FIGS. 3 and 7. Each of the source electrode SD1 and the drain electrode SD2 is configured so that, when the bias polarity of the circuit changes, the source and the drain are switched in operation. That is, the thin film transistor TF
T is bidirectional, similar to a FET (field effect transistor).
ソース電極SD1、ドレイン電極SD2のそれぞれは、N+型
半導体層d0に接触する下側層から、第１導電膜d1、第２
導電膜d2、第３導電膜d3を順次重ね合わせて構成されて
いる。ソース電極SD1の第１導電膜d1、第２導電膜d2お
よび第３導電膜d3は、ドレイン電極SD2のそれぞれと同
一製造工程で設けられる。Each of the source electrode SD1 and the drain electrode SD2 is connected to the first conductive film d1 and the second conductive film d1 from the lower layer in contact with the N + type semiconductor layer d0.
The conductive film d2 and the third conductive film d3 are sequentially overlapped. The first conductive film d1, the second conductive film d2, and the third conductive film d3 of the source electrode SD1 are provided in the same manufacturing process as that of each of the drain electrodes SD2.
第１導電膜d1は、スパツタ法で設けたCr膜を用い、50
0〜1000Åの膜厚（この液晶表示装置では、600Å程度の
膜厚）で設ける。Cr膜は、膜厚を厚く設けるとすストレ
スが大きくなるので、2000Å程度の膜厚を越えない範囲
で設ける。Cr膜は、N+型半導体層d0との接触が良好であ
る。Cr膜は、後述する第２導電膜d2のAlがN+型半導体層
d0に拡散することを防止する、所謂バリア層を構成す
る。第１導電膜d1としては、Cr膜の他に、高融点金属
（Mo,Ti,Ta,W）膜、高融点金属シリサイド（MoSi2，TiS
i2，TaSi2，WSi2）膜で設けてもよい。The first conductive film d1 is a Cr film provided by a sputter method,
It is provided with a film thickness of 0 to 1000 mm (about 600 mm in this liquid crystal display device). Since the stress increases when the Cr film is provided with a large thickness, the Cr film is provided within a range not exceeding about 2000 mm. The Cr film has good contact with the N + type semiconductor layer d0. In the Cr film, Al of a second conductive film d2 described later is an N + type semiconductor layer.
A so-called barrier layer that prevents diffusion to d0 is formed. As the first conductive film d1, in addition to the Cr film, a refractory metal (Mo, Ti, Ta, W) film, a refractory metal silicide (MoSi 2 , TiS)
i 2, TaSi 2, WSi 2 ) may be provided with a film.
第１導電膜d1をフオトリングラフテイー技術でパター
ニングした後、同じフオトマスクを用いて、あるいは第
１導電膜d1をマスクとして、N+型半導体層d0が除去され
る。すなわち、ｉ型半導体層AS上に残つていたN+型半導
体層d0は第１導電膜d1以外の部分が自己整合（セルフア
ライン）で除去される。このとき、N+型半導体層d0はそ
の厚さ分はすべて除去されるようにエツチングされるの
でｉ型半導体層ASも若干その表面部分でエツチングされ
るが、その程度はエツチング時間で制御すればよい。After patterning the first conductive film d1 by photolithography, the N + -type semiconductor layer d0 is removed using the same photomask or using the first conductive film d1 as a mask. That is, in the N + -type semiconductor layer d0 remaining on the i-type semiconductor layer AS, portions other than the first conductive film d1 are removed by self-alignment (self-alignment). At this time, since the N + type semiconductor layer d0 is etched so as to remove all of its thickness, the i type semiconductor layer AS is also slightly etched on its surface, but the degree can be controlled by the etching time. Good.
その後、第２導電膜d2が、Alをスパツタすることによ
り3000〜5500Åの膜厚（この液晶表示装置では、3500Å
程度の膜厚）で設けられる。Al膜は、Cr膜に比べてスト
レスが小さく、厚い膜厚に設けることが可能で、ソース
電極SD1、ドレイン電極SD2および映像信号線DLの抵抗値
を低減するように構成されている。すなわち、第２の導
電膜d2は、薄膜トランジスタTFTの動作速度の高速化お
よび映像信号線DLの信号伝達速度の高速化を図ることが
できるように構成されている。従つて、第２導電膜d2に
より、画素の書き込み特性を向上することができる。第
２導電膜d2としては、Al膜の他に、Siや銅（Cu）やPdを
添加物として含有させたAl膜で設けてもよい。Thereafter, the second conductive film d2 is sputtered with Al to form a film having a thickness of 3000 to 5500 Å (3500 表示 in this liquid crystal display device).
(Approximate film thickness). The Al film has less stress than the Cr film and can be provided with a large thickness, and is configured to reduce the resistance values of the source electrode SD1, the drain electrode SD2, and the video signal line DL. That is, the second conductive film d2 is configured to increase the operation speed of the thin film transistor TFT and increase the signal transmission speed of the video signal line DL. Therefore, the writing characteristics of the pixel can be improved by the second conductive film d2. As the second conductive film d2, in addition to the Al film, an Al film containing Si, copper (Cu), or Pd as an additive may be provided.
第２導電膜d2がフオトリングラフイー技術によりパタ
ーニングされた後、1000〜2000Åの膜厚（この液晶表示
装置では、1200Å程度の膜厚）でスパツタ法で設けられ
た透明導電膜（ITO:ネサ膜）によつて、第３導電膜d3が
設けられる。この第３導電膜d3は、ソース電極SD1、ド
レイン電極SD2および映像信号線DLを構成するととも
に、透明画素電極ITOを構成するようになつている。After the second conductive film d2 is patterned by photolithography, a transparent conductive film (ITO: Nessa) provided by a sputtering method with a film thickness of 1000 to 2000 mm (about 1200 mm in this liquid crystal display device). The third conductive film d3 is provided by the (film). The third conductive film d3 forms the source electrode SD1, the drain electrode SD2, the video signal line DL, and the transparent pixel electrode ITO.
ソース電極SD1およびドレイン電極SD2の第１導電膜d1
は、第１導電膜d1と第２導電膜d2および第３導電膜d3と
の間の製造工程においてマスク合わせずれが生じても、
第２導電膜d2および第３導電膜d3に比べて大きい寸法に
なるように、チヤネルが設けられる側（SD1〜SD2の間）
が大きい寸法になるように構成されている（第１導電膜
d1〜第３導電膜d3のそれぞれのチヤネル形成領域側がオ
ンザラインすなわち同一寸法でもよい）。また、ソース
電極SD1およびドレイン電極SD2の第１導電膜d1のそれぞ
れは、薄膜トランジスタTFTのゲート長Ｌを規定するよ
うに構成されている。First conductive film d1 of source electrode SD1 and drain electrode SD2
Is that even if a mask misalignment occurs in the manufacturing process between the first conductive film d1, the second conductive film d2, and the third conductive film d3,
The side on which the channel is provided (between SD1 and SD2) so as to be larger in size than the second conductive film d2 and the third conductive film d3.
(The first conductive film)
Each of the channel formation region sides of d1 to third conductive film d3 may be on-the-line, that is, may have the same dimensions). Further, each of the first conductive films d1 of the source electrode SD1 and the drain electrode SD2 is configured to define the gate length L of the thin film transistor TFT.
このように、一画素内で複数に分割された薄膜トラン
ジスタTFT1,TFT2において、ソース電極SD1,ドレイン電
極SD2のそれぞれの第１導電膜d1のチヤネル形成領域側
を第２導電膜d2および第３導電膜d3に比べて大きい寸法
で構成することにより、ソース電極SD1、ドレイン電極S
D2のそれぞれの第１導電膜d1間の寸法で、薄膜トランジ
スタTFTのゲート長Ｌを規定することができる。第１導
電膜d1間の離隔寸法（ゲート長Ｌ）は、加工精度（パタ
ーニング精度）で規定することができるので、薄膜トラ
ンジスタTFT1,TFT2のそれぞれのゲート長Ｌを均一にす
ることができる。As described above, in the thin film transistors TFT1 and TFT2 divided into a plurality in one pixel, the channel forming region side of the first conductive film d1 of each of the source electrode SD1 and the drain electrode SD2 is connected to the second conductive film d2 and the third conductive film By configuring with dimensions larger than d3, the source electrode SD1 and the drain electrode S
The dimension between the respective first conductive films d1 of D2 can define the gate length L of the thin film transistor TFT. Since the separation dimension (gate length L) between the first conductive films d1 can be defined by processing accuracy (patterning accuracy), the respective gate lengths L of the thin film transistors TFT1 and TFT2 can be made uniform.
ソース電極SD1は、上述のように、透明画素電極ITOに
接続されている。ソース電極SD1は、ｉ型半導体層ASの
段差形状（第１導電膜g1の膜厚、N+型半導体層d0の膜厚
およびｉ型半導体層ASの膜厚とを加算した膜厚に相当す
る段差）に沿つて構成されている。具体的には、ソース
電極SD1は、ｉ型半導体層ASの段差形状に沿つて設けら
れた第１導電膜d1と、この第１導電膜d1の上部にそれに
比べて透明画素電極ITOと接続される側を小さい寸法で
設けた第２導電膜d2と、この第２導電膜から露出する第
１導電膜d1に接続された第３導電膜d3とで構成されてい
る。ソース電極SD1の第１導電膜d1は、N+型半導体層d0
との接着性が良好であり、かつ主に第２導電膜d2からの
拡散物に対するバリア層として構成されている。ソース
電極SD1の第２導電膜d2は、第１導電膜d1のCr膜がスト
レスの増大のため厚く設けることができず、ｉ型半導体
層ASの段差形状を乗り越えられないので、このｉ型半導
体層ASを乗り越えるために構成されている。すなわち、
第２導電膜d2は、厚く設けることでステツプカバレツジ
（段差被覆）を向上している。第２導電膜d2は、厚く設
けることができるので、ソース電極SD1の抵抗値（ドレ
イン電極SD2や映像信号線DLについても同様）の低減に
大きく寄与している。第３導電膜d3は、薄い透明電極材
料であるため、第２導電膜d2のｉ型半導体層ASに起因す
る段差形状を乗り越えることができないので、第２導電
膜d2の寸法を小さくすることで、露出する第１導電膜d1
に接続するように構成されている。第１導電膜d1と第３
導電膜d3とは、接着性が良好であるばかりか、両者間の
接続部の段差形状が小さいので、確実に接続することが
できる。The source electrode SD1 is connected to the transparent pixel electrode ITO as described above. The source electrode SD1 corresponds to a stepped shape of the i-type semiconductor layer AS (the thickness obtained by adding the thickness of the first conductive film g1, the thickness of the N + -type semiconductor layer d0, and the thickness of the i-type semiconductor layer AS). (Step). Specifically, the source electrode SD1 is connected to a first conductive film d1 provided along the step shape of the i-type semiconductor layer AS, and to a transparent pixel electrode ITO above the first conductive film d1. The second conductive film d2 is provided with a smaller dimension on the side of the second conductive film, and the third conductive film d3 is connected to the first conductive film d1 exposed from the second conductive film. The first conductive film d1 of the source electrode SD1 is an N + type semiconductor layer d0
With good adhesion, and is mainly configured as a barrier layer against diffusion from the second conductive film d2. In the second conductive film d2 of the source electrode SD1, the Cr film of the first conductive film d1 cannot be formed thick because of an increase in stress, and cannot cross over the step shape of the i-type semiconductor layer AS. Configured to get over layer AS. That is,
The second conductive film d2 is provided thickly to improve step coverage (step coverage). Since the second conductive film d2 can be provided thick, it greatly contributes to a reduction in the resistance value of the source electrode SD1 (the same applies to the drain electrode SD2 and the video signal line DL). Since the third conductive film d3 is a thin transparent electrode material, the third conductive film d3 cannot overcome a stepped shape caused by the i-type semiconductor layer AS of the second conductive film d2. Therefore, by reducing the size of the second conductive film d2. Exposed first conductive film d1
It is configured to be connected to. First conductive film d1 and third conductive film d1
The conductive film d3 not only has good adhesiveness but also has a small step at the connecting portion between the two, so that it can be reliably connected.
このように、薄膜トランジスタTFTのソース電極SD1
を、少なくともｉ型半導体層ASに沿つて設けられたバリ
ア層としての第１導電膜d1と、この第１導電膜d1の上部
に設けられ、第１導電部d1に比べて比抵抗値が小さく、
かつ第１導電膜d1に比べて小さい寸法の第２の導電膜d2
とで構成し、この第２導電膜d2から露出する第１導電膜
d1に透明画素電極ITOである第３導電膜d3を接続するこ
とにより、薄膜トランジスタTFTと透明画素電極ITOとを
確実に接続することができるので、断線に起因する点欠
陥を低減することができる。しかも、ソース電極SD1
は、第１導電膜d1がバリア効果を有するため抵抗値の小
さい第２導電膜d2（Al膜）を用いることができるので、
抵抗値を低減することができる。Thus, the source electrode SD1 of the thin film transistor TFT
A first conductive film d1 as a barrier layer provided along at least the i-type semiconductor layer AS, and a specific resistance smaller than that of the first conductive portion d1 provided on the first conductive film d1. ,
And a second conductive film d2 smaller in size than the first conductive film d1.
And the first conductive film exposed from the second conductive film d2.
By connecting the third conductive film d3, which is a transparent pixel electrode ITO, to d1, the thin film transistor TFT and the transparent pixel electrode ITO can be reliably connected, so that point defects due to disconnection can be reduced. Moreover, the source electrode SD1
Since the second conductive film d2 (Al film) having a small resistance value can be used because the first conductive film d1 has a barrier effect,
The resistance value can be reduced.
ドレイン電極SDは、映像信号線DLと一体に構成されて
おり、同一製造工程で設けられている。The drain electrode SD is formed integrally with the video signal line DL, and is provided in the same manufacturing process.
透明画素電極ITOは、各画素ごとに設けられており、
液晶表示部の画素電極の一方を構成する透明画素電極IT
Oは、一画素内で複数に分割された薄膜トランジスタTFT
1,TFT2のそれぞれに対応して２つの透明画素電極（分割
透明画素電極）ITO1およびITO2に分割されている。透明
画素電極ITO1は、薄膜トランジスタTFT1のソース電極SD
1に接続されている。透明画素電極ITO2は、薄膜トラン
ジスタTFT2のソース電極SD1に接続されている。The transparent pixel electrode ITO is provided for each pixel,
Transparent pixel electrode IT that constitutes one of the pixel electrodes of the liquid crystal display
O is a thin film transistor TFT divided into multiple parts in one pixel
The two transparent pixel electrodes (divided transparent pixel electrodes) are divided into ITO1 and ITO2 corresponding to TFT1 and TFT2, respectively. The transparent pixel electrode ITO1 is the source electrode SD of the thin film transistor TFT1.
Connected to one. The transparent pixel electrode ITO2 is connected to the source electrode SD1 of the thin film transistor TFT2.
透明画素電極ITO1,ITO2のそれぞれは、薄膜トランジ
スタTFT1,TFT2のそれぞれと同様に、実質的に同一寸法
で構成されている。透明画素電極ITO1,ITO2のそれぞれ
は、薄膜トランジスタTFT1,TFT2のそれぞれのｉ型半導
体層ASを一体に構成している（分割されたそれぞれの薄
膜トランジスタTFTを一箇所に集中的に配置してある）
ので、Ｌ字形状で構成している。Each of the transparent pixel electrodes ITO1 and ITO2 has substantially the same size as each of the thin film transistors TFT1 and TFT2. Each of the transparent pixel electrodes ITO1 and ITO2 integrally constitutes the respective i-type semiconductor layer AS of the thin film transistors TFT1 and TFT2 (the divided thin film transistors TFT are intensively arranged at one place).
Therefore, it is configured in an L-shape.
このように、隣接する２本の走査信号線GLと隣接する
２本の映像信号線DLとで囲まれた領域内に配置された一
画素内で薄膜トランジスタTFTを複数の薄膜トランジス
タTFT1,TFT2に分割し、この複数に分割された薄膜トラ
ンジスタTFT1,TFT2のそれぞれに複数に分割した透明画
素電極ITO1,ITO2のそれぞれを接続することにより、画
素の分割された一方（例えば、薄膜トランジスタTFT1）
が点欠陥になるだけで、画素の全体としては点欠陥でな
くなる（薄膜トランジスタTFT2が点欠陥でない）ので、
画素全体としての点欠陥を低減することができる。As described above, the thin film transistor TFT is divided into a plurality of thin film transistors TFT1 and TFT2 in one pixel disposed in a region surrounded by two adjacent scanning signal lines GL and two adjacent video signal lines DL. By connecting each of the plurality of divided transparent pixel electrodes ITO1 and ITO2 to each of the plurality of divided thin film transistors TFT1 and TFT2, one of the divided pixels (for example, the thin film transistor TFT1)
Is a point defect, and the pixel as a whole is not a point defect (thin film transistor TFT2 is not a point defect).
Point defects in the entire pixel can be reduced.
また、上記画素の分割された一部の点欠陥は、画素の
全体の面積に比べて小さい（この液晶表示装置の場合、
画素の２分の１の面積）ので、上記点欠陥を見にくくす
ることができる。In addition, some of the divided point defects of the pixel are smaller than the entire area of the pixel (in the case of this liquid crystal display device,
(Half the area of a pixel), it is possible to make it difficult to see the point defect.
また、上記画素の分割された透明画素電極ITO1,ITO2
のそれぞれを実質的に同一寸法で構成することにより、
画素内の点欠陥の面積を均一にすることができる。Also, the transparent pixel electrodes ITO1, ITO2
By having each of substantially the same dimensions,
The area of the point defect in the pixel can be made uniform.
さらに、上記画素の分割された透明画素電極ITO1,ITO
2のそれぞれを実質的に同一寸法で構成することによ
り、透明画素電極ITO1,ITO2のそれぞれと上部透明ガラ
ス基板SUB2の共通透明画素電極ITOとで構成されるそれ
ぞれの液晶容量（Cpix）と、この透明画素電極ITO1,ITO
2のそれぞれに付加される透明画素電極ITO1,ITO2とゲー
ト電極GTとの重ね合わせで生じる重ね合わせ容量（Cg
s）とを均一にする（バランスさせる）ことができる。
すなわち、透明画素電極ITO1,ITO2のそれぞれは液晶容
量および重ね合わせ容量を均一にすることができるの
で、この重ね合わせ容量に起因する液晶LCの液晶分子に
印加されようとする直流成分を均一とすることができ、
この直流成分を相殺する方法を採用した場合、各画素の
液晶にかかる直流成分のばらつきを小さくすることがで
きる。Further, the divided transparent pixel electrodes ITO1, ITO
Each of the liquid crystal capacitors (Cpix) composed of the transparent pixel electrodes ITO1 and ITO2 and the common transparent pixel electrode ITO of the upper transparent glass substrate SUB2, by constituting each of the two with substantially the same dimensions, Transparent pixel electrodes ITO1, ITO
2 (Cg) generated by the superposition of the transparent pixel electrodes ITO1, ITO2 and the gate electrode GT added to each of
and s) can be made uniform (balanced).
That is, each of the transparent pixel electrodes ITO1 and ITO2 can make the liquid crystal capacity and the overlapping capacity uniform, so that the DC component to be applied to the liquid crystal molecules of the liquid crystal LC caused by the overlapping capacity is made uniform. It is possible,
When the method of canceling the direct current component is adopted, the variation of the direct current component applied to the liquid crystal of each pixel can be reduced.
薄膜トランジスタTFTおよび透明画素電極ITO上には、
保護膜PSV1が設けられている。保護膜PSV1は、主に薄膜
トランジスタTFTを湿気等から保護するために設けられ
ており、透明性が高く、しかも耐湿性の良いものを使用
する。保護膜PSV1は、例えばプラズマCVD法で設けた酸
化珪素膜や窒化珪素膜で形成されており、5000〜11000
Åの膜厚（この液晶表示装置では8000Å程度の膜厚）で
設ける。On the thin film transistor TFT and the transparent pixel electrode ITO,
A protective film PSV1 is provided. The protective film PSV1 is provided mainly to protect the thin film transistor TFT from moisture and the like, and uses a film having high transparency and good moisture resistance. The protective film PSV1, for example, is formed of a silicon oxide film or a silicon nitride film provided by a plasma CVD method, and 5000 to 11000
膜厚 (a film thickness of about 8000 で は in this liquid crystal display device).
薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチヤネル抵抗が
小さくなり、バイアスを０にすると、チヤネル抵抗は大
きくなるように構成されている。すなわち、透明トラン
ジスタTFTは、透明画素電極ITOに印加される電圧をゲー
ト電極GTに印加するバイアスにより制御するように構成
されている。The thin film transistor TFT is configured such that when a positive bias is applied to the gate electrode GT, the channel resistance between the source and the drain decreases, and when the bias is set to 0, the channel resistance increases. That is, the transparent transistor TFT is configured to control the voltage applied to the transparent pixel electrode ITO by the bias applied to the gate electrode GT.
液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に設けられた空間内で、液晶分子の向き
を設定する下部配向膜ORI1および上部配向膜ORI2との間
に封入されている（第４図）。The liquid crystal LC is sealed between the lower alignment film ORI1 and the upper alignment film ORI2 which set the direction of liquid crystal molecules in a space provided between the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2. (FIG. 4).
下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に設けられる。The lower alignment film ORI1 is provided above the protective film PSV1 on the lower transparent glass substrate SUB1 side.
上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフイルタFIL、保護膜PSV2、共通透明画素電
極（COM）ITOおよび上部配向膜ORI2が順次積層して設け
られている。On the inner (liquid crystal side) surface of the upper transparent glass substrate SUB2, a color filter FIL, a protective film PSV2, a common transparent pixel electrode (COM) ITO, and an upper alignment film ORI2 are sequentially laminated.
共通透明画素電極ITOは、下部透明ガラス基板SUB1に
画素ごとに設けられた透明画素電極ITOに対向し、隣接
する他の共通透明画素電極ITOと一体に構成されてい
る。この共通透明画素電極ITOには、コモン電圧Vcomが
印加されるように構成されている。コモン電圧Vcomは、
映像信号線DLに印加されるロウレベルの駆動電圧Vdmin
とハイレベルの駆動電圧Vdmaxとの中間電位である。The common transparent pixel electrode ITO faces the transparent pixel electrode ITO provided for each pixel on the lower transparent glass substrate SUB1 and is formed integrally with another adjacent common transparent pixel electrode ITO. The common transparent pixel electrode ITO is configured to be applied with a common voltage Vcom. The common voltage Vcom is
Low-level drive voltage Vdmin applied to video signal line DL
And a high-level drive voltage Vdmax.
カラーフイルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフイルタFILは、画素に対向する位置に各画素ご
とに構成され、染め分けられている。すなわち、カラー
フイルタFILは、画素と同様に、隣接する２本の走査信
号線GLと隣接する２本の映像信号線DLとにより囲まれた
領域内（枠内）に構成されている。各画素は、カラーフ
イルタFILの個々の所定の色フイルタ内において、複数
に分割されている。The color filter FIL is configured by coloring a dye on a dyed base material formed of a resin material such as an acrylic resin.
The color filter FIL is configured for each pixel at a position facing the pixel and is dyed separately. That is, the color filter FIL is configured in an area (within a frame) surrounded by two adjacent scanning signal lines GL and two adjacent video signal lines DL, similarly to the pixel. Each pixel is divided into a plurality of parts in each predetermined color filter of the color filter FIL.
カラーフイルタFILは、次のように設けることができ
る。まず、上部透明ガラス基板SUB2の表面に染色基材を
設け、フオトリングラフイー技術で赤色フイルタ形成領
域以外の染色基材を除去する。この後、染色基材を赤色
染料で染め、固着処理を施し、赤色フイルタＲを設け
る。次に、同様な工程を施すことによつて、緑色フイル
タＧ、青色フイルタＢを順次設ける。The color filter FIL can be provided as follows. First, a dyeing base material is provided on the surface of the upper transparent glass substrate SUB2, and the dyeing base material other than the red filter forming region is removed by photolithography. Thereafter, the dyed base material is dyed with a red dye, subjected to a fixing treatment, and a red filter R is provided. Next, a green filter G and a blue filter B are sequentially provided by performing similar steps.
このように、カラーフイルタFILの各色フイルタを各
画素と対向する領域内（枠内）に設けることにより、カ
ラーフイルタFILの各色フイルタ間に、走査信号線GL、
映像信号線DLのそれぞれが存在するので、それらの存在
に相当する分、各画素とカラーフイルタFILの各色フイ
ルタとの位置合わせ余裕寸法を確保する（位置合わせマ
ージンを大きくする）ことができる。さらに、カラーフ
イルタFILの各色フイルタを設ける際に、異色フイルタ
間の位置合わせ余裕寸法を確保することができる。As described above, by providing each color filter of the color filter FIL in a region (in a frame) facing each pixel, the scanning signal lines GL and GL are provided between the color filters of the color filter FIL.
Since each of the video signal lines DL exists, a margin for alignment between each pixel and each color filter of the color filter FIL can be secured (enlargement of the alignment margin) corresponding to the existence of each of the video signal lines DL. Further, when providing each color filter of the color filter FIL, it is possible to secure a margin for positioning between different color filters.
すなわち、この液晶表示装置では、隣接する２本の走
査信号線GLと隣接する２本の映像信号線DLとで囲まれた
領域内に画素を構成し、複数に分割されたTFT1,TFT2を
有する画素に対向する位置にカラーフイルタFILの各色
フイルタを設けることにより、上述の点欠陥を低減する
ことができるとともに、各画素と各色フイルタとの位置
合わせ余裕寸法を確保することができる。That is, in this liquid crystal display device, a pixel is formed in a region surrounded by two adjacent scanning signal lines GL and two adjacent video signal lines DL, and TFT1 and TFT2 divided into a plurality are provided. By providing each color filter of the color filter FIL at a position facing the pixel, the above-described point defects can be reduced, and a margin for alignment between each pixel and each color filter can be secured.
保護膜PSV2は、カラーフイルタFILを異なる色に染め
分けた染料が液晶LCに漏れることを防止するために設け
られている。保護膜PSV2は、例えばアクリル樹脂、エポ
キシ樹脂等の透明樹脂材料で形成されている。The protective film PSV2 is provided to prevent a dye obtained by dyeing the color filter FIL into different colors from leaking to the liquid crystal LC. The protective film PSV2 is formed of, for example, a transparent resin material such as an acrylic resin or an epoxy resin.
この液晶表示装置は、下部透明ガラス基板SUB1側のそ
れぞれの層（液晶よりも下側の層）と、上部透明ガラス
基板SUB2側のそれぞれの層（液晶よりも上側の層）とを
別々に設け、その後、下部透明ガラス基板SUB1と上部透
明ガラス基板SUB2とを重ね合わせ、両者間に液晶LCを封
入することによつて組み立てられる。In this liquid crystal display device, each layer on the lower transparent glass substrate SUB1 side (layer below the liquid crystal) and each layer on the upper transparent glass substrate SUB2 side (the layer above the liquid crystal) are separately provided. Thereafter, the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2 are overlaid, and the liquid crystal LC is sealed between the two, thereby assembling.
図には示していないが、基板周辺部において、シール
材は、液晶LCを封止するように構成されており、液晶封
入口（図示していない）を除く透明ガラス基板SUB1およ
びSUB2の縁周囲全体に沿つて設けられている。シール材
は、例えばエポキシ樹脂で形成されている。Although not shown in the figure, at the periphery of the substrate, a sealing material is configured to seal the liquid crystal LC, and around the edges of the transparent glass substrates SUB1 and SUB2 except for a liquid crystal filling port (not shown). It is provided along the whole. The sealing material is formed of, for example, an epoxy resin.
図には示していないが、上部透明ガラス基板SUB2側の
共通透明画素電極ITOは、少なくとも一箇所において、
銀ペースト材によつて、下部透明ガラス基板SUB1側に設
けられた外部引出配線に接続されている。この外部引出
配線は、上述したゲート電極GT、ソース電極SD1、ドレ
イン電極SD2のそれぞれと同一製造工程で設けられる。Although not shown in the drawing, the common transparent pixel electrode ITO on the upper transparent glass substrate SUB2 side is
The silver paste material is connected to an external lead wire provided on the lower transparent glass substrate SUB1 side. This external lead-out wiring is provided in the same manufacturing process as each of the above-described gate electrode GT, source electrode SD1, and drain electrode SD2.
配向膜ORI1およびORI2、透明画素電極ITO、共通透明
画素電極ITO、保護膜PSV1およびPSV2、絶縁膜GIのそれ
ぞれの層は、シール材の内側に設けられる。偏光板POL
は、下部透明ガラス基板SUB1、上部透明ガラス基板SUB2
のそれぞれの外側の表面に設けられている。Each layer of the alignment films ORI1 and ORI2, the transparent pixel electrode ITO, the common transparent pixel electrode ITO, the protective films PSV1 and PSV2, and the insulating film GI is provided inside the sealing material. Polarizer POL
Is the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2
Is provided on each outer surface.
上記実施例では帯状電極SHの材料に、走査信号線GLの
少なくとも一部を構成する材料である、第１導電膜g1を
用いているので、液晶表示装置の製造工程を増加するこ
となく帯状電極SHを形成することができる。In the above embodiment, since the first conductive film g1, which is a material constituting at least a part of the scanning signal line GL, is used as the material of the strip electrode SH, the strip electrode can be manufactured without increasing the manufacturing process of the liquid crystal display device. SH can be formed.
上記実施例では液晶表示部の各画素を２分割したが、
３つ以上に画素分割しても、、または分割しなくても本
発明の主旨は損なわない。第２の実施例として、第８図
に画素分割をしないアクテイブマトリクス方式のカラー
液晶表示装置の液晶表示部の一画素の要部平面図を示
す。製造プロセスは、第１の実施例（第３図〜第７図）
と同一で、パタン形状のみの違いである。本実施例で
は、１画素当り１つの画素電極ITOを有し、この画素電
極は２個のTFT1および２により並列に駆動される。従つ
て、画素分割をした第１の実施例で生ずるTFT部のオー
プンモードによる1/2画素の交点が実質的に無くなる。
即ち、TFT1と２のいずれか一方が故障によりオープン
（断線）しても、他方のTFTが働いて画素電極ITO全体を
駆動してくれるので、（第１実施例のような）点欠陥を
生じることはない。In the above embodiment, each pixel of the liquid crystal display section is divided into two.
The gist of the present invention is not impaired even if the pixel is divided into three or more. As a second embodiment, FIG. 8 is a plan view of a main part of one pixel of a liquid crystal display section of an active matrix type color liquid crystal display device without pixel division. The manufacturing process is the first embodiment (FIGS. 3 to 7).
And the only difference is the pattern shape. In this embodiment, one pixel electrode ITO is provided for one pixel, and this pixel electrode is driven in parallel by two TFTs 1 and 2. Therefore, the intersection of the 1/2 pixel in the open mode of the TFT section caused in the first embodiment in which the pixel is divided substantially disappears.
That is, even if one of the TFTs 1 and 2 is opened (disconnected) due to a failure, the other TFT operates to drive the entire pixel electrode ITO, thereby causing a point defect (as in the first embodiment). Never.
次に、第３の実施例として、ゲート電極とドレイン電
極の短絡不良防止のために絶縁膜を２層構造にした表示
装置を、第９図に示す画素の要部平面図により説明す
る。第１および第２の実施例との製造プロセス上の相違
点を述べる。走査信号線GLとゲート電極GTは、Al層g2と
し、その表面を陽極化成（酸化）し、陽極酸化膜を形成
する。帯状電極SHにはAl層でなくCr層g1を用いた。その
理由は、帯状電極SHが、浮遊電極となつているため陽極
酸化膜を形成できず、Al層を用いると表面にヒロツク
（Alのひび割れ）やホイスカー（針の形状の結晶生長）
が発生するからである。またソース電極SD1について
は、先に形成された透明画素電極ITO2に重ねてCr層d1,A
l層d2を成膜し、この２層を一回のエツチングで所定の
形状に加工した。Next, as a third embodiment, a display device in which an insulating film has a two-layer structure in order to prevent a short circuit between a gate electrode and a drain electrode will be described with reference to a plan view of a main part of a pixel shown in FIG. Differences in the manufacturing process from the first and second embodiments will be described. The scanning signal line GL and the gate electrode GT form an Al layer g2, and the surface thereof is anodized (oxidized) to form an anodic oxide film. For the strip electrode SH, a Cr layer g1 was used instead of the Al layer. The reason for this is that the anodic oxide film cannot be formed because the band-shaped electrode SH is a floating electrode, and when an Al layer is used, the surface becomes irritated (cracks of Al) or whiskers (crystal growth in the shape of needles).
Is generated. Further, regarding the source electrode SD1, the Cr layers d1, A are superimposed on the previously formed transparent pixel electrode ITO2.
An l layer d2 was formed, and the two layers were processed into a predetermined shape by a single etching.
以上の実施例では保持容量を画素電極ITO2と走査信号
線GLの間に形成した。次にいわゆる完全保持容量、すな
わち走査信号線とは別に設けた共通電極CD（接地され
る）と画素電極間で保持容量を形成した第４の実施例を
説明する。第10図は、完全保持容量Cstを持つ液晶表示
装置の一画素の要部平面図である。製造プロセスは、第
３の実施例と同じである。共通電極COは走査信号線GLと
平行に、GLと同一の層g2で形成した後、表面を陽極化成
して陽極酸化膜を形成する。完全保持容量Cstはこの陽
極酸化膜およびSi3N4膜をはさんだ共通電極COと画素電
極ITOの間の容量である。完全保持容量方式では、走査
信号線GLと共通電極COの間が短絡すると、表示画面に線
欠陥が現れるか画面全体が表示不良となる。そのような
短絡不良を低減するため、第10図では走査信号線GLと共
通電極CO間の帯状電極SH・g1を２分割しているが、分割
しなくても本発明の主旨は損なわれない。In the above embodiment, the storage capacitor is formed between the pixel electrode ITO2 and the scanning signal line GL. Next, a description will be given of a fourth embodiment in which a so-called perfect storage capacitor, that is, a storage capacitor is formed between a pixel electrode and a common electrode CD (grounded) provided separately from a scanning signal line. FIG. 10 is a plan view of a main part of one pixel of a liquid crystal display device having a complete storage capacitor Cst. The manufacturing process is the same as in the third embodiment. The common electrode CO is formed in the same layer g2 as the GL in parallel with the scanning signal line GL, and then the surface is anodized to form an anodic oxide film. The complete storage capacitance Cst is a capacitance between the common electrode CO and the pixel electrode ITO sandwiching the anodic oxide film and the Si 3 N 4 film. In the complete storage capacity method, if a short circuit occurs between the scanning signal line GL and the common electrode CO, a line defect appears on the display screen or a display failure occurs on the entire screen. In order to reduce such a short-circuit failure, in FIG. 10, the strip-shaped electrode SHg1 between the scanning signal line GL and the common electrode CO is divided into two, but the spirit of the present invention is not impaired even without division. .
以上述べた帯状電極SHは、副次的な効果として遮光膜
としての機能を持ち、ブラツクマトリツクスと画素電極
のパターンずれによる漏れ光を防止できる。The band-shaped electrode SH described above has a function as a light-shielding film as a secondary effect, and can prevent light leakage due to black matrix and a pattern shift of the pixel electrode.
特に分割露光形の露光機を用いる場合に、画質向上の
効果が大きかつた。すなわち、この場合は、１つのパタ
ーンをホトリソグラフイ技術で作るのに、露光を何回も
分けて行うため、分割露光した際のつなぎ目の部分に位
置ずれが発生し易いが、若干の位置ずれがあつても、本
発明を用いれば、画素電極ITOの周縁部ないしBMの下面
に亘る幅の遮光性の帯状電極を設けたので、充分な余裕
度をもつて遮光することが可能となる。同様な理由によ
り製造過程で用いられるホトマスクそのものが、分割露
光で製造されている場合にも効果的であつた。In particular, when a division exposure type exposure machine is used, the effect of improving the image quality is great. In other words, in this case, since a single pattern is formed by photolithography technology, the exposure is performed many times. Therefore, a positional deviation is likely to occur at a joint portion at the time of the divided exposure. However, according to the present invention, since the light-shielding strip-shaped electrode having a width extending from the peripheral portion of the pixel electrode ITO or the lower surface of the BM is provided, light can be shielded with a sufficient margin. For the same reason, the photomask used in the manufacturing process itself is also effective when it is manufactured by division exposure.
本発明を用いることにより、パネル正面から左右35°
以内の範囲では、漏れ光は透過してこなかつた。これ
は、本発明の遮光効果が投写型のみならず、広い視界範
囲を必要とする直視型の液晶表示装置にも好適であるこ
とを示す。By using the present invention, 35 ° left and right from the front of the panel
Within the range, leakage light was not transmitted. This indicates that the light-shielding effect of the present invention is suitable not only for a projection type but also for a direct-view type liquid crystal display device requiring a wide field of view.
以上の実施例においては、走査信号を形成する膜で、
帯状電極を形成したが、映像信号線を形成する膜で形成
しても、不良低減効果はある。この場合、遮光膜と映像
信号線は全くの同層であるが、透明画素電極に比べ加工
性が良い（エツチング残りが少ない）ため、この間の短
絡による不良は少ない。In the above embodiment, the film for forming the scanning signal includes:
Although the band-shaped electrode is formed, the effect of reducing defects can be obtained even if the electrode is formed of a film for forming a video signal line. In this case, the light-shielding film and the video signal line are completely the same layer, but have better workability (less etching residue) than the transparent pixel electrode, so that there are few defects due to short circuit during this period.
以上の実施例では帯状電極を画素の左右両側に形成し
たが、一方だけとすることも可能である。第11図は、画
素の右側のみに帯状電極SH・g1を設けた液晶表示装置の
実施例の１画素部分の要部平面図である。画素の左側の
短絡に対しては、単純に画素電極ITO2を映像信号線DLか
ら離すことで、対策している。また、帯状電極を設けな
い側で画素電極とブラツクマトリツクスの重なり幅を大
きくすることで遮光効果が低下しないようにしている。In the above embodiment, the strip electrodes are formed on both left and right sides of the pixel, but it is also possible to form only one of them. FIG. 11 is a plan view of a main part of one pixel portion of the embodiment of the liquid crystal display device in which the strip electrodes SH · g1 are provided only on the right side of the pixel. The short circuit on the left side of the pixel is dealt with simply by separating the pixel electrode ITO2 from the video signal line DL. Further, by increasing the overlapping width of the pixel electrode and the black matrix on the side where the strip electrode is not provided, the light shielding effect is not reduced.
これにより開口率は落ちるが線状の表示欠陥が低減す
る。すなわち左側に遮光膜を設けなかつたことにより、
映像信号線DLの右側には、10μｍ程度の幅で空領域がで
きており、隣接する映像信号線DL間の短絡不良に対して
は、短絡部分をこの空領域で切断することで救済でき
る。切断には集光したレーザー光を用いた。This reduces the aperture ratio, but reduces linear display defects. That is, by not providing a light shielding film on the left side,
An empty area is formed on the right side of the video signal line DL with a width of about 10 μm, and a short-circuit failure between the adjacent video signal lines DL can be relieved by cutting the short-circuited portion in this empty area. For the cutting, a focused laser beam was used.
なお、第８図〜第11図の実施例では、第３図〜第７図
の実施例と違つて、ドレイン電極SD2が、映像信号線DL
から直角に（左右の方向に）分岐して設けられている。In the embodiment shown in FIGS. 8 to 11, unlike the embodiment shown in FIGS. 3 to 7, the drain electrode SD2 is connected to the video signal line DL.
At right angles (in the left-right direction).
以上、本発明を上記実施例に基づき具体的に説明した
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更は可能であ
る。例えば、上記実施例では画素配置をストライプ配置
としたが、デルタ配置としても発明の主旨は損れない。
また帯状電極をアモルフアスシリコン層で形成しても良
い。また、バツクライトをSUB1側から当てる代りにSUB2
側から当て、SUB1側を視る側としてもよい。As described above, the present invention has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various changes can be made without departing from the gist of the present invention. For example, in the above embodiment, the pixel arrangement is a stripe arrangement, but the gist of the invention is not lost even if the pixel arrangement is a delta arrangement.
Further, the strip-shaped electrode may be formed of an amorphous silicon layer. Also, instead of applying the backlight from the SUB1 side,
It is good also as a side which touches from the side and looks at the SUB1 side.
［発明の効果］ 以上詳しく説明したように、本発明の液晶表示装置に
よれば、帯状電極を画素電極と映像信号線の間で絶縁膜
の下に設けたので、その間の絶縁膜の表面に、帯状電極
の厚さにほぼ等しい段差が生じる。このため、ITOエッ
チング時に残渣があっても、その殆んどが、この段差部
の乗り越えの際に切断されるので、短絡不良が生じるこ
とがない。[Effects of the Invention] As described above in detail, according to the liquid crystal display device of the present invention, since the strip-shaped electrode is provided below the insulating film between the pixel electrode and the video signal line, it is provided on the surface of the insulating film therebetween. , A step substantially equal to the thickness of the strip electrode is generated. For this reason, even if there is a residue at the time of ITO etching, most of the residue is cut at the time of climbing over the step, so that a short circuit failure does not occur.
また、帯状電極は、画素電極と映像信号線の間で、ブ
ラックマトリックスと重なると共に、画素電極の周縁部
としても重なっており、しかも、遮光性を有する材料か
らなっているので、パネルに対し斜めに入射する洩れ光
を防止できる。In addition, the strip electrode overlaps the black matrix between the pixel electrode and the video signal line and also overlaps the periphery of the pixel electrode, and is made of a material having a light shielding property. Leaked light incident on the surface can be prevented.
さらに、帯状電極をソース電極と重ならないように配
置することにより、帯状電極が形成する段差による、ソ
ース電極の断線を防止することができる。Further, by disposing the strip-shaped electrode so as not to overlap with the source electrode, disconnection of the source electrode due to a step formed by the strip-shaped electrode can be prevented.
第１図は本発明を適用した液晶表示装置のほぼ一画素分
の基本構成を示す概略平面図、第２図は第１図のＩ−
Ｉ′切断線の断面図、第３図は本発明の一実施例の液晶
表示装置の一画素分の具体的な構成を示す平面図、第４
図は第３図のＩ−Ｉ′切断線の断面図、第５図は第３図
のII−II′切断線の断面図、第６図および第７図は第３
図に示す画素の所定の製造工程における平面図、第８図
は本発明の他の実施例による画素分割のない液晶表示装
置のほぼ一画素分の平面図、第９図はゲート絶縁膜とし
て陽極酸化膜を用いた液晶表示装置の実施例の平面図、
第10図は保持容量を画素電極と共通電極間に形成した液
晶表示装置の実施例のほぼ１画素分の平面図、第11図は
画素の片側のみに帯状電極を形成した液晶表示装置の実
施例の平面図、第12図は帯状電極を絶縁膜上に形成した
表晶表示装置の参考例の断面図である。 AS……ｉ型シリコンからなるｉ型半導体層、BM……ブラ
ツクマトリツクス、Cadd……保持容量、CO……共通電
極、DL……映像信号線、FIL……カラーフイルタ、GI…
…絶縁膜、GL……走査信号線、GT……ゲート電極、ITO
……透明画素電極、LC……液晶、ORI……配向膜、POL…
…偏光板、PSV……保護膜、SD……ソース電極またはド
レイン電極、SH……帯状電極、SHS……遮光膜、SUB……
透明ガラス基板、TFT……薄膜トランジスタ。FIG. 1 is a schematic plan view showing a basic configuration of almost one pixel of a liquid crystal display device to which the present invention is applied, and FIG.
FIG. 3 is a cross-sectional view taken along the line I ′, FIG.
FIG. 3 is a sectional view taken along the line II 'of FIG. 3, FIG. 5 is a sectional view taken along the line II-II' of FIG. 3, and FIGS.
FIG. 8 is a plan view in a predetermined manufacturing process of the pixel shown in FIG. 8, FIG. 8 is a plan view of almost one pixel of a liquid crystal display device without pixel division according to another embodiment of the present invention, and FIG. Plan view of an embodiment of a liquid crystal display device using an oxide film,
FIG. 10 is a plan view of almost one pixel of an embodiment of a liquid crystal display device in which a storage capacitor is formed between a pixel electrode and a common electrode, and FIG. 11 is an embodiment of a liquid crystal display device in which a strip electrode is formed only on one side of a pixel. FIG. 12 is a plan view of the example, and FIG. 12 is a cross-sectional view of a reference example of a crystal display device in which a strip electrode is formed on an insulating film. AS: i-type semiconductor layer made of i-type silicon, BM: black matrix, Cadd: storage capacitor, CO: common electrode, DL: video signal line, FIL: color filter, GI
... insulating film, GL ... scanning signal line, GT ... gate electrode, ITO
…… Transparent pixel electrode, LC …… Liquid crystal, ORI …… Alignment film, POL…
... Polarizing plate, PSV ... Protective film, SD ... Source or drain electrode, SH ... Strip electrode, SHS ... Light shielding film, SUB ...
Transparent glass substrate, TFT …… Thin film transistor.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 光 千葉県茂原市早野3300番地 株式会社日 立製作所茂原工場内 (72)発明者 大和田 淳一 千葉県茂原市早野3300番地 株式会社日 立製作所茂原工場内 (56)参考文献 特開 昭61−235820（ＪＰ，Ａ) 特開 昭60−207116（ＪＰ，Ａ) 特開 平２−62518（ＪＰ，Ａ) 特開 平２−63020（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500 G02F 1/1335 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hikaru Ito 3300 Hayano Mobara-shi, Chiba Pref. In the Mobara Plant, Hitachi, Ltd. (72) Inventor Junichi Owada 3300 Hayano, Mobara-shi, Chiba Mobara Plant, Hitachi (56) References JP-A-61-235820 (JP, A) JP-A-60-207116 (JP, A) JP-A-2-62518 (JP, A) JP-A-2-63020 (JP, A) (58) Field surveyed (Int.Cl. 6 , DB name) G02F 1/136 500 G02F 1/1335
Claims (2)
数の映像信号線が交差するように配置し、隣接する２本
の走査信号線と隣接する２本の映像信号線とで囲まれた
領域内にそれぞれ画素を設けてなり、 上記画素は、上記下側基板上に設けたゲート電極、遮光
性を有する材料からなる帯状電極と、上記ゲート電極及
び上記帯状電極上に設けた絶縁膜と、上記絶縁膜上に設
けた半導体層と、上記半導体層上に設けたソース電極及
びドレイン電極と、上記絶縁膜上に設けられ上記ソース
電極に接続する画素電極とよりなり、 上記ゲート電極と、上記絶縁膜と、上記半導体層と、上
記ソース電極及び上記ドレイン電極とにより薄膜トラン
ジスタが構成され、 上記走査信号線は上記下側基板上で対応する画素の上記
ゲート電極に接続し、上記映像信号線は上記絶縁膜上で
対応する画素の上記ドレイン電極に接続し、 上記下側基板上に液晶層を介して透明な上側基板を設
け、上記上側基板の液晶層側の面にはブラックマトリッ
クスを設け、 上記ブラックマトリックスは上記画素電極の周辺部と重
なるように配置し、 上記帯状電極は上記画素電極と隣接する画素の映像信号
線との間に設けられ、上記帯状電極は上記映像信号線に
沿って隣接する画素の薄膜トランジスタが上記映像信号
線に接続する位置まで延在し、上記帯状電極の映像信号
線側に配置される側縁は上記画素電極と上記映像信号線
の間に存在し、上記帯状電極は上記画素電極と上記映像
信号線との間で上記ブラックマトリックスと重なると共
に上記画素電極の周縁部とも重なることを特徴とする液
晶表示装置。A plurality of scanning signal lines and a plurality of video signal lines are arranged on a transparent lower substrate so as to intersect, and two adjacent scanning signal lines and two adjacent video signal lines are used. A pixel is provided in each of the enclosed regions. The pixel is provided on the gate electrode provided on the lower substrate, a band-shaped electrode made of a material having a light-shielding property, and provided on the gate electrode and the band-shaped electrode. An insulating film, a semiconductor layer provided on the insulating film, a source electrode and a drain electrode provided on the semiconductor layer, and a pixel electrode provided on the insulating film and connected to the source electrode; An electrode, the insulating film, the semiconductor layer, the source electrode and the drain electrode form a thin film transistor, and the scanning signal line is connected to the gate electrode of a corresponding pixel on the lower substrate, Video A signal line is connected to the drain electrode of a corresponding pixel on the insulating film, a transparent upper substrate is provided on the lower substrate via a liquid crystal layer, and a black matrix is provided on a surface of the upper substrate on the liquid crystal layer side. The black matrix is disposed so as to overlap the peripheral portion of the pixel electrode, the strip electrode is provided between the pixel electrode and a video signal line of an adjacent pixel, and the strip electrode is connected to the video signal line. Along the thin film transistor of an adjacent pixel extends to a position connected to the video signal line, a side edge of the strip-shaped electrode disposed on the video signal line side exists between the pixel electrode and the video signal line, The liquid crystal display device, wherein the strip electrode overlaps the black matrix between the pixel electrode and the video signal line and also overlaps a peripheral portion of the pixel electrode.
いように配置することを特徴とする請求項１記載の液晶
表示装置。2. The liquid crystal display device according to claim 1, wherein said strip electrodes are arranged so as not to overlap with said source electrodes.
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