JP2867511B2 - Method for manufacturing semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 33
- 238000009792 diffusion process Methods 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 239000010410 layer Substances 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 11
- 238000002513 implantation Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- -1 boron ions Chemical class 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000009279 wet oxidation reaction Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000010884 ion-beam technique Methods 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法に関するものであ
り、更に詳述すれば、より高集積化を図ることのできる
MOS型トランジスタ構造に関して，その製造方法を提供
するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more specifically, to higher integration.
A method of manufacturing a MOS transistor structure is provided.
従来の技術 第５図は従来例の１つであるCMOS型インバータの構造
を示す断面図である。２は各素子を分離するための絶縁
領域、３はＰ型シリコン基板１内に形成されたＮウェル
領域、11はゲート絶縁膜、12は多結晶シリコン膜からな
るゲート電極、16は層間絶縁膜、17〜20は各ゲート、ソ
ース、ドレインの電極であり、18は２個のMOSトランジ
スタを接続する金属配線でもある。2. Description of the Related Art FIG. 5 is a cross-sectional view showing a structure of a CMOS type inverter which is one of conventional examples. 2 is an insulating region for isolating each element, 3 is an N-well region formed in the P-type silicon substrate 1, 11 is a gate insulating film, 12 is a gate electrode made of a polycrystalline silicon film, and 16 is an interlayer insulating film. , 17 to 20 are gate, source and drain electrodes, and 18 is also a metal wiring connecting the two MOS transistors.
以上のように構成された従来のCMOS型インバータにお
いては、MOS型トランジスタのチャネル、ソース、ドレ
インはシリコン基板１表面に直線上に形成され、さらに
各MOS型トランジスタの周りには各々を絶縁分離するた
めに、LOCOS技術あるいはトレンチ技術によって素子分
離領域２が設けられている。又、MOS型トランジスタ上
を層間絶縁膜16で覆い、この層間絶縁膜16上の金属配線
とMOS型トランジスタとのコンタクトをとることによっ
て各素子は接続されている。In the conventional CMOS inverter configured as described above, the channel, source, and drain of the MOS transistor are formed linearly on the surface of the silicon substrate 1, and each MOS transistor is insulated and isolated around the MOS transistor. Therefore, the element isolation region 2 is provided by the LOCOS technique or the trench technique. The elements are connected by covering the MOS transistor with an interlayer insulating film 16 and making contact between the metal wiring on the interlayer insulating film 16 and the MOS transistor.
発明が解決しようとする課題 しかしながら前記のような構成では、MOS型半導体装
置の集積化を図る際には、チャネル長、素子分離領域を
縮小しなければならないが、チャネル長を縮小するとシ
ョートチャネル効果が起こり、素子分離領域を狭くする
と絶縁破壊を起こす等の問題を引き起こす。さらに、MO
S型トランジスタのゲートや素子分離領域のために基板
表面上、層間絶縁膜上には段差が生じ、この段差上に金
属配線を形成しなければならず、このことが配線の断
線、ショートの原因となっている。SUMMARY OF THE INVENTION However, in the above-described configuration, when the MOS type semiconductor device is integrated, the channel length and the element isolation region must be reduced. When the element isolation region is narrowed, problems such as dielectric breakdown occur. Furthermore, MO
Steps occur on the substrate surface and on the interlayer insulating film due to the gates and element isolation regions of the S-type transistors, and metal wiring must be formed on these steps, which causes disconnections and shorts in the wiring. It has become.
本発明はかかる点に鑑み、ゲート長、あるいは素子分
離領域を縮小することなく、半導体装置の微小化を図
り、金属配線を削減した構造を実現する，半導体装置の
製造方法を提供することを目的とする。In view of the foregoing, it is an object of the present invention to provide a method of manufacturing a semiconductor device which realizes a structure in which a semiconductor device is miniaturized and a metal wiring is reduced without reducing a gate length or an element isolation region. And
課題を解決するための手段 本発明は、上記目的を達成するため、基板表面に溝を
堀り、その溝の両側面に表面に対して垂直な方向にチャ
ネルを持つMOS型トランジスタを形成し、ドレイン、ソ
ースを共用する、あるいはゲート電極とドレイン、ソー
スを直接接合させることによって各素子を接続するもの
である。Means for Solving the Problems To achieve the above object, the present invention forms a MOS transistor having a channel in a direction perpendicular to the surface on both sides of the groove by digging a groove on the substrate surface, Each element is connected by sharing the drain and the source or by directly joining the gate electrode and the drain and the source.
作用 本発明は前記した構成により、MOS型トランジスタの
チャネルを基板表面に垂直にとり、ソース、ドレインを
共有することにより、面積を縮小し、ゲート電極とソー
ス、ドレインを直接接続することによって金属配線を削
減する。According to the present invention, the channel of the MOS transistor is perpendicular to the substrate surface and the source and the drain are shared, thereby reducing the area and directly connecting the gate electrode to the source and the drain. Reduce.
実施例 （実施例１） 第１図は本発明の第１の実施例におけるＮチャネルの
E/E型インバータの製造方法を示す工程断面図である。Embodiment (Embodiment 1) FIG. 1 is a block diagram of an N channel according to a first embodiment of the present invention.
It is a process sectional view showing the manufacturing method of the E / E type inverter.
第１図（ａ）では、Ｐ型の（100）面を有するシリコ
ン基板１の所望の位置に、周知の選択酸化法により素子
間分離用のフィールド酸化膜２を形成する。その後フォ
トレジストパターンをマスクとしてドライエッチングに
よってシリコン基板１をエッチングして溝４を形成す
る。この時、溝４側面は（010），（001）面になるよう
にする。In FIG. 1A, a field oxide film 2 for element isolation is formed at a desired position on a silicon substrate 1 having a P-type (100) plane by a known selective oxidation method. Thereafter, the silicon substrate 1 is etched by dry etching using the photoresist pattern as a mask to form the groove 4. At this time, the side surfaces of the groove 4 are (010) and (001).
第１図（ｂ）では、溝４の両側面（（010）面）にし
きい値電圧制御のため、注入エネルギー30KeV、ドーズ
量3x1012cm-2の条件でボロンイオンを注入してエンハン
スメント型のトランジスタを形成する。このとき、注入
前に溝４の側面を酸化させ、注入後にこの酸化膜を除去
しても良い。又、イオン注入はできる限り溝４の側面に
垂直にすることが望ましく、両側面とも均等に注入され
るように２回転注入を行う。この後イオン注入法又は熱
拡散法により燐又はひ素を導入してドレイン・ソース拡
散層10、ソース拡散層６及びドレイン拡散層８を形成す
る。In FIG. 1 (b), for the purpose of controlling the threshold voltage on both side surfaces ((010) surface) of the groove 4, boron ions are implanted under the conditions of an implantation energy of 30 KeV and a dose of 3 × 10 12 cm −2 , and an enhancement type is obtained. A transistor is formed. At this time, the side surface of the groove 4 may be oxidized before the implantation, and the oxide film may be removed after the implantation. It is preferable that the ion implantation is made as perpendicular to the side surface of the groove 4 as possible, and two rotation implantations are performed so that both side surfaces are evenly implanted. Thereafter, phosphorus or arsenic is introduced by ion implantation or thermal diffusion to form the drain / source diffusion layer 10, the source diffusion layer 6, and the drain diffusion layer 8.
第１図（ｃ）では、シリコン基板１の表面及び溝４の
底面、側面にドライ酸化又はウェット酸化を用いて酸化
膜11を形成する。次に一方のドレイン拡散層８上の酸化
膜をフォトレジストパターンをマスクとしてエッチング
によって取り除く。In FIG. 1C, an oxide film 11 is formed on the surface of the silicon substrate 1 and the bottom and side surfaces of the groove 4 by using dry oxidation or wet oxidation. Next, the oxide film on one drain diffusion layer 8 is removed by etching using the photoresist pattern as a mask.
第１図（ｄ）では、次に周知の気相成長法による多結
晶シリコン膜の堆積とエッチバック法を用いて溝４の一
部を埋める。この後フォトレジストパターンをマスクと
して、溝４の上部以外の多結晶シリコンをドライエッチ
によって除く。次にフォトレジストパターンをマスクと
し、ドライエッチ（RIE）によってソース・ドレイン拡
散層10に達するまで多結晶シリコンをエッチングし両側
面の多結晶シリコンを分離し、２つのゲート電極12を形
成する。このとき指向性がよく微細加工に優れたイオン
ビーム・エッチングを用いても良い。In FIG. 1D, a part of the trench 4 is buried by depositing a polycrystalline silicon film by a known vapor deposition method and using an etch-back method. Thereafter, using the photoresist pattern as a mask, the polycrystalline silicon other than the upper portion of the groove 4 is removed by dry etching. Next, using the photoresist pattern as a mask, the polycrystalline silicon is etched by dry etching (RIE) until the source / drain diffusion layer 10 is reached, and the polycrystalline silicon on both sides is separated to form two gate electrodes 12. At this time, ion beam etching having good directivity and excellent in fine processing may be used.
第１図（ｅ）では、ゲート電極12の表面及び溝４の底
面をドライ酸化又はウエット酸化を用いて酸化し、底面
の酸化膜11をフォトレジストパターンをマスクとしてエ
ッチする。次に、この工程によってできたコンタクト開
孔部をスパッタを用いてアルミニウム14で埋める。この
時他の金属を用いることも可能である。この後装置表面
に気相成長法を用いて酸化膜16を堆積せしめて、写真触
刻法により所望の位置にコンタクト孔を開け、電極17、
18、19、20を設けて完了する。In FIG. 1 (e), the surface of the gate electrode 12 and the bottom of the groove 4 are oxidized using dry oxidation or wet oxidation, and the oxide film 11 on the bottom is etched using the photoresist pattern as a mask. Next, the contact opening formed by this step is filled with aluminum 14 by using sputtering. At this time, another metal can be used. Thereafter, an oxide film 16 is deposited on the surface of the apparatus by using a vapor phase epitaxy method, and a contact hole is opened at a desired position by a photolithography method.
Complete with 18, 19 and 20.
以上のように構成された本実施例のE/E型MOSインバー
タでは、ドレイン・ソース拡散層10により２個のMOS型
トランジスタのソースとドレインを共有し、一方のゲー
ト電極とドレイン８を直接接合させることによって金属
配線を削減することができる。In the E / E type MOS inverter of the present embodiment configured as described above, the source and the drain of the two MOS type transistors are shared by the drain / source diffusion layer 10 and one of the gate electrodes and the drain 8 are directly connected. By doing so, metal wiring can be reduced.
（実施例２） 第２図は本発明の第２の実施例におけるＮチャネルの
E/D型インバータの製造方法を示す工程断面図である。(Embodiment 2) FIG. 2 is a diagram showing N channels in a second embodiment of the present invention.
It is a process sectional view showing the manufacturing method of the E / D type inverter.
第２図（ａ）では、Ｐ型の（100）面を有するシリコ
ン基板１の所望の位置に、周知の選択酸化法により素子
間分離用のフィールド酸化膜２を形成する。その後フォ
トレジストパターンをマスクとしてドライエッチングに
よってシリコン基板をエッチングして溝４を形成する。
この時、溝４側面は（010）、（001）面になるようにす
る。In FIG. 2A, a field oxide film 2 for element isolation is formed at a desired position on a silicon substrate 1 having a P-type (100) plane by a known selective oxidation method. Thereafter, the silicon substrate is etched by dry etching using the photoresist pattern as a mask to form the groove 4.
At this time, the side surfaces of the groove 4 are (010) and (001).
第２図（ｂ）では、フォトレジストパターン５を用
い、溝４の一方の側面（（010）面）にしきい値電圧制
御のため、注入エネルギー30KeV、ドーズ量3x1012cm-2
の条件でボロンイオンを注入してエンハンスメント型の
トランジスタを形成する。このとき、注入前に溝４の側
面を酸化させ、注入後にこの酸化膜を除去しても良い。
又、イオン注入はできる限り溝４の側面に垂直にするこ
とが望ましい。次に、イオン注入法又は熱拡散法により
燐又はひ素を導入してドレイン・ソース拡散層９及びソ
ース拡散層６を形成する。他方の側面も同様にして注入
エネルギー30KeV、ドーズ量1x1013cm-2の条件でボロン
イオンを注入によるしきい値電圧制御（デプレッション
型）、ドレイン・ソース拡散層10及びドレイン拡散層８
の形成を行う。In FIG. 2B, an implantation energy of 30 KeV and a dose of 3 × 10 12 cm −2 are used for controlling the threshold voltage on one side surface ((010) surface) of the groove 4 using the photoresist pattern 5.
Boron ions are implanted under the conditions described above to form an enhancement type transistor. At this time, the side surface of the groove 4 may be oxidized before the implantation, and the oxide film may be removed after the implantation.
Further, it is desirable that the ion implantation be made as perpendicular to the side surface of the groove 4 as possible. Next, the drain / source diffusion layer 9 and the source diffusion layer 6 are formed by introducing phosphorus or arsenic by an ion implantation method or a thermal diffusion method. Similarly, on the other side, threshold voltage control (depletion type) by implanting boron ions under the conditions of an implantation energy of 30 KeV and a dose of 1 × 10 13 cm −2 , a drain-source diffusion layer 10 and a drain diffusion layer 8
Is formed.
第２図（ｃ）では、半導体基板１の表面及び溝４の底
面、側面をドライ酸化又はウェット酸化を用いて酸化す
る。次に溝４の底面の酸化膜11の半分をフォトレジスト
パターンをマスクとしてエッチングする。この際、指向
性の優れたドライエッチング法又はイオンビームエッチ
ングを用いる。In FIG. 2C, the surface of the semiconductor substrate 1 and the bottom and side surfaces of the groove 4 are oxidized using dry oxidation or wet oxidation. Next, half of the oxide film 11 on the bottom of the groove 4 is etched using the photoresist pattern as a mask. At this time, a dry etching method or an ion beam etching having excellent directivity is used.
第２図（ｄ）では、周知の気相成長法による多結晶シ
リコンの堆積とエッチバック法を用いて溝４の一部を埋
める。この後フォトレジストパターンをマスクとして、
溝４の上部以外の多結晶シリコンをドライエッチによっ
て除く。次に、フォトレジストパターンをマスクとし、
ドライエッチによってソース・ドレイン拡散層9,10に達
するまで多結晶シリコンをエッチングし両側面の多結晶
シリコンを分離し、２つのゲート電極12を形成する。こ
のとき指向性がよく微細加工に優れたイオンビーム・エ
ッチングを用いても良い。In FIG. 2D, polycrystalline silicon is deposited by a well-known vapor deposition method and a part of the groove 4 is filled by using an etch-back method. Then, using the photoresist pattern as a mask,
The polycrystalline silicon other than the upper part of the groove 4 is removed by dry etching. Next, using the photoresist pattern as a mask,
The polycrystalline silicon is etched by dry etching until the source / drain diffusion layers 9 and 10 are reached to separate the polycrystalline silicon on both sides, and two gate electrodes 12 are formed. At this time, ion beam etching having good directivity and excellent in fine processing may be used.
第２図（ｅ）では、前工程によってできたコンタクト
孔13を周知の気相成長法を用いて酸化膜15で埋め、さら
に半導体装置表面を酸化膜16で覆う。次に所望の位置に
コンタクト孔を開け、電極17、18、19、20を設けて完了
する。In FIG. 2E, the contact hole 13 formed in the previous step is filled with an oxide film 15 by using a well-known vapor deposition method, and the surface of the semiconductor device is further covered with an oxide film 16. Next, a contact hole is opened at a desired position, and electrodes 17, 18, 19, and 20 are provided to complete the process.
以上のように構成された本実施例のE/D型MOSインバー
タでは、ドレイン・ソース拡散層9,10により２個のMOS
型トランジスタのソースとドレインを共有し、デプレッ
ション型トランジスタのゲート電極18を溝４の底面のソ
ース10に直接接合させることによって、金属配線を削減
することができる。In the E / D type MOS inverter of the present embodiment configured as described above, two MOS transistors are formed by the drain / source diffusion layers 9 and 10.
By sharing the source and the drain of the type transistor and connecting the gate electrode 18 of the depletion type transistor directly to the source 10 on the bottom surface of the trench 4, metal wiring can be reduced.
（実施例３） 第３図は本発明の第３の実施例におけるCMOS型インバ
ータの製造方法を示す工程断面図である。(Embodiment 3) FIG. 3 is a process sectional view showing a method of manufacturing a CMOS inverter according to a third embodiment of the present invention.
第３図（ａ）では、Ｐ型の（100）面を有するシリコ
ン基板１にフォトレジストパターンをマスクとして燐イ
オンを注入し、熱処理を行うことによって燐イオンを拡
散させＮウェル拡散領域３を形成する。その後シリコン
基板１の所望の位置に、周知の選択酸化法により素子間
分離用のフィールド酸化膜２を形成する。次に、フォト
レジストパターンをマスクとしてドライエッチングによ
ってシリコン基板をエッチングして溝４を形成する。こ
の時、溝４側面は（010），（001）面になるようにす
る。In FIG. 3A, phosphorus ions are implanted into a silicon substrate 1 having a P-type (100) plane using a photoresist pattern as a mask, and heat treatment is performed to diffuse the phosphorus ions to form an N-well diffusion region 3. I do. Thereafter, a field oxide film 2 for element isolation is formed at a desired position on the silicon substrate 1 by a known selective oxidation method. Next, the groove 4 is formed by etching the silicon substrate by dry etching using the photoresist pattern as a mask. At this time, the side surfaces of the groove 4 are (010) and (001).
第３図（ｂ）では、フォトレジストパターン５をマス
クとして溝４のＮ型トランジスタ側の側面に（（010）
面）にしきい値電圧制御のため、注入エネルギー30Ke
V、ドーズ量3x1012cm-2の条件でボロンイオンを注入す
る。このとき、注入前に溝４の側面を酸化させ、注入後
にこの酸化膜を除去しても良い。又、イオン注入はでき
る限り溝の側面に垂直にすることが望ましい。次に半体
基板１の表面及び溝４の底面、及び基板表面にヒ素イオ
ンを注入しソース拡散領域６とドレイン拡散領域９を形
成する。溝４のＰ型の側面も同様にしきい値電圧制御を
行い、ボロンイオンを注入することによってソース拡散
領域26とドレイン拡散領域10を形成する。In FIG. 3 (b), the photoresist pattern 5 is used as a mask to form ((010)
30Ke injection energy for threshold voltage control
V ions are implanted under the conditions of a dose of 3 × 10 12 cm −2 . At this time, the side surface of the groove 4 may be oxidized before the implantation, and the oxide film may be removed after the implantation. Further, it is desirable that the ion implantation be made as perpendicular to the side surface of the groove as possible. Next, arsenic ions are implanted into the surface of the half substrate 1, the bottom of the groove 4, and the substrate surface to form a source diffusion region 6 and a drain diffusion region 9. The threshold voltage control is similarly performed on the P-type side surface of the groove 4, and the source diffusion region 26 and the drain diffusion region 10 are formed by implanting boron ions.
第３図（ｃ）では、半導体基板１の表面及び溝４の底
面、側面にドライ酸化又はウェット酸化を用いて酸化膜
11を形成する。次に周知の気相成長法による多結晶シリ
コンの堆積とエッチバック法を用いて溝４の一部を埋め
る。この後フォトレジストパターンをマスクとして、溝
４の上部又はコンタクト溝の上部以外の多結晶シリコン
をドライエッチによって除く。In FIG. 3C, an oxide film is formed on the surface of the semiconductor substrate 1 and the bottom and side surfaces of the groove 4 by using dry oxidation or wet oxidation.
Form 11. Next, polycrystalline silicon is deposited by a known vapor deposition method and a part of the groove 4 is filled by using an etch-back method. Thereafter, using the photoresist pattern as a mask, polycrystalline silicon other than the upper part of the groove 4 or the upper part of the contact groove is removed by dry etching.
第３図（ｄ）では、フォトレジストパターンをマスク
とし、ドライエッチによってドレイン拡散層9,10に達す
るまで多結晶シリコンをエッチングし、共通のゲート電
極12を形成する。このとき指向性がよく微細加工に優れ
たイオンビーム・エッチングを用いても良い。この後多
結晶シリコンの表面および、コンタクト孔の底面をドラ
イ酸化又はウエット酸化を用いて酸化し、底面の酸化膜
11をフォトレジストパターンをマスクとしてエッチす
る。In FIG. 3D, using the photoresist pattern as a mask, the polysilicon is etched by dry etching until the drain diffusion layers 9 and 10 are reached, and a common gate electrode 12 is formed. At this time, ion beam etching having good directivity and excellent in fine processing may be used. Thereafter, the surface of the polycrystalline silicon and the bottom of the contact hole are oxidized using dry oxidation or wet oxidation, and an oxide film on the bottom is formed.
11 is etched using the photoresist pattern as a mask.
第３図（ｅ）では、（Ｄ）工程によってできたコンタ
クト孔13をスパッター法を用いてアルミニウム14で埋め
る。この時、他の金属を用いることも可能である。この
後装置表面に気相成長法を用いて酸化膜16を堆積せしめ
て、写真触刻法により所望の位置にコンタクト孔を開
け、電極17、18、19、20を設けて完了する。In FIG. 3 (e), the contact hole 13 formed in the step (D) is filled with aluminum 14 by using a sputtering method. At this time, another metal can be used. Thereafter, an oxide film 16 is deposited on the surface of the device by vapor phase epitaxy, contact holes are formed at desired positions by photolithography, and electrodes 17, 18, 19, and 20 are provided.
以上のように構成された本実施例のCMOS型インバータ
では、ドレイン拡散層9,10により２個のMOS型トランジ
スタのドレインを共有することによって金属配線を削減
することができる。In the CMOS inverter of this embodiment configured as described above, the drain diffusion layers 9 and 10 share the drains of the two MOS transistors, thereby reducing the number of metal wirings.
（実施例４） 第４図は本発明の第４の実施例におけるCMOS型インバ
ータの製造方法を示す工程断面図である。第３図（ａ）
〜（ｃ）工程の後、第４図（ａ）では、フォトレジスト
パターンをマスクとし、ドライエッチによってソース拡
散層9,10を突き抜けるまで多結晶シリコンをエッチング
し両側面の多結晶シリコン及びソース拡散層9,10を分離
し、２つのゲート電極12を形成する。このとき指向性が
よく微細加工に優れたイオンビーム・エッチングを用い
ても良い。この後多結晶シリコンの表面をドライ酸化又
はウエット酸化を用いて酸化し、底面の酸化膜11をフォ
トレジストパターンをマスクとしてエッチする。Fourth Embodiment FIG. 4 is a process sectional view showing a method of manufacturing a CMOS inverter according to a fourth embodiment of the present invention. Fig. 3 (a)
After step (c), in FIG. 4 (a), using the photoresist pattern as a mask, the polycrystalline silicon is etched by dry etching until it penetrates the source diffusion layers 9 and 10, and the polycrystalline silicon on both sides and the source diffusion are etched. The layers 9 and 10 are separated, and two gate electrodes 12 are formed. At this time, ion beam etching having good directivity and excellent in fine processing may be used. Thereafter, the surface of the polycrystalline silicon is oxidized using dry oxidation or wet oxidation, and the oxide film 11 on the bottom surface is etched using the photoresist pattern as a mask.
第４図（ｂ）では、同図（ａ）工程によってできたコ
ンタクト開孔部13を周知の気相成長法を用いて酸化膜15
で埋める。この後装置表面に気相成長法を用いて酸化膜
16を堆積せしめて、写真触刻法により所望の位置にコン
タクト孔を開け、電極17、18、20を設け、電極18,20を
接続させて完了する。In FIG. 4B, the contact opening 13 formed by the step of FIG. 4A is formed by using a well-known vapor deposition method.
Fill with. After this, an oxide film is
16 is deposited, contact holes are formed at desired positions by photolithography, electrodes 17, 18 and 20 are provided, and electrodes 18 and 20 are connected to complete the process.
以上のように構成された本実施例のCMOS型インバータ
では、溝４の底面に設けたＮチャネルMOSトランジスタ
のソース領域９とＰチャネルトランジスタのソース領域
10をそれぞれの基板と同電位にする、つまりシリコン基
板１内では0V、Ｎウェル３内では5Vにすることによって
電圧を印加するため、この部分の電極を形成する必要が
ない。又、ＰチャネルMOSトランジスタのソース領域10
とＰ型基板１の距離が短くなり、ラッチアップ特性に優
れている。In the CMOS inverter of this embodiment configured as described above, the source region 9 of the N-channel MOS transistor and the source region of the P-channel transistor provided on the bottom of the trench 4
Since the voltage is applied by setting 10 to the same potential as each substrate, that is, to 0 V in the silicon substrate 1 and 5 V in the N well 3, it is not necessary to form an electrode in this portion. Also, the source region 10 of the P-channel MOS transistor
And the distance between the P-type substrate 1 and the P-type substrate 1 is short, and the latch-up characteristics are excellent.
発明の効果 以上のように本発明は、基板表面に溝を形成し、その
両側面に、垂直にチャネルを持つMOSトランジスタを形
成することによって表面積を縮小することができる。
又、一方のMOS型トランジスタのドレインともう一方のM
OS型トランジスタのソースを共用し、さらにMOS型トラ
ンジスタのゲート電極とドレインを直接接合させること
によって金属配線を削減することができ、その実用効果
は大きい。Effect of the Invention As described above, according to the present invention, the surface area can be reduced by forming a groove on the substrate surface and forming a MOS transistor having a vertical channel on both side surfaces thereof.
Also, the drain of one MOS transistor and the other M
By sharing the source of the OS transistor and directly joining the gate electrode and the drain of the MOS transistor, the number of metal wirings can be reduced, and the practical effect is large.
第１図は本発明の第１の実施例であるE/E型インバータ
の製造工程図、第２図は本発明の第２の実施例であるE/
D型インバータの製造工程図、第３図は本発明の第３の
実施例であるCMOS型インバータの製造工程図、第４図は
本発明の第４の実施例であるCMOS型インバータの製造工
程図、第５図は従来例の１つであるCMOS型インバータの
構造断面図である。 １…Ｐ型シリコン基板、２…素子分離領域、３…Ｎウェ
ル領域、４…溝、５…フォトレジストパターン、6,9,1
0,26…ソース領域、8,9,10,28…ドレイン領域、11…ゲ
ート酸化膜、12…ゲート電極、13…コンタクト開孔部、
14…アルミ配線、15…絶縁酸化膜、16…層間絶縁膜、1
7,18,19,20…電極。FIG. 1 is a manufacturing process diagram of an E / E type inverter according to a first embodiment of the present invention, and FIG. 2 is a diagram illustrating an E / E type inverter according to a second embodiment of the present invention.
FIG. 3 is a manufacturing process diagram of a CMOS inverter according to a third embodiment of the present invention, and FIG. 4 is a manufacturing process diagram of a CMOS inverter according to a fourth embodiment of the present invention. FIG. 5 is a structural sectional view of a CMOS inverter which is one of the conventional examples. DESCRIPTION OF SYMBOLS 1 ... P type silicon substrate, 2 ... Element isolation area, 3 ... N well area, 4 ... Groove, 5 ... Photoresist pattern, 6, 9, 1
0,26 ... source region, 8, 9, 10, 28 ... drain region, 11 ... gate oxide film, 12 ... gate electrode, 13 ... contact opening,
14 ... aluminum wiring, 15 ... insulating oxide film, 16 ... interlayer insulating film, 1
7,18,19,20 ... electrodes.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336 H01L 27/092 H01L 21/8236 H01L 21/8238──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 6 , DB name) H01L 29/78 H01L 21/336 H01L 27/092 H01L 21/8236 H01L 21/8238
Claims (4)
の上部表面及び底面にソース、ドレインを形成する工程
と、前記基板表面、前記溝の底面及び側面を酸化膜で覆
い、前記基板表面に形成されたドレイン上の酸化膜を除
去する工程と、その後前記溝の一部をゲート金属で埋
め、前記ゲート金属に，前記溝中央部で前記溝底部のソ
ース、ドレインに至るまでエッチングすることによっ
て，コンタクト孔を形成して，両側面のゲート金属を分
離する工程と、前記ゲート金属の表面及び前記コンタク
ト孔の底部を酸化膜で覆い、前記コンタクト孔の底部の
酸化膜の一部をエッチングによって除去する工程と、前
記コンタクト孔を金属で埋めた後、半導体装置の表面を
酸化膜で覆い、所望の位置に外部電極コンタクト部を形
成する工程とを備え、E/E型インバータを形成すること
を特徴とする半導体装置の製造方法。A step of forming a groove in a semiconductor substrate, a step of forming a source and a drain on an upper surface and a bottom surface of the groove, and a step of covering the substrate surface and the bottom and side surfaces of the groove with an oxide film. Removing the oxide film on the drain formed on the surface, and then filling a part of the groove with a gate metal, and etching the gate metal at the center of the groove to the source and drain at the bottom of the groove. Forming a contact hole to separate the gate metal on both sides, covering the surface of the gate metal and the bottom of the contact hole with an oxide film, and forming a part of the oxide film at the bottom of the contact hole. Removing by etching, and after filling the contact hole with a metal, covering the surface of the semiconductor device with an oxide film, and forming an external electrode contact portion at a desired position. A method of manufacturing a semiconductor device, comprising forming an / E type inverter.
の上部表面及び底面にソース、ドレインを形成する工程
と、前記基板表面、前記溝の底面及び側面を酸化膜で覆
い、次いで前記溝の底面上の酸化膜の一部を除去する工
程と、その後、前記溝をゲート金属で埋め、前記ゲート
金属に，前記溝中央部で前記溝底部のソース、ドレイン
に至るまでエッチングすることによって，コンタクト孔
を形成して，両側面のゲート金属を分離する工程と、前
記コンタクト孔を酸化膜で覆い、所望の位置に外部電極
コンタクト部を形成する工程とを備え、E/D型インバー
タを形成することを特徴とする半導体装置の製造方法。2. A step of forming a groove in a semiconductor substrate, a step of forming a source and a drain on an upper surface and a bottom surface of the groove, covering the substrate surface, a bottom surface and side surfaces of the groove with an oxide film, Removing a part of the oxide film on the bottom surface of the groove, and thereafter filling the groove with a gate metal, and etching the gate metal at the center of the groove to the source and drain at the bottom of the groove. Forming a contact hole and isolating the gate metal on both side surfaces; and covering the contact hole with an oxide film to form an external electrode contact portion at a desired position. A method for manufacturing a semiconductor device, comprising:
形成する工程と、前記他導電型拡散領域と一導電型半導
体基板の境界に溝を形成し、前記溝の上部表面にソー
ス、底面にドレインを形成する工程と、前記基板表面、
前記溝の底面及び側面を酸化膜で覆った後ゲート金属で
埋め、前記ゲート金属に，前記溝中央部で前記溝底部の
ソース、ドレインにいたるまでエッチングすることによ
って，コンタクト孔を形成する工程と、前記コンタクト
孔の表面を酸化膜で覆い、次いで前記コンタクト孔の底
部の酸化膜を除去する工程と、前記コンタクト孔を金属
で埋めた後、半導体装置の表面を酸化膜で覆い、所望の
位置に外部電極コンタクト部を形成する工程とを備え、
CMOS型インバータを形成することを特徴とする半導体装
置の製造方法。3. A step of forming a diffusion region of another conductivity type in a semiconductor substrate of one conductivity type, forming a groove at a boundary between the diffusion region of another conductivity type and the semiconductor substrate of one conductivity type, and forming a source, Forming a drain on the bottom surface, the substrate surface,
Forming a contact hole by covering the bottom and side surfaces of the groove with an oxide film, filling the gate metal with a gate metal, and etching the gate metal at the center of the groove to the source and drain at the bottom of the groove. Covering the surface of the contact hole with an oxide film and then removing the oxide film at the bottom of the contact hole; and filling the contact hole with a metal, and then covering the surface of the semiconductor device with the oxide film to a desired position. Forming an external electrode contact portion in
A method for manufacturing a semiconductor device, comprising forming a CMOS type inverter.
形成する工程と、この他導電型拡散領域と一導電型半導
体基板の境界に溝を形成する工程と、この溝の上部表面
にドレイン、底面にソースを形成する工程と、前記基板
表面、前記溝の底面及び側面を酸化膜で覆った後ゲート
金属で埋め、前記ゲート金属に，前記溝中央部で前記溝
底部のソースの底部に至るまでエッチングすることによ
ってコンタクト孔を形成して，両側面のゲート金属及び
前記溝底部のソースを分離する工程と、その後、前記コ
ンタクト孔を絶縁膜で埋め、半導体装置の表面を酸化膜
で覆い、所望の位置に外部電極コンタクト部を形成する
工程とを備え、CMOS型インバータを形成することを特徴
とする半導体装置の製造方法。4. A step of forming a diffusion region of another conductivity type in a semiconductor substrate of one conductivity type; a step of forming a groove at a boundary between the diffusion region of another conductivity type and the semiconductor substrate of one conductivity type; Forming a drain and a source on the bottom surface, covering the substrate surface, the bottom surface and side surfaces of the trench with an oxide film, and filling the gate metal with a gate metal; Forming a contact hole by etching until the gate metal on both sides is separated from the source at the bottom of the groove; and thereafter, the contact hole is filled with an insulating film, and the surface of the semiconductor device is coated with an oxide film. Forming an external electrode contact portion at a desired position, thereby forming a CMOS type inverter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326319A JP2867511B2 (en) | 1989-12-15 | 1989-12-15 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326319A JP2867511B2 (en) | 1989-12-15 | 1989-12-15 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185873A JPH03185873A (en) | 1991-08-13 |
| JP2867511B2 true JP2867511B2 (en) | 1999-03-08 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP1326319A Expired - Fee Related JP2867511B2 (en) | 1989-12-15 | 1989-12-15 | Method for manufacturing semiconductor device |
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| JPH03185873A (en) | 1991-08-13 |
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