JP2864794B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、多結晶Ｓｉ薄膜トラン
ジスタ（以下、ＴＦＴという）を各画素のスイッチング
素子として用いたアクティブマトリックス液晶表示素子
を構成する半導体装置に関するものである。
ジスタ（以下、ＴＦＴという）を各画素のスイッチング
素子として用いたアクティブマトリックス液晶表示素子
を構成する半導体装置に関するものである。
【０００２】
【従来の技術】図２は、例えば特開平２−７２３９２号
公報に示された従来のアクティブマトリックス液晶表示
装置に用いるＴＦＴの断面構造を示したものである。１
は透明ガラスなどを用いた絶縁性基板、２は多結晶Ｓｉ
膜、３はイオン注入法などで作成された金属／Ｓｉ間の
コンタクトを取る不純物をドープしたドープドＳｉ領
域、４は前記多結晶Ｓｉ膜２上に形成されたゲート絶縁
膜、５はこのゲート絶縁膜４に形成されたゲート電極、
６は前記多結晶Ｓｉ膜２，ゲート絶縁膜４，ゲート電極
５からなるＴＦＴ１５の少なくとも１部を覆うように形
成された絶縁性薄膜よりなる保護膜、７は保持容量用配
線，８は保持容量用絶縁膜で、保持容量１６を形成する
ために成膜された絶縁性薄膜よりなる。９は不純物をド
ープしたドープドＳｉ領域３上の保護膜６に穴をあけた
コンタクトホール、１０はドレイン配線、１１はソース
配線、１２は前記ドレイン配線１０に接続されている画
素電極である。アクティブマトリックス液晶表示素子に
おいて、その等価回路は図３に示すようになっており、
ソース配線１１とゲート配線５ａの交差部にＴＦＴ１５
が付加されている。ＴＦＴ１５のドレイン側には画素電
極１２と保持容量１６が接続されている。
公報に示された従来のアクティブマトリックス液晶表示
装置に用いるＴＦＴの断面構造を示したものである。１
は透明ガラスなどを用いた絶縁性基板、２は多結晶Ｓｉ
膜、３はイオン注入法などで作成された金属／Ｓｉ間の
コンタクトを取る不純物をドープしたドープドＳｉ領
域、４は前記多結晶Ｓｉ膜２上に形成されたゲート絶縁
膜、５はこのゲート絶縁膜４に形成されたゲート電極、
６は前記多結晶Ｓｉ膜２，ゲート絶縁膜４，ゲート電極
５からなるＴＦＴ１５の少なくとも１部を覆うように形
成された絶縁性薄膜よりなる保護膜、７は保持容量用配
線，８は保持容量用絶縁膜で、保持容量１６を形成する
ために成膜された絶縁性薄膜よりなる。９は不純物をド
ープしたドープドＳｉ領域３上の保護膜６に穴をあけた
コンタクトホール、１０はドレイン配線、１１はソース
配線、１２は前記ドレイン配線１０に接続されている画
素電極である。アクティブマトリックス液晶表示素子に
おいて、その等価回路は図３に示すようになっており、
ソース配線１１とゲート配線５ａの交差部にＴＦＴ１５
が付加されている。ＴＦＴ１５のドレイン側には画素電
極１２と保持容量１６が接続されている。
【０００３】次に、動作について説明する。トランジス
タ動作は、ゲート電極５に印加する電圧を変化させるこ
とにより、ゲート絶縁膜４の下部に存在する多結晶Ｓｉ
膜２の内部にかかる電界を変化させ、その結果、コンタ
クトホール９およびドープドＳｉ領域３を介し、ソース
配線１１とドレイン配線１０の間に流れる電流を制御す
ることで実現する。ゲート電極５およびソース配線１１
に電圧を印加し、ＴＦＴ１５のトランジスタ動作を行わ
せ、スイッチとして働くＴＦＴ１５をオン状態とするこ
とにより液晶部に電圧を印加し、液晶分子状態を変化さ
せ透過光量を制御する。保護膜６は、ＴＦＴ１５を外部
汚染等から保護するための保護膜である。また、この保
護膜６は、ソース配線１１とゲート配線５ａの交差部の
層間絶縁膜としても用いる。図３に示した保持容量１６
は、保持容量用配線７と保持容量用絶縁膜８と画素電極
１２により形成される。この保持容量１６によりＴＦＴ
１５側からみた負荷容量を増加させ、液晶に印加される
ＤＣ電圧成分を低減し、残像等の表示特性の問題を軽減
する。また、保持容量用絶縁膜８は、ソース配線１１と
ゲート配線５ａの交差部の層間絶縁膜としても用いる。
ドレイン配線１０は画素電極１２と接続されている。画
素電極部は、ＩＴＯ等の透明導電膜により形成されてお
り、液晶に電圧を印加するとともに、可視光を透過する
役割を持っている。
タ動作は、ゲート電極５に印加する電圧を変化させるこ
とにより、ゲート絶縁膜４の下部に存在する多結晶Ｓｉ
膜２の内部にかかる電界を変化させ、その結果、コンタ
クトホール９およびドープドＳｉ領域３を介し、ソース
配線１１とドレイン配線１０の間に流れる電流を制御す
ることで実現する。ゲート電極５およびソース配線１１
に電圧を印加し、ＴＦＴ１５のトランジスタ動作を行わ
せ、スイッチとして働くＴＦＴ１５をオン状態とするこ
とにより液晶部に電圧を印加し、液晶分子状態を変化さ
せ透過光量を制御する。保護膜６は、ＴＦＴ１５を外部
汚染等から保護するための保護膜である。また、この保
護膜６は、ソース配線１１とゲート配線５ａの交差部の
層間絶縁膜としても用いる。図３に示した保持容量１６
は、保持容量用配線７と保持容量用絶縁膜８と画素電極
１２により形成される。この保持容量１６によりＴＦＴ
１５側からみた負荷容量を増加させ、液晶に印加される
ＤＣ電圧成分を低減し、残像等の表示特性の問題を軽減
する。また、保持容量用絶縁膜８は、ソース配線１１と
ゲート配線５ａの交差部の層間絶縁膜としても用いる。
ドレイン配線１０は画素電極１２と接続されている。画
素電極部は、ＩＴＯ等の透明導電膜により形成されてお
り、液晶に電圧を印加するとともに、可視光を透過する
役割を持っている。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されている。この時、図３に示したよう
に、ｎ番目のＴＦＴ１５に注目した場合、画素電極１２
はソース配線１１と同一の平面上にあるために、例えば
パターン形成のための写真製版，エッチング工程で何ら
かの不良が発生した場合、画素電極１２が隣のｎ＋１番
目のソース配線１１と短絡し表示欠陥となる恐れがあっ
た。また、コンタクトホール９において、その穴の深さ
は保護膜６の膜厚と保持容量用絶縁膜８の膜厚を加えた
ものとなり厚くなるため、ソースおよびドレイン電極を
形成した場合、コンタクトホール９の端でドレイン配線
１０やソース配線１１の断線が発生しやすかった。さら
に、ドレイン，ソース配線１０，１１として、例えばＡ
ｌを用いたとき、ソース，ドレイン配線１１，１０形成
後に４００℃以上でのアニール処理をドープドＳｉ領域
３とのオーミック特性改善のために行うことは多い。し
かし、４００℃程度以上の温度でアニール処理を行う
と、多結晶Ｓｉ膜２の結晶粒界に存在するダングリング
ボンドをターミネイトし、ＴＦＴ特性を改善する水素化
処理を行っても、Ｓｉ膜中の水素は一般的に放出されて
しまう。このため、水素化処理はソース，ドレイン配線
１１，１０の形成後に行う必要がある。しかし、例えば
保持容量１６を誘電率が高く比較的高い保持容量値を得
やすいＳｉＮ等で形成した場合、ＴＦＴ１５上にもＳｉ
Ｎ膜が残るために、水素化処理がＳｉＮ中の水素の拡散
係数が小さいために保持容量用絶縁膜８形成後にはでき
なくなり、ＴＦＴ特性が水素化処理を行ったものと比べ
良くないといった問題点があった。
上のように構成されている。この時、図３に示したよう
に、ｎ番目のＴＦＴ１５に注目した場合、画素電極１２
はソース配線１１と同一の平面上にあるために、例えば
パターン形成のための写真製版，エッチング工程で何ら
かの不良が発生した場合、画素電極１２が隣のｎ＋１番
目のソース配線１１と短絡し表示欠陥となる恐れがあっ
た。また、コンタクトホール９において、その穴の深さ
は保護膜６の膜厚と保持容量用絶縁膜８の膜厚を加えた
ものとなり厚くなるため、ソースおよびドレイン電極を
形成した場合、コンタクトホール９の端でドレイン配線
１０やソース配線１１の断線が発生しやすかった。さら
に、ドレイン，ソース配線１０，１１として、例えばＡ
ｌを用いたとき、ソース，ドレイン配線１１，１０形成
後に４００℃以上でのアニール処理をドープドＳｉ領域
３とのオーミック特性改善のために行うことは多い。し
かし、４００℃程度以上の温度でアニール処理を行う
と、多結晶Ｓｉ膜２の結晶粒界に存在するダングリング
ボンドをターミネイトし、ＴＦＴ特性を改善する水素化
処理を行っても、Ｓｉ膜中の水素は一般的に放出されて
しまう。このため、水素化処理はソース，ドレイン配線
１１，１０の形成後に行う必要がある。しかし、例えば
保持容量１６を誘電率が高く比較的高い保持容量値を得
やすいＳｉＮ等で形成した場合、ＴＦＴ１５上にもＳｉ
Ｎ膜が残るために、水素化処理がＳｉＮ中の水素の拡散
係数が小さいために保持容量用絶縁膜８形成後にはでき
なくなり、ＴＦＴ特性が水素化処理を行ったものと比べ
良くないといった問題点があった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、配線間短絡による欠陥発生を抑
制するとともに、ソース配線およびドレイン配線の段切
れを少なくして配線欠陥を低減し、かつＴＦＴ作成工程
のできるだけ最終工程に近いプロセスにおいても水素化
処理ができる半導体装置を得ることを目的とする。
ためになされたもので、配線間短絡による欠陥発生を抑
制するとともに、ソース配線およびドレイン配線の段切
れを少なくして配線欠陥を低減し、かつＴＦＴ作成工程
のできるだけ最終工程に近いプロセスにおいても水素化
処理ができる半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明のうち請求項１記
載の発明の半導体装置においては、基板と、この基板上
に形成されたゲート配線およびゲート電極と、ゲート電
極でスイッチング制御された薄膜トランジスタと、少な
くともこの薄膜トランジスタとゲート配線の一部とを覆
う第１の保護膜と、この第１の保護膜上に形成された保
持容量用配線と、少なくともこの保持容量用配線とゲー
ト配線の一部とを覆う保持容量用絶縁膜と、この保持容
量用配線と対向して保持容量用絶縁膜上に形成された画
素電極と、少なくともこの画素電極と上記のゲート配線
の一部とを覆う第２の保護膜と、第１の保護膜に設けら
れた第１のコンタクトホールによって薄膜トランジスタ
に一端が接続され、かつ第２の保護膜に設けられた第２
のコンタクトホールによって画素電極に他端が接続され
たドレイン配線と、第１の保護膜に設けられた第３のコ
ンタクトホールによって上記の薄膜トランジスタに接続
され、かつ第１の保護膜と保持容量用絶縁膜と第２の保
護膜とを介して、ゲート配線の一部に対向するようゲー
ト配線と直交して形成されたソース配線とを備えたもの
である。 このように、請求項１記載の発明は、特に、ゲ
ート配線と保持容量用配線とを異なった層で形成する点
と、ゲート配線とソース配線の間に、第１の保護膜、保
持容量用絶縁膜および第２の保護膜の３つの層を介在さ
せる点を特徴とする。
載の発明の半導体装置においては、基板と、この基板上
に形成されたゲート配線およびゲート電極と、ゲート電
極でスイッチング制御された薄膜トランジスタと、少な
くともこの薄膜トランジスタとゲート配線の一部とを覆
う第１の保護膜と、この第１の保護膜上に形成された保
持容量用配線と、少なくともこの保持容量用配線とゲー
ト配線の一部とを覆う保持容量用絶縁膜と、この保持容
量用配線と対向して保持容量用絶縁膜上に形成された画
素電極と、少なくともこの画素電極と上記のゲート配線
の一部とを覆う第２の保護膜と、第１の保護膜に設けら
れた第１のコンタクトホールによって薄膜トランジスタ
に一端が接続され、かつ第２の保護膜に設けられた第２
のコンタクトホールによって画素電極に他端が接続され
たドレイン配線と、第１の保護膜に設けられた第３のコ
ンタクトホールによって上記の薄膜トランジスタに接続
され、かつ第１の保護膜と保持容量用絶縁膜と第２の保
護膜とを介して、ゲート配線の一部に対向するようゲー
ト配線と直交して形成されたソース配線とを備えたもの
である。 このように、請求項１記載の発明は、特に、ゲ
ート配線と保持容量用配線とを異なった層で形成する点
と、ゲート配線とソース配線の間に、第１の保護膜、保
持容量用絶縁膜および第２の保護膜の３つの層を介在さ
せる点を特徴とする。
【０００７】
【作用】本発明においては、画素電極を第１，第２の保
護膜で、保持容量用配線を第１の保護膜，保持容量絶縁
膜で挟むことによりゲート配線およびソース／ドレイン
配線と異なった平面となっており、写真製版時の不良等
により画素電極および保持容量用配線とゲート配線およ
びソース／ドレイン配線が短絡するのを防いでいる。ま
た、保持容量用絶縁膜および第２の保護膜をソース配線
とゲート配線の少なくとも交差部には残すが、ＴＦＴ上
の少なくとも１部は取り除くとともに、その際多結晶Ｓ
ｉ膜を直接覆う第１の保護膜のＴＦＴ上のコンタクトホ
ールパターンとはパターン位置の少なくとも１部はずら
しているため、ソース／ドレイン配線のコンタクトホー
ル部での段切れを防ぐとともに、保持容量用絶縁膜およ
び第２の保護膜として、例えばＳｉＮのような水素原子
を拡散しにくい材料を用いても、ＴＦＴ作成工程の最終
に近い工程でＴＦＴ特性改善のための水素化処理が可能
となる。
護膜で、保持容量用配線を第１の保護膜，保持容量絶縁
膜で挟むことによりゲート配線およびソース／ドレイン
配線と異なった平面となっており、写真製版時の不良等
により画素電極および保持容量用配線とゲート配線およ
びソース／ドレイン配線が短絡するのを防いでいる。ま
た、保持容量用絶縁膜および第２の保護膜をソース配線
とゲート配線の少なくとも交差部には残すが、ＴＦＴ上
の少なくとも１部は取り除くとともに、その際多結晶Ｓ
ｉ膜を直接覆う第１の保護膜のＴＦＴ上のコンタクトホ
ールパターンとはパターン位置の少なくとも１部はずら
しているため、ソース／ドレイン配線のコンタクトホー
ル部での段切れを防ぐとともに、保持容量用絶縁膜およ
び第２の保護膜として、例えばＳｉＮのような水素原子
を拡散しにくい材料を用いても、ＴＦＴ作成工程の最終
に近い工程でＴＦＴ特性改善のための水素化処理が可能
となる。
【０００８】
（実施例１）以下、本発明の一実施例を図について説明
する。図１において、１はガラスなどを用いた絶縁性基
板、２は多結晶Ｓｉ膜、３はイオン注入法などで作成さ
れた金属／Ｓｉ間のコンタクトを取る不純物をドープし
たドープドＳｉ領域、４は前記多結晶Ｓｉ膜２上に形成
されたゲート絶縁膜、５はこのゲート絶縁膜４上に成膜
されたゲート電極、５ａはこのゲート電極５につながれ
ているゲート配線、６は前記多結晶Ｓｉ膜２，ゲート絶
縁膜４，ゲート電極５で形成された薄膜トランジスタ１
５およびゲート配線５ａとソース配線１１の少なくとも
交差部でゲート配線５ａを覆うように形成された絶縁性
薄膜よりなる第１の保護膜で、ＳｉＯ２ またはＳｉＯ
2 を主成分とする膜が用いられる。７は保持容量用配
線、８は前記ゲート配線５ａとソース配線１１の少なく
とも交差部でゲート配線５ａを覆うとともに、保持容量
１６を形成するために保持容量用配線７上に成膜された
絶縁性薄膜よりなる保持容量用絶縁膜で、Ｔａ2Ｏ5 ，
Ｓｉ3 Ｎ4 ，Ａｌ2 Ｏ3 ，ＴｉＯまたはこれらを主成分
とする膜が用いられる。９は前記ドープドＳｉ領域３上
に第１の保護膜６に穴をあけたコンタクトホール、１０
はドレイン配線、１１はソース配線、１２は前記ドレイ
ン配線１０に接続されている画素電極、１３は前記画素
電極１２を覆うとともに少なくともゲート配線５ａとソ
ース配線１１の交差部にゲート配線５ａを覆うように形
成された第２の保護膜で、Ｔａ2 Ｏ5 ，Ｓｉ3 Ｎ4 ，Ａ
ｌ2 Ｏ3 ，ＴｉＯ，ＳｉＯ2 またはこれらを主成分とす
る膜が用いられる。１４は前記第２の保護膜１３上に形
成されたコンタクトホールである。
する。図１において、１はガラスなどを用いた絶縁性基
板、２は多結晶Ｓｉ膜、３はイオン注入法などで作成さ
れた金属／Ｓｉ間のコンタクトを取る不純物をドープし
たドープドＳｉ領域、４は前記多結晶Ｓｉ膜２上に形成
されたゲート絶縁膜、５はこのゲート絶縁膜４上に成膜
されたゲート電極、５ａはこのゲート電極５につながれ
ているゲート配線、６は前記多結晶Ｓｉ膜２，ゲート絶
縁膜４，ゲート電極５で形成された薄膜トランジスタ１
５およびゲート配線５ａとソース配線１１の少なくとも
交差部でゲート配線５ａを覆うように形成された絶縁性
薄膜よりなる第１の保護膜で、ＳｉＯ２ またはＳｉＯ
2 を主成分とする膜が用いられる。７は保持容量用配
線、８は前記ゲート配線５ａとソース配線１１の少なく
とも交差部でゲート配線５ａを覆うとともに、保持容量
１６を形成するために保持容量用配線７上に成膜された
絶縁性薄膜よりなる保持容量用絶縁膜で、Ｔａ2Ｏ5 ，
Ｓｉ3 Ｎ4 ，Ａｌ2 Ｏ3 ，ＴｉＯまたはこれらを主成分
とする膜が用いられる。９は前記ドープドＳｉ領域３上
に第１の保護膜６に穴をあけたコンタクトホール、１０
はドレイン配線、１１はソース配線、１２は前記ドレイ
ン配線１０に接続されている画素電極、１３は前記画素
電極１２を覆うとともに少なくともゲート配線５ａとソ
ース配線１１の交差部にゲート配線５ａを覆うように形
成された第２の保護膜で、Ｔａ2 Ｏ5 ，Ｓｉ3 Ｎ4 ，Ａ
ｌ2 Ｏ3 ，ＴｉＯ，ＳｉＯ2 またはこれらを主成分とす
る膜が用いられる。１４は前記第２の保護膜１３上に形
成されたコンタクトホールである。
【０００９】次に、動作について説明する。トランジス
タ動作は、ゲート電極５に印加する電圧を変化させるこ
とにより、ゲート絶縁膜４の下部に存在する多結晶Ｓｉ
膜２の内部にかかる電界を変化させ、その結果、ドープ
ドＳｉ領域３およびコンタクトホール９を介しソース配
線１１とドレイン配線１０の間に流れる電流を制御する
ことで実現する。ＴＦＴ１５のドレイン側には、等価回
路においては容量として表現される液晶と保持容量１６
が接続されている。ゲートおよびソース／ドレイン間に
電圧を印加し、ＴＦＴ１５のトランジスタ動作を行わ
せ、スイッチとして働くＴＦＴ１５に流れる電流を制御
し、液晶部への電圧印加を調整して液晶分子状態を変化
させ透過光量を制御する。
タ動作は、ゲート電極５に印加する電圧を変化させるこ
とにより、ゲート絶縁膜４の下部に存在する多結晶Ｓｉ
膜２の内部にかかる電界を変化させ、その結果、ドープ
ドＳｉ領域３およびコンタクトホール９を介しソース配
線１１とドレイン配線１０の間に流れる電流を制御する
ことで実現する。ＴＦＴ１５のドレイン側には、等価回
路においては容量として表現される液晶と保持容量１６
が接続されている。ゲートおよびソース／ドレイン間に
電圧を印加し、ＴＦＴ１５のトランジスタ動作を行わ
せ、スイッチとして働くＴＦＴ１５に流れる電流を制御
し、液晶部への電圧印加を調整して液晶分子状態を変化
させ透過光量を制御する。
【００１０】第１の保護膜６は、ＴＦＴ１５部分を外部
汚染等から保護するための保護膜である。また、この第
１の保護膜６はソース配線１１とゲート配線５ａの交差
部の層間絶縁膜としても用いる。この第１の保護膜６に
よって保持容量用配線７はゲート配線５ａと異なった層
上に形成されることになり、パターニング工程の不良な
どによりゲート配線５ａと保持容量用配線７が短絡する
のを防ぐことができる。
汚染等から保護するための保護膜である。また、この第
１の保護膜６はソース配線１１とゲート配線５ａの交差
部の層間絶縁膜としても用いる。この第１の保護膜６に
よって保持容量用配線７はゲート配線５ａと異なった層
上に形成されることになり、パターニング工程の不良な
どによりゲート配線５ａと保持容量用配線７が短絡する
のを防ぐことができる。
【００１１】図３に示した保持容量１６は、図１の保持
容量用配線７と保持容量用絶縁膜８とＩＴＯ等の透明導
電膜からなる画素電極１２により形成される。この保持
容量１６によりＴＦＴ１５側からみた付加容量を増加さ
せ、液晶に印加されるＤＣ電圧成分を低減し、残像等の
表示特性の問題を軽減する。また、保持容量用絶縁膜８
は、ソース配線１１とゲート配線５ａの交差部の層間絶
縁膜としても用いる。
容量用配線７と保持容量用絶縁膜８とＩＴＯ等の透明導
電膜からなる画素電極１２により形成される。この保持
容量１６によりＴＦＴ１５側からみた付加容量を増加さ
せ、液晶に印加されるＤＣ電圧成分を低減し、残像等の
表示特性の問題を軽減する。また、保持容量用絶縁膜８
は、ソース配線１１とゲート配線５ａの交差部の層間絶
縁膜としても用いる。
【００１２】第２の保護膜１３は、画素電極１２を覆う
ように形成されている。これにより、画素電極１２は、
ソース配線１１と異なった層上に形成されたことにな
り、パターニング工程の不良等により画素電極１２とソ
ース配線１１が短絡することを防ぐことができる。ま
た、この第２の保護膜１３はソース配線１１とゲート配
線５ａの層間絶縁膜としても用いる。ドレイン配線１０
は、コンタクトホール１４を介して画素電極１２と接続
されている。画素電極部は、ＩＴＯ等の透明導電膜によ
り形成されており、液晶に電圧を印加するとともに、可
視光を透過する役割をもっている。
ように形成されている。これにより、画素電極１２は、
ソース配線１１と異なった層上に形成されたことにな
り、パターニング工程の不良等により画素電極１２とソ
ース配線１１が短絡することを防ぐことができる。ま
た、この第２の保護膜１３はソース配線１１とゲート配
線５ａの層間絶縁膜としても用いる。ドレイン配線１０
は、コンタクトホール１４を介して画素電極１２と接続
されている。画素電極部は、ＩＴＯ等の透明導電膜によ
り形成されており、液晶に電圧を印加するとともに、可
視光を透過する役割をもっている。
【００１３】図１に示したように、保持容量用絶縁膜８
および第２の保護膜１３は、ＴＦＴ１５上の少なくとも
１部はそれぞれ下の第１の絶縁膜６と少なくともパター
ンの１部は重ならないようにパターニングし取り除く。
このようにすることにより、ソースおよびドレイン電極
がＴＦＴ１５のドープドＳｉ領域３と接続する際に、そ
れらの絶縁膜端部におけるパターンの断線の不良が発生
する可能性を低減することができる。
および第２の保護膜１３は、ＴＦＴ１５上の少なくとも
１部はそれぞれ下の第１の絶縁膜６と少なくともパター
ンの１部は重ならないようにパターニングし取り除く。
このようにすることにより、ソースおよびドレイン電極
がＴＦＴ１５のドープドＳｉ領域３と接続する際に、そ
れらの絶縁膜端部におけるパターンの断線の不良が発生
する可能性を低減することができる。
【００１４】また、第１の保護膜６として水素が透過し
やすいＳｉＯ2 を用いても、保持容量用絶縁膜８および
第２の保護膜１３として、例えば誘電率が比較的高くデ
バイス作製上は利点のあるＳｉＮなどを用いると、この
膜は水素を透過しにくく、水素で多結晶Ｓｉの結晶粒界
などに存在するダンブリングボンドをターミネイトしＴ
ＦＴ特性を向上させる水素化処理が水素プラズマ等を用
いてできにくい。このため、ＴＦＴ１５上にＳｉＮ等で
できた保持容量用絶縁膜８等が残っている場合は、これ
らの膜成膜前に水素化処理を行う必要があり、かつ水素
は約３００℃を越える温度の熱処理でＳｉとの結合が切
れるので水素化処理後は約３００℃を越える温度の熱処
理がしにくかった。ところが、図１のようにＴＦＴ１５
上の保持容量用絶縁膜８および第２の保護膜１３を取り
除くとソース／ドレイン配線１１，１０形成後の水素化
処理がＴＦＴ１５上に水素を透過しないＳｉＮのような
膜が存在しないため可能となり、ソース／ドレイン配線
１１，１０形成までの熱処理工程の許容温度を広げるこ
とができる。これにより、例えばＡｌでソース／ドレイ
ン配線１１，１０を形成したのちに特性改善のための４
５０℃程度の熱処理を行うことが可能となった。また、
本構造ではゲート配線５ａとソース配線１１の交差部に
おいては、第１の保護膜６，保持容量用絶縁膜８，第２
の保護膜１３が層間絶縁膜として挿入されているため、
両者の短絡を防ぐことができる。
やすいＳｉＯ2 を用いても、保持容量用絶縁膜８および
第２の保護膜１３として、例えば誘電率が比較的高くデ
バイス作製上は利点のあるＳｉＮなどを用いると、この
膜は水素を透過しにくく、水素で多結晶Ｓｉの結晶粒界
などに存在するダンブリングボンドをターミネイトしＴ
ＦＴ特性を向上させる水素化処理が水素プラズマ等を用
いてできにくい。このため、ＴＦＴ１５上にＳｉＮ等で
できた保持容量用絶縁膜８等が残っている場合は、これ
らの膜成膜前に水素化処理を行う必要があり、かつ水素
は約３００℃を越える温度の熱処理でＳｉとの結合が切
れるので水素化処理後は約３００℃を越える温度の熱処
理がしにくかった。ところが、図１のようにＴＦＴ１５
上の保持容量用絶縁膜８および第２の保護膜１３を取り
除くとソース／ドレイン配線１１，１０形成後の水素化
処理がＴＦＴ１５上に水素を透過しないＳｉＮのような
膜が存在しないため可能となり、ソース／ドレイン配線
１１，１０形成までの熱処理工程の許容温度を広げるこ
とができる。これにより、例えばＡｌでソース／ドレイ
ン配線１１，１０を形成したのちに特性改善のための４
５０℃程度の熱処理を行うことが可能となった。また、
本構造ではゲート配線５ａとソース配線１１の交差部に
おいては、第１の保護膜６，保持容量用絶縁膜８，第２
の保護膜１３が層間絶縁膜として挿入されているため、
両者の短絡を防ぐことができる。
【００１５】（実施例２）上記実施例では、ゲート配線
５ａとソース配線１１の交差部は第１の保護膜６，保持
容量用絶縁膜８，第２の保護膜１３のすべてが層間絶縁
膜として挿入されていたが、このうち任意の１つあるい
は２つのみを層間絶縁膜として用いても良い。
５ａとソース配線１１の交差部は第１の保護膜６，保持
容量用絶縁膜８，第２の保護膜１３のすべてが層間絶縁
膜として挿入されていたが、このうち任意の１つあるい
は２つのみを層間絶縁膜として用いても良い。
【００１６】（実施例３）上記実施例では、保持容量用
配線７は第１の保護膜６上にあったが、保持容量用配線
７の下部に第１の保護膜６はなくてもよい。
配線７は第１の保護膜６上にあったが、保持容量用配線
７の下部に第１の保護膜６はなくてもよい。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
画素電極および保持容量用電極を第１，第２の保護膜で
挟むように構成したことにより、ソース配線あるいはゲ
ート配線との短絡を防ぐことができ、高歩留りのＴＦＴ
アレイが得られる。また、ＴＦＴ上の保護膜，保持容量
用絶縁膜を重ならないようにパターニングし取り除いた
ので、水素化処理がＴＦＴ作製プロセスの最終に近い工
程で行うことが可能となり、プロセスの許容温度範囲が
広がるとともに、ソース／ドレイン配線の段切れを低減
することができる。
画素電極および保持容量用電極を第１，第２の保護膜で
挟むように構成したことにより、ソース配線あるいはゲ
ート配線との短絡を防ぐことができ、高歩留りのＴＦＴ
アレイが得られる。また、ＴＦＴ上の保護膜，保持容量
用絶縁膜を重ならないようにパターニングし取り除いた
ので、水素化処理がＴＦＴ作製プロセスの最終に近い工
程で行うことが可能となり、プロセスの許容温度範囲が
広がるとともに、ソース／ドレイン配線の段切れを低減
することができる。
【図１】本発明の半導体装置の一実施例を示す要部の断
面図である。
面図である。
【図２】従来の半導体装置を示す要部の断面図である。
【図３】アクティブマトリックス基板の構成を説明する
ための平面図である。
ための平面図である。
１ 絶縁性基板 ２ 多結晶Ｓｉ膜 ３ ドープドＳｉ領域 ４ ゲート絶縁膜 ５ ゲート電極 ５ａ ゲート配線 ６ 第１の保護膜 ７ 保持容量用配線 ８ 保持容量用絶縁膜 ９ コンタクトホール １０ ドレイン配線 １１ ソース配線 １２ 画素電極 １３ 第２の保護膜 １４ コンタクトホール １５ 薄膜トランジスタ １６ 保持容量
フロントページの続き (56)参考文献 特開 平１−274116（ＪＰ，Ａ) 特開 平４−348324（ＪＰ，Ａ) 特開 平２−100024（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500
Claims (7)
- 【請求項１】 基板と、前記基板上に形成されたゲート
配線およびゲート電極と、前記ゲート電極でスイッチン
グ制御された薄膜トランジスタと、少なくとも前記薄膜
トランジスタと前記ゲート配線の一部とを覆う第１の保
護膜と、前記第１の保護膜上に形成された保持容量用配
線と、少なくとも前記保持容量用配線と前記ゲート配線
の一部とを覆う保持容量用絶縁膜と、前記保持容量用配
線と対向して前記保持容量用絶縁膜上に形成された画素
電極と、少なくとも前記画素電極と前記ゲート配線の一
部とを覆う第２の保護膜と、前記第１の保護膜に設けら
れた第１のコンタクトホールによって前記薄膜トランジ
スタに一端が接続され、かつ前記第２の保護膜に設けら
れた第２のコンタクトホールによって前記画素電極に他
端が接続されたドレイン配線と、前記第１の保護膜に設
けられた第３のコンタクトホールによって前記薄膜トラ
ンジスタに接続され、かつ前記第１の保護膜と前記保持
容量用絶縁膜と前記第２の保護膜とを介して、前記ゲー
ト配線の一部に対向するよう前記ゲート配線と直交して
形成されたソース配線とを備えた半導体装置。 - 【請求項２】 前記薄膜トランジスタが多結晶Ｓｉ膜を
有することを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極と前記薄膜トランジスタ
の間にはゲート絶縁膜が設けられており、前記ゲート絶
縁膜と前記保持容量用絶縁膜とが異なった層に形成され
ていることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記薄膜トランジスタ上に前記第１の保
護膜のみ覆うことを特徴とする請求項２に記載の半導体
装置。 - 【請求項５】 前記第１の保護膜はＳｉＯ 2 分子構造を
有することを特徴とする請求項４に記載の半導体装置。 - 【請求項６】 前記第１のコンタクトホールの近傍およ
び前記第２のコンタクトホールの近傍において前記第１
の保護膜の一部と重ならないよう、前記保持容量用絶縁
膜を前記第１の保護膜に対してずらして、前記保持容量
用絶縁膜を前記第１の保護膜上に設けることを特徴とす
る請求項４に記載の半導体装置。 - 【請求項７】 前記第１のコンタクトホールの近傍およ
び前記第２のコ ンタクトホールの近傍において前記第２
の保護膜を前記保持容量用絶縁膜に対してずらしたこと
を特徴とする請求項６に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16414091A JP2864794B2 (ja) | 1991-07-04 | 1991-07-04 | 半導体装置 |
| US08/231,774 US5414278A (en) | 1991-07-04 | 1994-04-25 | Active matrix liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16414091A JP2864794B2 (ja) | 1991-07-04 | 1991-07-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0511271A JPH0511271A (ja) | 1993-01-19 |
| JP2864794B2 true JP2864794B2 (ja) | 1999-03-08 |
Family
ID=15787513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16414091A Expired - Fee Related JP2864794B2 (ja) | 1991-07-04 | 1991-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864794B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583471B1 (en) * | 1999-06-02 | 2003-06-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having first and second insulating films |
| CN1420515A (zh) * | 2001-11-21 | 2003-05-28 | 株式会社日立制作所 | 缓冲型气体断路器 |
-
1991
- 1991-07-04 JP JP16414091A patent/JP2864794B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0511271A (ja) | 1993-01-19 |
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|---|---|---|---|
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