JP2863763B2 - データ抽出装置 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は、高データ転送速度（high data rate）の通
信リンクにおいて、クロック信号を抽出するための位相
ロック式ループ回路に関するものである。
信リンクにおいて、クロック信号を抽出するための位相
ロック式ループ回路に関するものである。
［発明の技術的背景及びその問題点］ 入力データストリームからクロック信号を抽出するた
め、データ通信リンクの受信器には、位相ロック式ルー
プ（PLL）が利用されている。従って本質的にジッタの
ないクロック信号を利用して、まず、入力データストリ
ームのサンプリングを行ない、次に、その再生を行な
う。この結果、送信チャネルの帯域幅の制限とノイズと
によって入力データ上に導入されるタイミングジッタの
ない、データストリームの再生が可能になる。
め、データ通信リンクの受信器には、位相ロック式ルー
プ（PLL）が利用されている。従って本質的にジッタの
ないクロック信号を利用して、まず、入力データストリ
ームのサンプリングを行ない、次に、その再生を行な
う。この結果、送信チャネルの帯域幅の制限とノイズと
によって入力データ上に導入されるタイミングジッタの
ない、データストリームの再生が可能になる。
位相ロック式ループは、普通、入力ビットストリーム
の位相と局部的に発生するクロックの位相とを比較する
位相検出器、位相検出器の出力信号を平滑にする低域通
過フィルター、及び、局部クロック信号を発生し、低域
通過フィルターの出力電圧による周波数制御を受ける電
圧制御式オシレータ（VCO）から構成される。
の位相と局部的に発生するクロックの位相とを比較する
位相検出器、位相検出器の出力信号を平滑にする低域通
過フィルター、及び、局部クロック信号を発生し、低域
通過フィルターの出力電圧による周波数制御を受ける電
圧制御式オシレータ（VCO）から構成される。
入力データのS/N比（SNR）に関する要件を最小限にと
どめて、入力データのタイミングを正確にとり直すた
め、局部クロック信号による入力データのサンプリング
は、通常、信号の振幅が最大になる、各連続ビット時間
間隔（ビット転送率分の１）の中心にできるだけ近接し
て行なわねばならない。第1a図〜第1c図に示すように、
第1a図に示すデータストリームは、通信リンクを介して
送られるが、受信信号は、ノイズと帯域幅の制限のた
め、第1b図に示すような形で得られることになる。第1b
図からの受信信号は、検出されて、第1a図の所望のデー
タストリームを精確に表わす第1c図の再生データストリ
ームを供給するのに用いられる。第1b図に示すように、
受信パルスは、送信されるビット時間間隔の中心近くに
そのピークがくる傾向にある。位相ロック式ループは、
ロック時、入力ビットストリームと局部的に生じるクロ
ックとの一定した位相関係を保証する。ただし、ビット
時間間隔に対するサンプリングの瞬間の実際位置は、位
相検出器によって強要されたときの、入力データに対す
るクロックの位相、及び、サンプリング回路の動作によ
って決まる、クロックに対するサンプリングの瞬間の位
相によって決まる。
どめて、入力データのタイミングを正確にとり直すた
め、局部クロック信号による入力データのサンプリング
は、通常、信号の振幅が最大になる、各連続ビット時間
間隔（ビット転送率分の１）の中心にできるだけ近接し
て行なわねばならない。第1a図〜第1c図に示すように、
第1a図に示すデータストリームは、通信リンクを介して
送られるが、受信信号は、ノイズと帯域幅の制限のた
め、第1b図に示すような形で得られることになる。第1b
図からの受信信号は、検出されて、第1a図の所望のデー
タストリームを精確に表わす第1c図の再生データストリ
ームを供給するのに用いられる。第1b図に示すように、
受信パルスは、送信されるビット時間間隔の中心近くに
そのピークがくる傾向にある。位相ロック式ループは、
ロック時、入力ビットストリームと局部的に生じるクロ
ックとの一定した位相関係を保証する。ただし、ビット
時間間隔に対するサンプリングの瞬間の実際位置は、位
相検出器によって強要されたときの、入力データに対す
るクロックの位相、及び、サンプリング回路の動作によ
って決まる、クロックに対するサンプリングの瞬間の位
相によって決まる。
低ビット転送速度の通信リンクの場合、各ビット時間
間隔の持続時間は、デジタル回路要素の寄生伝搬遅延時
間（またはその変動）を大幅に超える。従って、設計に
より、サンプリングの瞬間がビット時間セルの中心に設
定されている場合、温度、供給電圧の変動、及び、時間
にわたって、ほぼそこにとどまることになる。しかし、
ギガビット転送速度のリンクの場合には、デジタル回路
要素の伝搬遅延及びその変動は、ビット時間間隔の接続
時間、すなわち、１チャネルおきに、１ギガビットにつ
いて１ナノ秒にほぼ匹敵することになる。従って、ビッ
ト時間間隔に対するサンプリングの瞬間の位置へのこう
した伝搬による遅延の影響を排除するのが、最も重要で
ある。
間隔の持続時間は、デジタル回路要素の寄生伝搬遅延時
間（またはその変動）を大幅に超える。従って、設計に
より、サンプリングの瞬間がビット時間セルの中心に設
定されている場合、温度、供給電圧の変動、及び、時間
にわたって、ほぼそこにとどまることになる。しかし、
ギガビット転送速度のリンクの場合には、デジタル回路
要素の伝搬遅延及びその変動は、ビット時間間隔の接続
時間、すなわち、１チャネルおきに、１ギガビットにつ
いて１ナノ秒にほぼ匹敵することになる。従って、ビッ
ト時間間隔に対するサンプリングの瞬間の位置へのこう
した伝搬による遅延の影響を排除するのが、最も重要で
ある。
これは、伝搬の遅延のトラッキングに関する同一のト
ポロジー及び信頼性を有する２つの緊密に整合した回路
によって位相検出器及びサンプリング回路を実現するこ
とにより可能にするのが最良である。高データ転送速度
の通信リンクにおけるクロック回復システムに用いられ
る、こうした先行技術によるPLL回路の例が、例えば、1
982年６月24日のElectronics Letters第18巻第13号、54
7〜548頁に掲載された、Bentland他による“Clock Reco
very for a 5 Gbit/s Fibre Optic System"、及び、198
5年12月のIEEE Transactions on Electron Devices第ED
−32巻第12号に掲載された、C.Hoggeによる“A Self−C
orrecting Clock Recovery Circuit"に見受けられる。B
entlandが解説した回路の場合、送信データは、それぞ
れのフレームが、ゼロ復帰（RZ）フォーマットの50ビッ
トから成る連続フレームにグループ化される。ビット
は、パルスとして送信され、各フレームの最初のビット
は、専らフレームの開始のマーキングにだけ振り当てら
れ、他の情報は含んでいない。データ通信の開始前に
（すわなち、リンクのパワーアップ時）、いわゆるトレ
ーニングシーケンスが送信される。トレーニングシーケ
ンスは、この基準パルスのみで構成され、フレーム内の
他合の全てのビットは、ゼロにセットされる（すなわ
ち、無パルス）。受信の終了時に、位相ロック式ループ
によって、フレーム転送速度で、すなわち、ビット転送
速度の1/50でクロックを発生し、このクロックは、入力
基準パルスストリームに位相ロックされる。ロックが行
なわれると、データ送信が開始する。各フレームにおけ
る基準パルスの存在によって、ロックの接続が保証され
るので、これにより、ビット転送速度だけでなくフレー
ム転送速度についてもクロックを導き出すことが可能に
なる。Bentland他によって解説された構成では、位相検
出器には、遅延線が含まれており、ビット時間間隔内に
おけるサンプリングポイントの位置は、その遅延によっ
て決まる。この結果、望ましくない遅延線の調整や、時
間に対する再調整が必要になる。さらに、Bentlandの構
成で用いられているRZフォーマットは、非ゼロ復帰（NR
Z）フォーマットに比べて、所定のビット転送速度の場
合、２倍のリンク帯域幅が必要になる。
ポロジー及び信頼性を有する２つの緊密に整合した回路
によって位相検出器及びサンプリング回路を実現するこ
とにより可能にするのが最良である。高データ転送速度
の通信リンクにおけるクロック回復システムに用いられ
る、こうした先行技術によるPLL回路の例が、例えば、1
982年６月24日のElectronics Letters第18巻第13号、54
7〜548頁に掲載された、Bentland他による“Clock Reco
very for a 5 Gbit/s Fibre Optic System"、及び、198
5年12月のIEEE Transactions on Electron Devices第ED
−32巻第12号に掲載された、C.Hoggeによる“A Self−C
orrecting Clock Recovery Circuit"に見受けられる。B
entlandが解説した回路の場合、送信データは、それぞ
れのフレームが、ゼロ復帰（RZ）フォーマットの50ビッ
トから成る連続フレームにグループ化される。ビット
は、パルスとして送信され、各フレームの最初のビット
は、専らフレームの開始のマーキングにだけ振り当てら
れ、他の情報は含んでいない。データ通信の開始前に
（すわなち、リンクのパワーアップ時）、いわゆるトレ
ーニングシーケンスが送信される。トレーニングシーケ
ンスは、この基準パルスのみで構成され、フレーム内の
他合の全てのビットは、ゼロにセットされる（すなわ
ち、無パルス）。受信の終了時に、位相ロック式ループ
によって、フレーム転送速度で、すなわち、ビット転送
速度の1/50でクロックを発生し、このクロックは、入力
基準パルスストリームに位相ロックされる。ロックが行
なわれると、データ送信が開始する。各フレームにおけ
る基準パルスの存在によって、ロックの接続が保証され
るので、これにより、ビット転送速度だけでなくフレー
ム転送速度についてもクロックを導き出すことが可能に
なる。Bentland他によって解説された構成では、位相検
出器には、遅延線が含まれており、ビット時間間隔内に
おけるサンプリングポイントの位置は、その遅延によっ
て決まる。この結果、望ましくない遅延線の調整や、時
間に対する再調整が必要になる。さらに、Bentlandの構
成で用いられているRZフォーマットは、非ゼロ復帰（NR
Z）フォーマットに比べて、所定のビット転送速度の場
合、２倍のリンク帯域幅が必要になる。
［発明の目的］ 本発明は高速データ転送の通信リンクにおいて、デジ
タルデータストリームからクロック信号を抽出するため
の装置及び方法を提供することを目的とする。
タルデータストリームからクロック信号を抽出するため
の装置及び方法を提供することを目的とする。
［発明の概要］ 例えば、データ通信リンクの受信器によって受信され
るような、デジタルデータストリームからクロック信号
を抽出するための一群のロック式ループ回路及びその方
法についての教示がなされる。本発明の回路は、デジタ
ル回路の伝搬遅延が、ビット時間間隔の接続時間に匹敵
する、従って、クロック抽出及びデータサンプリング回
路のトポロジーを慎重に整合させる必要があるギガビッ
ト転送速度のリンクにおいて特に有効である。本発明の
いくつかの実施例には、本発明を入力データ転送速度と
受信器のVCOの自走周波数との分別差が大きい状況で用
いるのに適合させる周波数検出器が含まれている。この
ような場合は、入力データ転送速度と受信器のVCOの周
波数の両方が、水晶または表面弾性波装置といった精密
素子によって制御されない場合である。
るような、デジタルデータストリームからクロック信号
を抽出するための一群のロック式ループ回路及びその方
法についての教示がなされる。本発明の回路は、デジタ
ル回路の伝搬遅延が、ビット時間間隔の接続時間に匹敵
する、従って、クロック抽出及びデータサンプリング回
路のトポロジーを慎重に整合させる必要があるギガビッ
ト転送速度のリンクにおいて特に有効である。本発明の
いくつかの実施例には、本発明を入力データ転送速度と
受信器のVCOの自走周波数との分別差が大きい状況で用
いるのに適合させる周波数検出器が含まれている。この
ような場合は、入力データ転送速度と受信器のVCOの周
波数の両方が、水晶または表面弾性波装置といった精密
素子によって制御されない場合である。
本発明によれば、フレームは、例えば、NRZのフォー
マットによるデータビットを備えた、20ビットの時間間
隔で構成される。フレームは、例えば、100MHzのフレー
ム転送速度で順次送り出される。データビットは、フレ
ーム毎のビット時間間隔の数にフレーム転送速度をかけ
たものに等しいビット転送速度で送信される。各フレー
ムに、20ビットの時間間隔が含まれており、フレーム転
送速度が100MHzに等しい実施例の場合、ビット転送速度
は、2000MHzに等しい。フレームの開始は、Bentlandの
場合におけるようなパルスではなく、選択された極性の
基準遷移によって（今後は“マスター遷移”と称す
る）、マーキングが施される。第2a図に示すマスター遷
移は、正であり、常に論理ゼロ（always a logic zer
o）を有するビット時間間隔（第2a図のＡ）を常に論理
１を有するビット時間間隔（第2a図のＢ）から分離す
る。マスター遷移を形成する、対をなすビット時間間隔
の間に位置する全てのビット時間間隔に、データ送信が
行なわれる。
マットによるデータビットを備えた、20ビットの時間間
隔で構成される。フレームは、例えば、100MHzのフレー
ム転送速度で順次送り出される。データビットは、フレ
ーム毎のビット時間間隔の数にフレーム転送速度をかけ
たものに等しいビット転送速度で送信される。各フレー
ムに、20ビットの時間間隔が含まれており、フレーム転
送速度が100MHzに等しい実施例の場合、ビット転送速度
は、2000MHzに等しい。フレームの開始は、Bentlandの
場合におけるようなパルスではなく、選択された極性の
基準遷移によって（今後は“マスター遷移”と称す
る）、マーキングが施される。第2a図に示すマスター遷
移は、正であり、常に論理ゼロ（always a logic zer
o）を有するビット時間間隔（第2a図のＡ）を常に論理
１を有するビット時間間隔（第2a図のＢ）から分離す
る。マスター遷移を形成する、対をなすビット時間間隔
の間に位置する全てのビット時間間隔に、データ送信が
行なわれる。
データ通信の開始前に（すなわち、リンクのパワーア
ップ時に）、トレーニングシーケンスが送信される。ト
レーニングシーケンスは、例えば、各フレーム毎に、論
理ゼロの10ビットの時間間隔、これに続く、論理１の10
ビットの時間間隔、これにより生じる単一の正の遷移
（フレーム開始時におけるマスター遷移）、及び、単一
の負の遷移から構成される（第2e図参照）。受信終了時
には、位相ロック式ループによって、フレーム周波数の
クロック信号が発生され、それがトレーニングシーケン
スにおけるマスター遷移にロックされる。ロックが行な
われると、データ送信は、フレーム当たり、より多くの
遷移を作り始める。一方、フレーム転移速度でのマスタ
ー遷移が引続き存在することによって、ループのロック
が引続き保証されることになる。
ップ時に）、トレーニングシーケンスが送信される。ト
レーニングシーケンスは、例えば、各フレーム毎に、論
理ゼロの10ビットの時間間隔、これに続く、論理１の10
ビットの時間間隔、これにより生じる単一の正の遷移
（フレーム開始時におけるマスター遷移）、及び、単一
の負の遷移から構成される（第2e図参照）。受信終了時
には、位相ロック式ループによって、フレーム周波数の
クロック信号が発生され、それがトレーニングシーケン
スにおけるマスター遷移にロックされる。ロックが行な
われると、データ送信は、フレーム当たり、より多くの
遷移を作り始める。一方、フレーム転移速度でのマスタ
ー遷移が引続き存在することによって、ループのロック
が引続き保証されることになる。
［発明の実施例］ 第１の実施例 第20a図のブロック図には、本発明の第１の実施例が
示されている。第20a図に示すように、データ回復回路3
00は、入力リード線301によって、ノイズと帯域幅の制
限とによる偏差を含む入力データを受信する。この入力
データは、それぞれ、Ｄフリップフロップから成る位相
検出器302とサンプリング回路303とのＤ入力リード線に
加えられる。電圧制御式オシレータ（VCO）305によっ
て、ビット転送速度に等しい周波数を有する、ほぼ対称
の（50％のデューティ・サイクル）波形をなすクロック
信号が発生される。このVCOクロック信号は、分相器307
に加えられ、ここから、一方の極性のVCOクロック（第2
b図）が、20:1の分周器306のクロック入力リード線に供
給され、もう一方の極性のVCOクロック（第2c図）が、
サンプラー303のクロック入力リード線に供給される。
分周器306及びサンプラー303のフリップフロップは、両
方とも、正のエッジでトリガーされ、セットアップ時間
がゼロであると仮定して、第2b図及び第2c図に、両方の
クロック波形が示されている。分周器306の201の分周比
は、20ビットの時間間隔からなるフレームに対応する。
分周器306の出力は、フレーム転送速度に等しい周波数
を備えた信号である。分周器306からの出力信号（第2d
図）は、位相検出器302の刻時を行なう。フレーム転送
速度で位相検出器302の刻時を行なうことによって、該
検出器は20番目のビット時間間隔毎に応答し、その応答
を20ビットの時間間隔にわたって、すなわち、フレーム
の接続時間にわたって保持することになる。第20a図の
実施例が適性に働くためには（すなわち、ビット時間間
隔の中心におけるデータのサンプリングを保証するに
は）、20:1の分周器306は、そのクロック入力から出力
への伝搬遅延が、ビット時間間隔に比べて無視できるほ
どわずかか、あるいは、ビット時間間隔の整数倍にちょ
うど等しくなければならない。あるいは、分周器306の
伝搬遅延は、サンプラー303のクロックラインに挿入さ
れる伝搬遅延の整合及びトラッキング素子によって補償
されなければならない。これは、ギガビットの転送速度
のリンクでは実現が困難であり、従って、第20b図に、
より実現しやすい実施例が示されている。
示されている。第20a図に示すように、データ回復回路3
00は、入力リード線301によって、ノイズと帯域幅の制
限とによる偏差を含む入力データを受信する。この入力
データは、それぞれ、Ｄフリップフロップから成る位相
検出器302とサンプリング回路303とのＤ入力リード線に
加えられる。電圧制御式オシレータ（VCO）305によっ
て、ビット転送速度に等しい周波数を有する、ほぼ対称
の（50％のデューティ・サイクル）波形をなすクロック
信号が発生される。このVCOクロック信号は、分相器307
に加えられ、ここから、一方の極性のVCOクロック（第2
b図）が、20:1の分周器306のクロック入力リード線に供
給され、もう一方の極性のVCOクロック（第2c図）が、
サンプラー303のクロック入力リード線に供給される。
分周器306及びサンプラー303のフリップフロップは、両
方とも、正のエッジでトリガーされ、セットアップ時間
がゼロであると仮定して、第2b図及び第2c図に、両方の
クロック波形が示されている。分周器306の201の分周比
は、20ビットの時間間隔からなるフレームに対応する。
分周器306の出力は、フレーム転送速度に等しい周波数
を備えた信号である。分周器306からの出力信号（第2d
図）は、位相検出器302の刻時を行なう。フレーム転送
速度で位相検出器302の刻時を行なうことによって、該
検出器は20番目のビット時間間隔毎に応答し、その応答
を20ビットの時間間隔にわたって、すなわち、フレーム
の接続時間にわたって保持することになる。第20a図の
実施例が適性に働くためには（すなわち、ビット時間間
隔の中心におけるデータのサンプリングを保証するに
は）、20:1の分周器306は、そのクロック入力から出力
への伝搬遅延が、ビット時間間隔に比べて無視できるほ
どわずかか、あるいは、ビット時間間隔の整数倍にちょ
うど等しくなければならない。あるいは、分周器306の
伝搬遅延は、サンプラー303のクロックラインに挿入さ
れる伝搬遅延の整合及びトラッキング素子によって補償
されなければならない。これは、ギガビットの転送速度
のリンクでは実現が困難であり、従って、第20b図に、
より実現しやすい実施例が示されている。
第20b図の場合、クロック入力位相検出器302は、分周
器306によって供給される整数分の代わりに、直接、VCO
のクロック信号（第2b図）を受信する。第20b図の場
合、分周器306からの出力信号は、例えば、そのＤ入力
リード線が位相検出器302のＱ出力リード線に接続され
ているＤフリップフロップから形成されるセレクタ304
の刻時を行なう。セレクタ304は、位相検出器302（ビッ
ト転送速度で刻時される）のＱ出力リード線から20番目
毎のビット時間間隔に対する応答だけをピックアップ
し、その応答を20ビットの時間間隔にわたって、すなわ
ち、フレームの接続時間にわたって保持する。分周器30
6からの出力信号によって位相検出器302の刻時を直接行
ない、セレクタ304を省略するのとは対照的に、この構
成の場合、位相検出器302の刻時とサンプラー303の刻時
とのタイミング関係が、分周器306の伝搬遅延とは無関
係になる。分周器306の伝搬遅延が、１ビットの時間間
隔を超える場合、第20b図に示す構成であっても、この
伝搬遅延によって、選択したビットの位相が、１ビット
の時間間隔だけ飛び越し、誤った情報を選択することに
なる。ロックがすんでからこれが生じると、ロックが解
除される。
器306によって供給される整数分の代わりに、直接、VCO
のクロック信号（第2b図）を受信する。第20b図の場
合、分周器306からの出力信号は、例えば、そのＤ入力
リード線が位相検出器302のＱ出力リード線に接続され
ているＤフリップフロップから形成されるセレクタ304
の刻時を行なう。セレクタ304は、位相検出器302（ビッ
ト転送速度で刻時される）のＱ出力リード線から20番目
毎のビット時間間隔に対する応答だけをピックアップ
し、その応答を20ビットの時間間隔にわたって、すなわ
ち、フレームの接続時間にわたって保持する。分周器30
6からの出力信号によって位相検出器302の刻時を直接行
ない、セレクタ304を省略するのとは対照的に、この構
成の場合、位相検出器302の刻時とサンプラー303の刻時
とのタイミング関係が、分周器306の伝搬遅延とは無関
係になる。分周器306の伝搬遅延が、１ビットの時間間
隔を超える場合、第20b図に示す構成であっても、この
伝搬遅延によって、選択したビットの位相が、１ビット
の時間間隔だけ飛び越し、誤った情報を選択することに
なる。ロックがすんでからこれが生じると、ロックが解
除される。
この状況については、第3a図〜第3f図のタイミング図
に関連して述べることが可能になる。第3a図には、第2a
図と同様に、マスター遷移と複数のデータビットを有す
るフレームが示されている。第3b図には、位相検出器の
フリップフロップ302のクロック信号が示されており、
位相検出器のフリップフロップ302は、クロック信号の
正のエッジによってトリガーされる。第3a図及び第3b図
に描かれているように、クロック信号は、早めである、
すなわち、遷移の直前に、全てのデータビット及びマス
ター遷移の刻時が行なわれることになる。クロック信号
が少し早めであるため、マスター遷移に続くクロック期
間における、第3c図に示す位相検出器のフリップフロッ
プ302からの出力信号は、第3c図のポイントＣで示すよ
うに、低くなる。この低レベル信号には、そのクロック
が早すぎる旨の情報が含まれており、この情報は、さら
に詳細に後述するように、VCOを適正に制御するため、
全フレームにわたって、回路の残りの部分によって保持
されねばならない。逆に、クロック信号が遅すぎる、す
なわち、マスター遷移の直後にクロック信号の遷移が生
じる場合、マスター遷移に続くクロック期間における位
相検出器302の出力信号は、高くなる。第3d図には、サ
ンプラー303に加えられるクロック信号が示されている
が、これは、位相検出器302及び分周器306に加えられる
クロックの反転形である。第3e図には、そのクロックの
20番目の遷移毎に、それに続いて正の遷移を生じること
になる、分周器306の出力信号が示されている。この正
の遷移は、第3d図に示すように、20:1分周器の遅延時間
だけ、遅れることになる。分周器306からの出力信号
は、セレクタ304に加えられるが、該セレクタは、本実
施例の場合、分周器306からの出力信号の正の遷移時に
刻時される。セレクタ304は、刻時されると、第3c図の
Ｅで表示の瞬間に位相検出器302からの出力信号を選択
する。セレクタ304は、さらに、後述する20クロックサ
イクルにわたって、このレベルを保持する。分周器306
の伝搬遅延が、１クロックサイクルより長ければ、瞬間
Ｅは、第3c図の右に移行し、マクター遷移に続く遷移の
後で生じるため、セレクタ304は、間違った情報を選択
することになる。
に関連して述べることが可能になる。第3a図には、第2a
図と同様に、マスター遷移と複数のデータビットを有す
るフレームが示されている。第3b図には、位相検出器の
フリップフロップ302のクロック信号が示されており、
位相検出器のフリップフロップ302は、クロック信号の
正のエッジによってトリガーされる。第3a図及び第3b図
に描かれているように、クロック信号は、早めである、
すなわち、遷移の直前に、全てのデータビット及びマス
ター遷移の刻時が行なわれることになる。クロック信号
が少し早めであるため、マスター遷移に続くクロック期
間における、第3c図に示す位相検出器のフリップフロッ
プ302からの出力信号は、第3c図のポイントＣで示すよ
うに、低くなる。この低レベル信号には、そのクロック
が早すぎる旨の情報が含まれており、この情報は、さら
に詳細に後述するように、VCOを適正に制御するため、
全フレームにわたって、回路の残りの部分によって保持
されねばならない。逆に、クロック信号が遅すぎる、す
なわち、マスター遷移の直後にクロック信号の遷移が生
じる場合、マスター遷移に続くクロック期間における位
相検出器302の出力信号は、高くなる。第3d図には、サ
ンプラー303に加えられるクロック信号が示されている
が、これは、位相検出器302及び分周器306に加えられる
クロックの反転形である。第3e図には、そのクロックの
20番目の遷移毎に、それに続いて正の遷移を生じること
になる、分周器306の出力信号が示されている。この正
の遷移は、第3d図に示すように、20:1分周器の遅延時間
だけ、遅れることになる。分周器306からの出力信号
は、セレクタ304に加えられるが、該セレクタは、本実
施例の場合、分周器306からの出力信号の正の遷移時に
刻時される。セレクタ304は、刻時されると、第3c図の
Ｅで表示の瞬間に位相検出器302からの出力信号を選択
する。セレクタ304は、さらに、後述する20クロックサ
イクルにわたって、このレベルを保持する。分周器306
の伝搬遅延が、１クロックサイクルより長ければ、瞬間
Ｅは、第3c図の右に移行し、マクター遷移に続く遷移の
後で生じるため、セレクタ304は、間違った情報を選択
することになる。
この問題を解決するため、分周器306は、例えば、第
４図の実施例に示すようにカスケード接続された4:1分
周器306−１及び5:1分周器306−２のように、２つの分
周器で構成することができる。この実施例の場合、第20
b図のセレクタ304の代わりに、２つのセレクタ304−１
及び304−２が用いられるが、これらも、やはり、Ｄフ
リップフロップで構成可能である。セレクタ304−１
は、4:1分周器306−１によって刻時されて、位相検出器
302の４番目毎のＱ出力信号を選択し、選択した信号を
４ビットの時間間隔にわたって保持する。4:1分周器の
伝搬遅延は、20:1分周器の伝搬遅延よりはるかに少なく
することが可能であり、従って、セレクタ304によって
正しいレベルをピックアップするのが、すなわち、マス
ター遷移に続く遷移の前に、第3c図におけるポイントＥ
が生じるようにするのが、はるかに容易に保証できるこ
とになる。セレクタ304−２は、5:1分周器306−２によ
って刻時され、セレクタ304−１の５番目毎の出力信号
（位相検出器302の20番目毎の出力に対応する）を選択
し、この選択された信号を20ビットの時間間隔にわたっ
て保持する。セレクタ304−１は、４ビットの時間間隔
にわたってその出力信号を保持するので、5:1分周器306
−２の伝搬遅延は、この場合、選択エラーの恐れを伴う
ことなく、ほぼ４ビットの時間間隔まで拡大することが
できる。
４図の実施例に示すようにカスケード接続された4:1分
周器306−１及び5:1分周器306−２のように、２つの分
周器で構成することができる。この実施例の場合、第20
b図のセレクタ304の代わりに、２つのセレクタ304−１
及び304−２が用いられるが、これらも、やはり、Ｄフ
リップフロップで構成可能である。セレクタ304−１
は、4:1分周器306−１によって刻時されて、位相検出器
302の４番目毎のＱ出力信号を選択し、選択した信号を
４ビットの時間間隔にわたって保持する。4:1分周器の
伝搬遅延は、20:1分周器の伝搬遅延よりはるかに少なく
することが可能であり、従って、セレクタ304によって
正しいレベルをピックアップするのが、すなわち、マス
ター遷移に続く遷移の前に、第3c図におけるポイントＥ
が生じるようにするのが、はるかに容易に保証できるこ
とになる。セレクタ304−２は、5:1分周器306−２によ
って刻時され、セレクタ304−１の５番目毎の出力信号
（位相検出器302の20番目毎の出力に対応する）を選択
し、この選択された信号を20ビットの時間間隔にわたっ
て保持する。セレクタ304−１は、４ビットの時間間隔
にわたってその出力信号を保持するので、5:1分周器306
−２の伝搬遅延は、この場合、選択エラーの恐れを伴う
ことなく、ほぼ４ビットの時間間隔まで拡大することが
できる。
第2a図に示すフレームは、リード線301（第20a図及び
第20b図）で受信され、位相検出器302及びサンプラー30
3のＤ入力リード線に加えられる。前述のように、各フ
レームは、フレームの開始を表わすマスター遷移と、フ
レーム内の一連のデータビットから構成される。以下の
説明は、第2a図に加え、第2b図及び第４図にも等しく関
係するものである。簡単にすますため、第20b図だけを
参照することにする。セレクタ304は、いくつかの連続
したフレームにおいて、マスター遷移の直前に生じる、
すなわち、第2a図の領域Ａにおいて生じるクロックのエ
ッジに対する位相検出器302の応答を選択するものと仮
定する。結果として、セレクタ304からの出力信号は、
これら連続したフレームの持続時間にわたって論理ゼロ
になる。対称的に、選択したクロックのエッジが、マス
ター遷移の後、すなわち、第2a図の領域Ｂにおいて生じ
る場合には、セレクタ304の出力信号は、これらフレー
ムの接続時間にわたって論理１になる。
第20b図）で受信され、位相検出器302及びサンプラー30
3のＤ入力リード線に加えられる。前述のように、各フ
レームは、フレームの開始を表わすマスター遷移と、フ
レーム内の一連のデータビットから構成される。以下の
説明は、第2a図に加え、第2b図及び第４図にも等しく関
係するものである。簡単にすますため、第20b図だけを
参照することにする。セレクタ304は、いくつかの連続
したフレームにおいて、マスター遷移の直前に生じる、
すなわち、第2a図の領域Ａにおいて生じるクロックのエ
ッジに対する位相検出器302の応答を選択するものと仮
定する。結果として、セレクタ304からの出力信号は、
これら連続したフレームの持続時間にわたって論理ゼロ
になる。対称的に、選択したクロックのエッジが、マス
ター遷移の後、すなわち、第2a図の領域Ｂにおいて生じ
る場合には、セレクタ304の出力信号は、これらフレー
ムの接続時間にわたって論理１になる。
第20b図の実施例の場合、セレクタ304からの出力信号
は、低域通過フィルターを利用しないで、VCOの周波数
に直接制御を加える。第2a図の領域Ａに、選択したクロ
ックのエッジが生じると（従って、セレクタからのVCO
制御入力信号は、論理ゼロになる）、VCO305から、リー
ド線301で受信する信号について期待される最低のビッ
ト転送速度よりもわずかに低い周波数 が発生する。すなわち、入力データのビット転送速度
は、例えば、2GHz±１％の周波数を備える、送信器にお
けるオシレータの周波数によって決まるので、ビット転
送速度は期待される最低のビット転送速度2GHz−１％
と、期待される最高のビット転送速度2GHz＋１％の間の
どこかということになる。セレクタ304の出力信号が低
ければ、VCO305によって、2GHz−１％よりもわずかに低
い周波数 が発生する。従って、セレクタ304の出力が低ければ、
分周器306からの出力信号の周波数は、常に、受信デー
タのフレーム転送時間の周波数よりも低くなるので、ク
ロックエッジは、領域Ａから領域Ｂへ移動する。数フレ
ームのサイクル後、選択したクロックエッジが領域Ｂに
達すると、セレクタ304からの出力信号が論理１に変化
し、VCO 305が△ｆだけその周波数をステップアップし
て、リード線301で受信する信号について期待される最
高の入力ビット転送速度よりもわずかに高い周波数 を発生することになる。この結果、選択したクロックエ
ッジが、領域Ｂから領域Ａに戻ることになる。ループを
ロックすると、VCO 305の出力信号は、２つの周波数の
間で、すなわち、論理ゼロであるセレクタ304からの制
御電圧に対応する一方の周波数 と、論理１であるセレクタ304からの制御電圧に対応す
るもう一方の周波数 との間で定期的に交番する。従って、第2b図における選
択したクロックエッジＸの位相は、マスター遷移にロッ
クされている。選択したエッジとマスター遷移とのアラ
イメントがとれると、位相検出器302の刻時を行なう第2
b図における他の全てのビット転送速度によるクロック
のエッジが、ビット時間間隔の境界において生じること
になる。クロックのデューティ・サイクルが50％のた
め、サンプラー303をトリガーする、反転クロックにお
ける第2c図の正のエッジＹは、受信信号の振幅が最大に
なるビット時間間隔の中心に生じる。
は、低域通過フィルターを利用しないで、VCOの周波数
に直接制御を加える。第2a図の領域Ａに、選択したクロ
ックのエッジが生じると（従って、セレクタからのVCO
制御入力信号は、論理ゼロになる）、VCO305から、リー
ド線301で受信する信号について期待される最低のビッ
ト転送速度よりもわずかに低い周波数 が発生する。すなわち、入力データのビット転送速度
は、例えば、2GHz±１％の周波数を備える、送信器にお
けるオシレータの周波数によって決まるので、ビット転
送速度は期待される最低のビット転送速度2GHz−１％
と、期待される最高のビット転送速度2GHz＋１％の間の
どこかということになる。セレクタ304の出力信号が低
ければ、VCO305によって、2GHz−１％よりもわずかに低
い周波数 が発生する。従って、セレクタ304の出力が低ければ、
分周器306からの出力信号の周波数は、常に、受信デー
タのフレーム転送時間の周波数よりも低くなるので、ク
ロックエッジは、領域Ａから領域Ｂへ移動する。数フレ
ームのサイクル後、選択したクロックエッジが領域Ｂに
達すると、セレクタ304からの出力信号が論理１に変化
し、VCO 305が△ｆだけその周波数をステップアップし
て、リード線301で受信する信号について期待される最
高の入力ビット転送速度よりもわずかに高い周波数 を発生することになる。この結果、選択したクロックエ
ッジが、領域Ｂから領域Ａに戻ることになる。ループを
ロックすると、VCO 305の出力信号は、２つの周波数の
間で、すなわち、論理ゼロであるセレクタ304からの制
御電圧に対応する一方の周波数 と、論理１であるセレクタ304からの制御電圧に対応す
るもう一方の周波数 との間で定期的に交番する。従って、第2b図における選
択したクロックエッジＸの位相は、マスター遷移にロッ
クされている。選択したエッジとマスター遷移とのアラ
イメントがとれると、位相検出器302の刻時を行なう第2
b図における他の全てのビット転送速度によるクロック
のエッジが、ビット時間間隔の境界において生じること
になる。クロックのデューティ・サイクルが50％のた
め、サンプラー303をトリガーする、反転クロックにお
ける第2c図の正のエッジＹは、受信信号の振幅が最大に
なるビット時間間隔の中心に生じる。
この第１の実施例の数値例は、以下の通りである： 仮定： 受信データの公称ビット転送速度:2000MHz 公称フレーム転送速度:100MHz（フレーム当たり20ビ
ットの時間間隔） 受信データのビット転送 速度の交差：±300kHz VCOの中心周波数fcの交差：±300kHz VCOの周波数のステップ△f:2MHz VCOの制御の時定数＜＜フレームサイクル、すなわ
ち、＜＜10ナノ秒 受信データには、ジッタがなく、 フリップフロップのセットアップ時間がゼロである。
ットの時間間隔） 受信データのビット転送 速度の交差：±300kHz VCOの中心周波数fcの交差：±300kHz VCOの周波数のステップ△f:2MHz VCOの制御の時定数＜＜フレームサイクル、すなわ
ち、＜＜10ナノ秒 受信データには、ジッタがなく、 フリップフロップのセットアップ時間がゼロである。
まず、受信データのビット転送速度とVCOの中心周波
数fcが、両方とも、第５図に示すように、ちょうど2000
MHzである。ビット転送速度が2000MHzに等しく、VCOは
±△f/2＝±1MHzだけ異なるという場合、入力データの2
000ビット時間間隔毎に、VCOは、2001サイクルまたは19
99サイクルを発生する。VCOによって生じるクロック信
号とデータとの位相は、2000ビット時間間隔毎に、±36
0度、すなわち、±１ビット時間間隔だけ（すなわち、
±1/2000MHz＝±500ピコ秒だけ）変化する。2000MHzの
ビット転送速度における2000ビットの時間間隔は、１マ
イクロ秒である。従って、データと絶対時間によるクロ
ックとの位相変化率は、１マイクロ秒につき±500ピコ
秒になる。
数fcが、両方とも、第５図に示すように、ちょうど2000
MHzである。ビット転送速度が2000MHzに等しく、VCOは
±△f/2＝±1MHzだけ異なるという場合、入力データの2
000ビット時間間隔毎に、VCOは、2001サイクルまたは19
99サイクルを発生する。VCOによって生じるクロック信
号とデータとの位相は、2000ビット時間間隔毎に、±36
0度、すなわち、±１ビット時間間隔だけ（すなわち、
±1/2000MHz＝±500ピコ秒だけ）変化する。2000MHzの
ビット転送速度における2000ビットの時間間隔は、１マ
イクロ秒である。従って、データと絶対時間によるクロ
ックとの位相変化率は、１マイクロ秒につき±500ピコ
秒になる。
後続する２つのマスター遷移の時間間隔は、1/100MHz
すなわち10ナノ秒である。２つの連続したマスター遷移
間において、位相は、（±500ピコ秒／マイクロ秒）×1
0ナノ秒＝±５ピコ秒だけ変化する。上記理想の条件下
において、セレクタ304（第20b図）からのVCOの制御入
力信号は、フレーム毎に、論理ゼロと論理１の間で交番
し、VCOの周波数は、フレーム毎に、 と の間で交番する。選択したクロックエッジは、５ピコ秒
の時間間隔内において、マスター遷移に対して前後方向
に、すなわち、マスター遷移に2.5ピコ秒遅れた時点か
らマスター遷移より2.5ピコ秒進んだ時点へ、及び、そ
の逆へスライドすることになる。この変動は、サンプラ
ー303に加えられるクロック信号にも生じ、サンプリン
グを施したポイントとビット時間間隔の中心との間にお
ける（±2.5ピコ秒/500ピコ秒）×360＝±1.8度の位相
エラーの振幅に変換される。この位相エラーは、取るに
足らぬものである。
すなわち10ナノ秒である。２つの連続したマスター遷移
間において、位相は、（±500ピコ秒／マイクロ秒）×1
0ナノ秒＝±５ピコ秒だけ変化する。上記理想の条件下
において、セレクタ304（第20b図）からのVCOの制御入
力信号は、フレーム毎に、論理ゼロと論理１の間で交番
し、VCOの周波数は、フレーム毎に、 と の間で交番する。選択したクロックエッジは、５ピコ秒
の時間間隔内において、マスター遷移に対して前後方向
に、すなわち、マスター遷移に2.5ピコ秒遅れた時点か
らマスター遷移より2.5ピコ秒進んだ時点へ、及び、そ
の逆へスライドすることになる。この変動は、サンプラ
ー303に加えられるクロック信号にも生じ、サンプリン
グを施したポイントとビット時間間隔の中心との間にお
ける（±2.5ピコ秒/500ピコ秒）×360＝±1.8度の位相
エラーの振幅に変換される。この位相エラーは、取るに
足らぬものである。
入力データのビット転送速度が、可能性のある最大
値、すなわち、2000.3MHzであり、VCOの中心周波数fc
が、可能性のある最低値、すなわち、fc＝1999.7MHzで
あると仮定すれば、ビット転送速度とクロックレイトと
の差は、第６図に示すように： 2000.3MHz−（1999.7MHz＋1MHz） ＝−0.4MHz及び 2000.3MHz−（1999.7MHz−1MHz） ＝1.6MHz になる。
値、すなわち、2000.3MHzであり、VCOの中心周波数fc
が、可能性のある最低値、すなわち、fc＝1999.7MHzで
あると仮定すれば、ビット転送速度とクロックレイトと
の差は、第６図に示すように： 2000.3MHz−（1999.7MHz＋1MHz） ＝−0.4MHz及び 2000.3MHz−（1999.7MHz−1MHz） ＝1.6MHz になる。
クロック対データの位相の変化率は、それぞれ、0.4M
Hzの１サイクルにおける2000.3MHzの１サイクル、及
び、1.6MHzの１サイクルにおける2000.3MHzの１サイク
ルである。これらの比率は、それぞれ、フレームサイク
ル毎に、２ピコ秒及び８ピコ秒のクロックエッジ対マス
ター遷移のタイミングの関する変動に対応している。従
って、平均して、VCOの周波数は、１フレームサイクル
につき、受信信号のビット転送速度を1.6MHz下まわり、
４フレームサイクルにつき、受信信号のビット転送速度
を0.4MHz上まわることになる。平均して、クロックエッ
ジは、マスター遷移に対して、１つの方向へ、８ピコ秒
だけ、１回移行し、逆の方向へ、２ピコ秒ずつ、４回移
行する。この±４ピコ秒のエラー振幅が、サンプラー30
3に加えられるクロック信号にも生じ、サンプリングを
施したポイントと、ビット時間間隔の中心との間におけ
る、わずか（±４ピコ秒/500ピコ秒）×360＝±2.9度の
位相エラーの振幅に変換される。
Hzの１サイクルにおける2000.3MHzの１サイクル、及
び、1.6MHzの１サイクルにおける2000.3MHzの１サイク
ルである。これらの比率は、それぞれ、フレームサイク
ル毎に、２ピコ秒及び８ピコ秒のクロックエッジ対マス
ター遷移のタイミングの関する変動に対応している。従
って、平均して、VCOの周波数は、１フレームサイクル
につき、受信信号のビット転送速度を1.6MHz下まわり、
４フレームサイクルにつき、受信信号のビット転送速度
を0.4MHz上まわることになる。平均して、クロックエッ
ジは、マスター遷移に対して、１つの方向へ、８ピコ秒
だけ、１回移行し、逆の方向へ、２ピコ秒ずつ、４回移
行する。この±４ピコ秒のエラー振幅が、サンプラー30
3に加えられるクロック信号にも生じ、サンプリングを
施したポイントと、ビット時間間隔の中心との間におけ
る、わずか（±４ピコ秒/500ピコ秒）×360＝±2.9度の
位相エラーの振幅に変換される。
ここで、位相検出器302（第20b図）のセットアップ時
間がゼロでないと仮定すれば、選択されたクロックエッ
ジ対マスター遷移の位置は、このセットアップ時間によ
ってシフトし、第２図に示す位置とは異なることにな
る。しかしながら、サンプラー303のセットアップ時間
が位相検出器302と同じ場合には、２つのセットアップ
時間が相殺されるため、サンプリングポイントが、やは
り、ビット時間間隔の中心にくる。
間がゼロでないと仮定すれば、選択されたクロックエッ
ジ対マスター遷移の位置は、このセットアップ時間によ
ってシフトし、第２図に示す位置とは異なることにな
る。しかしながら、サンプラー303のセットアップ時間
が位相検出器302と同じ場合には、２つのセットアップ
時間が相殺されるため、サンプリングポイントが、やは
り、ビット時間間隔の中心にくる。
位相検出器302のヒステリシスは、選択されたクロッ
クエッジとマスター遷移の間における位相エラーの振幅
に加わる。位相検出器302と整合がとれるので、サンプ
ラー303のヒステリシスは、おそらく、同じになるが、
相殺されることはない。サンプラー303のヒステリシス
は、さらに、位相エラーの振幅を増大させることにな
る。幸いにも、高速フリップフロップのヒステリシス
は、ピコ秒の範囲内にあるのが普通である。
クエッジとマスター遷移の間における位相エラーの振幅
に加わる。位相検出器302と整合がとれるので、サンプ
ラー303のヒステリシスは、おそらく、同じになるが、
相殺されることはない。サンプラー303のヒステリシス
は、さらに、位相エラーの振幅を増大させることにな
る。幸いにも、高速フリップフロップのヒステリシス
は、ピコ秒の範囲内にあるのが普通である。
上述のロックを維持するメカニズムは、選択したクロ
ックエッジが、マスター遷移の近くで生じ、データビッ
ト遷移の近くで生じることがないという仮定によるもの
である。もちろん、このことは、正確なロックがまだ行
われていなければ、通信の開始時に保証されるものでは
ない。トレーニングシーケンス（データ送信の開始が可
能になる前に、送信される）には、従って、第2d図に示
すように、マスター遷移と、フレームの中心近くの、マ
スター遷移とは極性が逆の単一の遷移しか含まれていな
い。この結果、マスター遷移に関連した選択クロックエ
ッジの初期位相とは関係なく、正確なロックが保証され
る。
ックエッジが、マスター遷移の近くで生じ、データビッ
ト遷移の近くで生じることがないという仮定によるもの
である。もちろん、このことは、正確なロックがまだ行
われていなければ、通信の開始時に保証されるものでは
ない。トレーニングシーケンス（データ送信の開始が可
能になる前に、送信される）には、従って、第2d図に示
すように、マスター遷移と、フレームの中心近くの、マ
スター遷移とは極性が逆の単一の遷移しか含まれていな
い。この結果、マスター遷移に関連した選択クロックエ
ッジの初期位相とは関係なく、正確なロックが保証され
る。
入力データのビット転送速度とVCOの中心周波数fc
が、それぞれの公差の両極端に位置する場合には、最悪
のケースのロックが行なわれることになる、この例の場
合、これは、2000.3MHzの入力データビット転送速度とf
c＝1999.7MHzのVCO中心周波数、または、この逆に対応
する。上述のマスター遷移と選択されたクロックエッジ
との間における対応する位相変化率は、上述のように、
フレームサイクル毎に２ピコ秒及び−８ピコ秒である。
最悪の場合、リンクのパワーアップの後、選択されたク
ロックエッジが、トレーニングシーケンスにおける“間
違った”遷移の近く（すなわち、マスター遷移からフレ
ームサイクルの半分だけ離れたポイント）、及び、フレ
ームの“間違った”半分において生じるが、この場合、
位相変化率は、２つの変化率のうち小さい方である。こ
の例の場合、選択されたクロックのエッジは、フレーム
サイクルの半分を横断しなければならない。すなわち、
フレーム毎に２ピコ秒の速度で、５ナノ秒間進まなけれ
ばならない。ロック捕捉時間は、５ナノ秒／（フレーム
当たり２ピコ秒）＝2500フレーム、すなわち、約2500フ
レーム×（フレーム当たり10ナノ秒）25マイクロ秒にな
る。
が、それぞれの公差の両極端に位置する場合には、最悪
のケースのロックが行なわれることになる、この例の場
合、これは、2000.3MHzの入力データビット転送速度とf
c＝1999.7MHzのVCO中心周波数、または、この逆に対応
する。上述のマスター遷移と選択されたクロックエッジ
との間における対応する位相変化率は、上述のように、
フレームサイクル毎に２ピコ秒及び−８ピコ秒である。
最悪の場合、リンクのパワーアップの後、選択されたク
ロックエッジが、トレーニングシーケンスにおける“間
違った”遷移の近く（すなわち、マスター遷移からフレ
ームサイクルの半分だけ離れたポイント）、及び、フレ
ームの“間違った”半分において生じるが、この場合、
位相変化率は、２つの変化率のうち小さい方である。こ
の例の場合、選択されたクロックのエッジは、フレーム
サイクルの半分を横断しなければならない。すなわち、
フレーム毎に２ピコ秒の速度で、５ナノ秒間進まなけれ
ばならない。ロック捕捉時間は、５ナノ秒／（フレーム
当たり２ピコ秒）＝2500フレーム、すなわち、約2500フ
レーム×（フレーム当たり10ナノ秒）25マイクロ秒にな
る。
位相検出器302及びサンプラー303に加えられるクロッ
クのデューティ・サイクルが、50％から逸脱している場
合、この逸脱によって、サンプリングポイントが、それ
に比例して、ビット時間間隔の中心からずれることにな
る。本発明の実施例では、第20b図の分相器307の代わり
に、第７図のデューティ・サイクル制御回路700を含め
ることによって、この問題が解消される。第７図に示す
ように、デューティ・サイクル制御回路700には、低域
通過フィルター703−1;703−２、及び、直接差動増幅器
704が含まれている。低域通過フィルター703−1;703−
２は、それぞれ、分相器702の２つの相補形出力リード
線の一方に接続されており、それぞれ、位相検出器302
及びサンプラー303（第20b図）に加えられるクロック信
号の直流成分を発生する。２つの直流成分は、直流差動
増幅器704によって減算され、分相器702の基準入力リー
ド線に加えられる基準信号が生じることになる。分相器
702の基準入力リード線におけるこの電圧によって、分
相器702の入力しきい値が制御される。VCOの出力電圧が
正弦波に近ければ、分相器702の入力しきい値が変動す
ると、分相器702からの出力信号のデューティ・サイク
ルが変化する。
クのデューティ・サイクルが、50％から逸脱している場
合、この逸脱によって、サンプリングポイントが、それ
に比例して、ビット時間間隔の中心からずれることにな
る。本発明の実施例では、第20b図の分相器307の代わり
に、第７図のデューティ・サイクル制御回路700を含め
ることによって、この問題が解消される。第７図に示す
ように、デューティ・サイクル制御回路700には、低域
通過フィルター703−1;703−２、及び、直接差動増幅器
704が含まれている。低域通過フィルター703−1;703−
２は、それぞれ、分相器702の２つの相補形出力リード
線の一方に接続されており、それぞれ、位相検出器302
及びサンプラー303（第20b図）に加えられるクロック信
号の直流成分を発生する。２つの直流成分は、直流差動
増幅器704によって減算され、分相器702の基準入力リー
ド線に加えられる基準信号が生じることになる。分相器
702の基準入力リード線におけるこの電圧によって、分
相器702の入力しきい値が制御される。VCOの出力電圧が
正弦波に近ければ、分相器702の入力しきい値が変動す
ると、分相器702からの出力信号のデューティ・サイク
ルが変化する。
第７図のデューティ・サイクル制御回路700の動作
は、下記の式によって明らかになる： V703-1＝V0＋Ｐ・V1 及び V703-2＝V0＋（１−Ｐ）・V1 ただし、 V703-1＝低域通過フィルター703−１の出力信号の直
流成分； V703-2＝低域通過フィルター703−２の出力信号の直
流成分； V0＝分相器702の出力信号の論理ゼロレベルと関連し
た電圧； V1＝分相器702の出力信号の論理１レベルと関連した
電圧； Ｐ＝位相検出器及び低域通過フィルター703−１に加
えられる分相器702からの出力信号のデューティ・サイ
クル； （１−Ｐ）＝サンプラー及び低域通過フィルター703−
２に加えられる分相器702からの出力信号のデューティ
・サイクル。
は、下記の式によって明らかになる： V703-1＝V0＋Ｐ・V1 及び V703-2＝V0＋（１−Ｐ）・V1 ただし、 V703-1＝低域通過フィルター703−１の出力信号の直
流成分； V703-2＝低域通過フィルター703−２の出力信号の直
流成分； V0＝分相器702の出力信号の論理ゼロレベルと関連し
た電圧； V1＝分相器702の出力信号の論理１レベルと関連した
電圧； Ｐ＝位相検出器及び低域通過フィルター703−１に加
えられる分相器702からの出力信号のデューティ・サイ
クル； （１−Ｐ）＝サンプラー及び低域通過フィルター703−
２に加えられる分相器702からの出力信号のデューティ
・サイクル。
デューティ・サイクル制御回路700がＰを変化させ
て、２つの直流成分V703-1;V703-2が等しくなるように
保持し、これにより、Ｐが50％に保たれることになる。
作動増幅器704の入力オフセット電圧を、取るに足りな
いものにすることが（一般に、V1−V0の１％未満）望ま
れる。
て、２つの直流成分V703-1;V703-2が等しくなるように
保持し、これにより、Ｐが50％に保たれることになる。
作動増幅器704の入力オフセット電圧を、取るに足りな
いものにすることが（一般に、V1−V0の１％未満）望ま
れる。
第８図の概略図には、第７図の分相器702の実施例の
１つが示されている。コンパレータ800には、対をなす
エミッタ結合トランジスタ803、804が設けられており、
トランジスタ803のベースは、リード線701からのVCOの
出力信号によって駆動され、トランジスタ804のベース
は、リード線705の直流作動増幅器による出力信号によ
って駆動される。２つの相補性クロック信号φｐ（分相
器）とφ(1-P)（サンプラー）は、それぞれ、トランジ
スタ803、804のコレクタから得られる。
１つが示されている。コンパレータ800には、対をなす
エミッタ結合トランジスタ803、804が設けられており、
トランジスタ803のベースは、リード線701からのVCOの
出力信号によって駆動され、トランジスタ804のベース
は、リード線705の直流作動増幅器による出力信号によ
って駆動される。２つの相補性クロック信号φｐ（分相
器）とφ(1-P)（サンプラー）は、それぞれ、トランジ
スタ803、804のコレクタから得られる。
ここまで説明してきた実施例によって、先行技術に対
して明らかに有利な点がいくつかある。論理回路の伝搬
遅延の変動は、相殺され、ビット時間間隔内におけるサ
ンプリングポイントの最適位置を変化させない。調整を
必要とする回路には、クリティカルな遅延素子がない。
先行技術とは対象的に、該実施例は、アナログ位相検出
器とループフィルターの両方または一方を利用せず、従
って、クリティカルなアナログ回路素子の数が最小限に
抑えられる。該実施例の場合、サンプリングポイント位
置対周波数変動における静的（平均）エラーがほぼゼロ
になり、ループ内における通例の高直流利得や、これに
関連するループの安定性の問題が生じることはない。例
えば、John Wiley and Sons社刊の、Floyd M.Gardnerに
よるPhase Lock Techniques第２版第２章及び第４章参
照のこと。
して明らかに有利な点がいくつかある。論理回路の伝搬
遅延の変動は、相殺され、ビット時間間隔内におけるサ
ンプリングポイントの最適位置を変化させない。調整を
必要とする回路には、クリティカルな遅延素子がない。
先行技術とは対象的に、該実施例は、アナログ位相検出
器とループフィルターの両方または一方を利用せず、従
って、クリティカルなアナログ回路素子の数が最小限に
抑えられる。該実施例の場合、サンプリングポイント位
置対周波数変動における静的（平均）エラーがほぼゼロ
になり、ループ内における通例の高直流利得や、これに
関連するループの安定性の問題が生じることはない。例
えば、John Wiley and Sons社刊の、Floyd M.Gardnerに
よるPhase Lock Techniques第２版第２章及び第４章参
照のこと。
欠点： 1.サンプリングポイントのタイミングジッタには、ルー
プの動作から生じる位相エラーの振幅が含まれているの
で、通常の場合を上まわることになる。
プの動作から生じる位相エラーの振幅が含まれているの
で、通常の場合を上まわることになる。
2.ループには、２つの周波数間で迅速にスイッチするこ
とができ、振動の位相の連続性を乱さずにすむVCOが必
要である。
とができ、振動の位相の連続性を乱さずにすむVCOが必
要である。
本発明のいくつかの実施例に関連して後述するよう
に、ループに周波数検出器が設けられていない限り、さ
らに、以下の欠点が存在する： 3.2つの交番VCO周波数 は、入力データ転送速度にまたがらねばならない。しか
しながら、２つの交番周波数は、また、クロック位相エ
ラーの大きい振幅を回避するには、入力データ転送速度
に近くなければならない。このため、VCOの中心周波数f
cに関する厳密な公差、及び、もちろん入力データ転送
速度に関する厳密な公差が必要になる。
に、ループに周波数検出器が設けられていない限り、さ
らに、以下の欠点が存在する： 3.2つの交番VCO周波数 は、入力データ転送速度にまたがらねばならない。しか
しながら、２つの交番周波数は、また、クロック位相エ
ラーの大きい振幅を回避するには、入力データ転送速度
に近くなければならない。このため、VCOの中心周波数f
cに関する厳密な公差、及び、もちろん入力データ転送
速度に関する厳密な公差が必要になる。
4.最悪の場合、ロックの捕捉は、時間分の数フレームが
必要になる。このため、受信器が、高速で、順次、２つ
以上の送信器からデータを受信しなければならない用途
には、このループはあまり適していない。
必要になる。このため、受信器が、高速で、順次、２つ
以上の送信器からデータを受信しなければならない用途
には、このループはあまり適していない。
第２の実施例 第５図及び第６図に示すように、第１の実施例の場
合、第20a図における位相検出器302からの、及び、第20
b図及び第４図におけるセレクタ304からのVCO周波数制
御信号の遷移維持間は、フレームサイクルの期間に比べ
て短くなければならない。さらに、VCO周波数における
高速の変化によって、VCOの位相の連続性に最小限の外
乱が生じざるを得ず、周波数の検出器がなければ、VCO
の中心周波数に対する制御を厳密に行なわねばならな
い。上記の全ての条件を満たすVCOは、複雑になり、高
価になる。
合、第20a図における位相検出器302からの、及び、第20
b図及び第４図におけるセレクタ304からのVCO周波数制
御信号の遷移維持間は、フレームサイクルの期間に比べ
て短くなければならない。さらに、VCO周波数における
高速の変化によって、VCOの位相の連続性に最小限の外
乱が生じざるを得ず、周波数の検出器がなければ、VCO
の中心周波数に対する制御を厳密に行なわねばならな
い。上記の全ての条件を満たすVCOは、複雑になり、高
価になる。
ここで説明する第２の実施例は、VCOに対する周波数
制御を高速で行う必要を除去するものである。簡略化の
ため、第９図に示す実施例には、第20b図の実施例に関
連して前述のように、１つのセレクタ304しか設けられ
ていない。代替例として、第９図の実施例は、セレクタ
304を省略して、第20a図に示す位相検出器302のクロッ
クリード線に分周器306を挿入することによって、ある
いは、第４図の実施例に関連して上述のように、セレク
ツア304の代わりに２つのセレクタ304−1;304−２を用
いることによって、実現することが可能になる。
制御を高速で行う必要を除去するものである。簡略化の
ため、第９図に示す実施例には、第20b図の実施例に関
連して前述のように、１つのセレクタ304しか設けられ
ていない。代替例として、第９図の実施例は、セレクタ
304を省略して、第20a図に示す位相検出器302のクロッ
クリード線に分周器306を挿入することによって、ある
いは、第４図の実施例に関連して上述のように、セレク
ツア304の代わりに２つのセレクタ304−1;304−２を用
いることによって、実現することが可能になる。
第９図の実施例は、セレクタ304の出力とVCO 305の制
御入力リード線との間に低域通過フィルター901が接続
されるという点で、また、位相変調器の信号線903から
位相変調（“ディザリング”）信号を受信する位相変調
器902が含められるという点で第20a図、第20b図、及
び、第４図の実施例とは相違している。このディザリン
グ信号は、VCO 305からの出力信号に位相変調を施す
（“ディザリング”）の働きをしており、位相変調を施
された信号は、分相器307を介して、分周器306に対し、
及び、位相検出器302及びサンプラ303に対して加えられ
ることになる。位相検出器302によって、位相変調が、
セレクタ304の出力信号の位相エラーに依存するデュー
ティ・サイクルに変換される。低域通過フィルター901
によって、セレクタ304からの出力信号のゆっくり変化
する直流成分だけが、VCO 305の制御入力のリード線に
伝送され、VCO 305は、周波数をゆっくりとしか変化さ
せないので、VCO 305の出力信号の位相の連続性が得ら
れることになる。位相変調器902及びその駆動信号は、V
CO 305の出力信号について結果生じる位相変調が、ビッ
ト時間間隔の数パーセントを超えることがなく、従っ
て、分周器306とセレクタ304の動作を妨害することがな
いように選択される。位相変調のピーク・ツー・ピーク
範囲内にある全ての位相をほぼ均一な発生率で発生する
ためには、位相変調信号の波形の振幅分布は、ほぼ均一
でなければならない。位相変調信号の波形は、例えば、
正弦波といった可能性がある。位相変調信号の周波数Fm
は、低域通過フィルター901の通過帯域を超えねばなら
ないし、フレーム転送速度の高調波または低次の低調波
に接近してはならない。Fmが、低域通過フィルター901
の通過帯域内にある場合には、フィルターの出力信号
が、VCOに位相変調を施して、変調器902によって生じる
変調を相殺する。位相検出器302を駆動するクロック
は、所望の通りの位相変調を受けることがなく、第９図
の実施例の目的は、達成されないことになる。
御入力リード線との間に低域通過フィルター901が接続
されるという点で、また、位相変調器の信号線903から
位相変調（“ディザリング”）信号を受信する位相変調
器902が含められるという点で第20a図、第20b図、及
び、第４図の実施例とは相違している。このディザリン
グ信号は、VCO 305からの出力信号に位相変調を施す
（“ディザリング”）の働きをしており、位相変調を施
された信号は、分相器307を介して、分周器306に対し、
及び、位相検出器302及びサンプラ303に対して加えられ
ることになる。位相検出器302によって、位相変調が、
セレクタ304の出力信号の位相エラーに依存するデュー
ティ・サイクルに変換される。低域通過フィルター901
によって、セレクタ304からの出力信号のゆっくり変化
する直流成分だけが、VCO 305の制御入力のリード線に
伝送され、VCO 305は、周波数をゆっくりとしか変化さ
せないので、VCO 305の出力信号の位相の連続性が得ら
れることになる。位相変調器902及びその駆動信号は、V
CO 305の出力信号について結果生じる位相変調が、ビッ
ト時間間隔の数パーセントを超えることがなく、従っ
て、分周器306とセレクタ304の動作を妨害することがな
いように選択される。位相変調のピーク・ツー・ピーク
範囲内にある全ての位相をほぼ均一な発生率で発生する
ためには、位相変調信号の波形の振幅分布は、ほぼ均一
でなければならない。位相変調信号の波形は、例えば、
正弦波といった可能性がある。位相変調信号の周波数Fm
は、低域通過フィルター901の通過帯域を超えねばなら
ないし、フレーム転送速度の高調波または低次の低調波
に接近してはならない。Fmが、低域通過フィルター901
の通過帯域内にある場合には、フィルターの出力信号
が、VCOに位相変調を施して、変調器902によって生じる
変調を相殺する。位相検出器302を駆動するクロック
は、所望の通りの位相変調を受けることがなく、第９図
の実施例の目的は、達成されないことになる。
Fmがフレーム転送速度の高調波である場合には、選択
したクロックのエッジ対マスター遷移の位相は、各フレ
ーム毎に同じになり、やはり、所望の位相変調は生じな
い。これは、Fmがフレーム転送速度の倍数に等しい場
合、位相変調信号の瞬時値が、各マスター遷移毎に、同
じになるためである。
したクロックのエッジ対マスター遷移の位相は、各フレ
ーム毎に同じになり、やはり、所望の位相変調は生じな
い。これは、Fmがフレーム転送速度の倍数に等しい場
合、位相変調信号の瞬時値が、各マスター遷移毎に、同
じになるためである。
Fmが、フレーム転送速度のＮ次の低調波である場合、
選択したクロック対マスター遷移の位相は、Ｎ個の離散
的値をとるだけである。Ｎが小さな数の場合、マスター
遷移とクロックエッジの中心位置との間における位相エ
ラーの十分に正確な表示を行なうには、セレクタ出力の
デューティ・サイクルについて分解能が十分ではない。
選択したクロック対マスター遷移の位相は、Ｎ個の離散
的値をとるだけである。Ｎが小さな数の場合、マスター
遷移とクロックエッジの中心位置との間における位相エ
ラーの十分に正確な表示を行なうには、セレクタ出力の
デューティ・サイクルについて分解能が十分ではない。
本実施例のロック捕捉プロセスは、周波数検出器が設
けられていなければ、従来のPLLの場合と極めて似通っ
たものになる。ロック以前のセレクタ304の出力信号
は、本質的に、受信信号のフレーム転送速度（受信信号
のトレーニングシーケンスにおけるマスター遷移の速度
で表わされる）と、分周器306によって与えられる分割
係数で割ったVCO 305の自走出力周波数との間における
差に等しい周波数Fbのうなり信号を表わしている。従来
のPLLのように、ロックを実施するには、このうなり周
波数は、少なくとも、部分的に、低域通過フィルター90
1を通過して、VCO 305の制御リード線に達しなければな
らない。このため、この場合に限り、入力データと自走
VCO周波数の両方に関する最大周波数公差が、第１の実
施例とは異なる理由から、やはり、制限されることにな
る。
けられていなければ、従来のPLLの場合と極めて似通っ
たものになる。ロック以前のセレクタ304の出力信号
は、本質的に、受信信号のフレーム転送速度（受信信号
のトレーニングシーケンスにおけるマスター遷移の速度
で表わされる）と、分周器306によって与えられる分割
係数で割ったVCO 305の自走出力周波数との間における
差に等しい周波数Fbのうなり信号を表わしている。従来
のPLLのように、ロックを実施するには、このうなり周
波数は、少なくとも、部分的に、低域通過フィルター90
1を通過して、VCO 305の制御リード線に達しなければな
らない。このため、この場合に限り、入力データと自走
VCO周波数の両方に関する最大周波数公差が、第１の実
施例とは異なる理由から、やはり、制限されることにな
る。
ロック捕捉時、トレーニングシーケンスにおけるマス
ター遷移と選択したクロックのエッジの間の位相は、単
調に変化するので、２つの一定の型が存在する。位相差
によって、マスター遷移がクロックエッジの位相変調範
囲外で生じる場合には、位相変調の効果がなく、セレク
タ304の出力は、選択したクロックエッジが、トレーニ
ングシーケンスの論理的に低い部分と論理的に高い部分
のどちらで生じるかによって、低くなったり、あるい
は、高くなったりする。これは、第10図に示す波形の、
時間間隔Ｔの範囲外に位置する部分に対応する。
ター遷移と選択したクロックのエッジの間の位相は、単
調に変化するので、２つの一定の型が存在する。位相差
によって、マスター遷移がクロックエッジの位相変調範
囲外で生じる場合には、位相変調の効果がなく、セレク
タ304の出力は、選択したクロックエッジが、トレーニ
ングシーケンスの論理的に低い部分と論理的に高い部分
のどちらで生じるかによって、低くなったり、あるい
は、高くなったりする。これは、第10図に示す波形の、
時間間隔Ｔの範囲外に位置する部分に対応する。
第10図に示すように、マスター遷移が、選択したロッ
クエッジのディザーの範囲Ｐ（第11図を参照のこと）内
で生じる時間間隔Ｔがある。（Ｔ×Fb＝Ｐ×フレーム転
送速度）。この時間Ｔにおいて、セレクタ304の出力信
号（第９図）は、第10図に示すように、ほぼディザー周
波数Fmでその論理状態をスイッチし、スイッチングの瞬
間は、セレクタ304に加えられるクロック信号によって
時間的に量子化される。このスイッチングのデューティ
・サイクルは、第10図の拡大部分における時間間隔Ｔの
左側エッジから右側エッジに示されているように、しだ
いに、一方の極値からもう一方の極値へ、すなわち、０
％から100％へと変化する。
クエッジのディザーの範囲Ｐ（第11図を参照のこと）内
で生じる時間間隔Ｔがある。（Ｔ×Fb＝Ｐ×フレーム転
送速度）。この時間Ｔにおいて、セレクタ304の出力信
号（第９図）は、第10図に示すように、ほぼディザー周
波数Fmでその論理状態をスイッチし、スイッチングの瞬
間は、セレクタ304に加えられるクロック信号によって
時間的に量子化される。このスイッチングのデューティ
・サイクルは、第10図の拡大部分における時間間隔Ｔの
左側エッジから右側エッジに示されているように、しだ
いに、一方の極値からもう一方の極値へ、すなわち、０
％から100％へと変化する。
ロック捕捉期間に、周波数の差が、しだいに少なくな
り、マスター遷移対選択したクロックエッジの位相の変
化が、しだいにゆるやかになり、時間Ｔは、着実に増す
ことになる。Ｔが、低域通過フィルター901の時定数に
匹敵し得るほどの大きさになると、セレクタ304の出力
信号のデューティ・サイクルの変化は、低域通過フィル
ター901を通過し、VCO 305の制御入力リード線に比例し
た変化を生じさせるのに十分なゆるやかさで生じること
になる。最終的にロックが行なわれると、ループが整定
して、平衡状態になる。マスター遷移対ディザー範囲Ｐ
のタイミング関係によって、セレクタ304の出力信号の
デューティ・サイクルが得られ、VCO 305が、受信デー
タのビット転送速度に等しい周波数で出力信号を送り出
すのに必要とする直流成分が生じることになる。従っ
て、位相変調器902及び低域通過フィルター901を含める
ことによって、セレクタ304のデジタル出力信号が、絶
えず変動する電圧に変換される。すなわち、デジタル位
相検出器302が、アナログ位相検出器と極めてよく似た
働きを行なえるようになる。位相検出器302の利得係数
（すなわち、ラジアン当たりボルト）は、位相変調器の
ディザー振幅Ｐに反比例する。
り、マスター遷移対選択したクロックエッジの位相の変
化が、しだいにゆるやかになり、時間Ｔは、着実に増す
ことになる。Ｔが、低域通過フィルター901の時定数に
匹敵し得るほどの大きさになると、セレクタ304の出力
信号のデューティ・サイクルの変化は、低域通過フィル
ター901を通過し、VCO 305の制御入力リード線に比例し
た変化を生じさせるのに十分なゆるやかさで生じること
になる。最終的にロックが行なわれると、ループが整定
して、平衡状態になる。マスター遷移対ディザー範囲Ｐ
のタイミング関係によって、セレクタ304の出力信号の
デューティ・サイクルが得られ、VCO 305が、受信デー
タのビット転送速度に等しい周波数で出力信号を送り出
すのに必要とする直流成分が生じることになる。従っ
て、位相変調器902及び低域通過フィルター901を含める
ことによって、セレクタ304のデジタル出力信号が、絶
えず変動する電圧に変換される。すなわち、デジタル位
相検出器302が、アナログ位相検出器と極めてよく似た
働きを行なえるようになる。位相検出器302の利得係数
（すなわち、ラジアン当たりボルト）は、位相変調器の
ディザー振幅Ｐに反比例する。
ロックが行なわれると、ラジアン当りボルトで表わす
位相検出器の利得係数は、選択されたクロックエッジの
平均位置（変調範囲の中心）とマスター遷移の間におけ
る位相の変化毎の、低域通過フィルター901の出力電圧
の変化に等しくなる。低域通過フィルターの出力電圧
は、セレクタの出力信号のデューティ・サイクルに比例
する。利得係数は、従って、選択したクロックエッジの
平均位置とマスター遷移との間における位相変化毎の、
デューティ・サイクルの変化に比例する。該位相の変化
により、マスター遷移がクロックエッジの位相変調範囲
Ｐの一方の端からもう一方の端へ移行する場合、デュー
ティ・サイクルが、０％から100％へ、あるいは、100％
から０％へ変化する。位相変調範囲Ｐが（すなわち、ク
ロックエッジのディザーの振幅）狭まばれば、それだ
け、デューティ・サイクルを一方の極値からもう一方の
極値へ変化させるのに必要な、マスター遷移とクロック
の平均位置の間における位相の変化が、小さくなる。従
って、利得係数が、クロックエッジの位相変調範囲Ｐ
（ディザーの振幅）に反比例することになる。入力デー
タのジッタは、本質的に、マスター遷移のランダム位相
変調を生じるものである。これは、ジッタのないデータ
及びクロック位相変調の振幅の拡大に相当する。上述の
ように、クロックエッジの位相変調範囲が拡大される
と、位相検出器の利得係数が減少する。位相検出器の利
得係数が減少すれば、位相ロック式ループにおけるルー
プ利得が低下することになる。結果として、例えば、VC
Oの成分値が変化すると、入力データ転送速度に等しく
なるように周波数を維持するには、低域通過フィルター
から入力される制御電圧を変化させる必要がある。位相
検出器の利得係数が低下する場合、この意味するところ
は、クロックエッジの平均位置とマスター遷移の平均位
置との間における位相変化の拡大であり、セレクタの出
力のデューティ・サイクルが、従って、低域通過フィル
ターの出力電圧が適正に変化するということである。従
って、入力データのジッタによって、ループ利得が減少
し、サンプリングポイントの位置における静的（平均
的）エラーが増大する恐れを生じることになる。
位相検出器の利得係数は、選択されたクロックエッジの
平均位置（変調範囲の中心）とマスター遷移の間におけ
る位相の変化毎の、低域通過フィルター901の出力電圧
の変化に等しくなる。低域通過フィルターの出力電圧
は、セレクタの出力信号のデューティ・サイクルに比例
する。利得係数は、従って、選択したクロックエッジの
平均位置とマスター遷移との間における位相変化毎の、
デューティ・サイクルの変化に比例する。該位相の変化
により、マスター遷移がクロックエッジの位相変調範囲
Ｐの一方の端からもう一方の端へ移行する場合、デュー
ティ・サイクルが、０％から100％へ、あるいは、100％
から０％へ変化する。位相変調範囲Ｐが（すなわち、ク
ロックエッジのディザーの振幅）狭まばれば、それだ
け、デューティ・サイクルを一方の極値からもう一方の
極値へ変化させるのに必要な、マスター遷移とクロック
の平均位置の間における位相の変化が、小さくなる。従
って、利得係数が、クロックエッジの位相変調範囲Ｐ
（ディザーの振幅）に反比例することになる。入力デー
タのジッタは、本質的に、マスター遷移のランダム位相
変調を生じるものである。これは、ジッタのないデータ
及びクロック位相変調の振幅の拡大に相当する。上述の
ように、クロックエッジの位相変調範囲が拡大される
と、位相検出器の利得係数が減少する。位相検出器の利
得係数が減少すれば、位相ロック式ループにおけるルー
プ利得が低下することになる。結果として、例えば、VC
Oの成分値が変化すると、入力データ転送速度に等しく
なるように周波数を維持するには、低域通過フィルター
から入力される制御電圧を変化させる必要がある。位相
検出器の利得係数が低下する場合、この意味するところ
は、クロックエッジの平均位置とマスター遷移の平均位
置との間における位相変化の拡大であり、セレクタの出
力のデューティ・サイクルが、従って、低域通過フィル
ターの出力電圧が適正に変化するということである。従
って、入力データのジッタによって、ループ利得が減少
し、サンプリングポイントの位置における静的（平均
的）エラーが増大する恐れを生じることになる。
第９図の位相変調器902が、VCO 305の出力信号の両方
の遷移について、ほぼ同じ量のディザリングを施す回路
である場合、サンプラー303に加えられるクロック信号
にも、ディザーが生じるので、従って、前述の第１の実
施例の場合と同様に、サンプリングポイントのタイミン
グに影響を及ぼすことになる。こうした位相変調器の１
つが、第12図に示されているが、これは、抵抗器121、
バラクタダイオード122、及び、バイパスコンデンサ123
から構成されている。これは、正弦波のVCO出力電圧を
想定したものである。抵抗器121及びバラクタダイオー
ド122は、バラクタダイオード122の容量に直接基づい
て、VCO信号の位相をシフトさせる。VCO周波数における
バイパスコンデンサ123のインピーダンスは、抵抗器121
の抵抗Ｒよりもはるかに小さくなる。バラクタダイオー
ドの容量は、それにかかる電圧の関数である。バラクタ
ダイオードにかかる電圧は、変化しており、従って、VC
O信号の位相シフトは、リード線124にかかる位相変調器
の信号電圧による変調を受けている。位相変調信号の周
波数Fmに関するコンデンサ123のインピーダンスは、第
９図における位相変調器の信号源903に過剰な負荷がか
からないようにするのに十分な高さを必要とする。Fm
は、VCO周波数に比べて、少なくとも100分の１に低下さ
せることができるので、これは簡単に実現される。もう
１つのこうした位相変調器が、第13図に示されている
が、これは、VCOの出力電圧の非ゼロ立上がり時間に基
づくものである。第13図の回路は、電圧を駆動する位相
変調器によって、しきい値電圧が変動するECL論理回路
を表わしている。
の遷移について、ほぼ同じ量のディザリングを施す回路
である場合、サンプラー303に加えられるクロック信号
にも、ディザーが生じるので、従って、前述の第１の実
施例の場合と同様に、サンプリングポイントのタイミン
グに影響を及ぼすことになる。こうした位相変調器の１
つが、第12図に示されているが、これは、抵抗器121、
バラクタダイオード122、及び、バイパスコンデンサ123
から構成されている。これは、正弦波のVCO出力電圧を
想定したものである。抵抗器121及びバラクタダイオー
ド122は、バラクタダイオード122の容量に直接基づい
て、VCO信号の位相をシフトさせる。VCO周波数における
バイパスコンデンサ123のインピーダンスは、抵抗器121
の抵抗Ｒよりもはるかに小さくなる。バラクタダイオー
ドの容量は、それにかかる電圧の関数である。バラクタ
ダイオードにかかる電圧は、変化しており、従って、VC
O信号の位相シフトは、リード線124にかかる位相変調器
の信号電圧による変調を受けている。位相変調信号の周
波数Fmに関するコンデンサ123のインピーダンスは、第
９図における位相変調器の信号源903に過剰な負荷がか
からないようにするのに十分な高さを必要とする。Fm
は、VCO周波数に比べて、少なくとも100分の１に低下さ
せることができるので、これは簡単に実現される。もう
１つのこうした位相変調器が、第13図に示されている
が、これは、VCOの出力電圧の非ゼロ立上がり時間に基
づくものである。第13図の回路は、電圧を駆動する位相
変調器によって、しきい値電圧が変動するECL論理回路
を表わしている。
重要なのは、位相変調器902によって導入される静的
移相が、両方の遷移について同じである限り、取るに足
りないという点である。この種の静的移相は、位相検出
器302及びサンプラー303に加えられるクロック信号に等
しく影響を及ぼし、VCO 305からの出力信号の等しい位
相変化及び逆の位相変化によって補償される。
移相が、両方の遷移について同じである限り、取るに足
りないという点である。この種の静的移相は、位相検出
器302及びサンプラー303に加えられるクロック信号に等
しく影響を及ぼし、VCO 305からの出力信号の等しい位
相変化及び逆の位相変化によって補償される。
位相変調器902によって、VCO 305の出力信号の正の遷
移及び負の遷移に対して導入される静的移相間の差は、
位相変調器による出力信号のデューティ・サイクルを変
化させることになる。ビット時間間隔の中心にサンプリ
ングポイントを保持するためには、第９図の回路の場
合、分相器307によって供給されるクロック波形のデュ
ーティ・サイクルが50％になるようにしなければならな
い。必要であれば、第20a図、第20b図、及び、第４図の
回路に関連して前述の方法と同じやり方で、第９図の回
路に、第７図に示したデューティ・サイクル制御回路を
加えることが可能である。
移及び負の遷移に対して導入される静的移相間の差は、
位相変調器による出力信号のデューティ・サイクルを変
化させることになる。ビット時間間隔の中心にサンプリ
ングポイントを保持するためには、第９図の回路の場
合、分相器307によって供給されるクロック波形のデュ
ーティ・サイクルが50％になるようにしなければならな
い。必要であれば、第20a図、第20b図、及び、第４図の
回路に関連して前述の方法と同じやり方で、第９図の回
路に、第７図に示したデューティ・サイクル制御回路を
加えることが可能である。
第２の実施例の利点は、VCO 305は、低域通過フィル
ター901を介して制御されるので、従って、VCO 305が極
めて高速の周波数制御を行なう必要がなくなるというこ
とと、VCOの出力周波数のステップ変化の際、VOC 305の
出力信号における不連続性の恐れがなくなるということ
にある。第１の実施例の場合、その２つの交番する値の
間におけるVCO周波数の変化は、フレーム持続時間のわ
ずかな部分（例えば、1/10）で達成しなければならな
い。第２の実施例の場合、ループのロック時には、VCO
周波数は、２つの値の間で交番せず、入力データの転送
速度に等しい。
ター901を介して制御されるので、従って、VCO 305が極
めて高速の周波数制御を行なう必要がなくなるというこ
とと、VCOの出力周波数のステップ変化の際、VOC 305の
出力信号における不連続性の恐れがなくなるということ
にある。第１の実施例の場合、その２つの交番する値の
間におけるVCO周波数の変化は、フレーム持続時間のわ
ずかな部分（例えば、1/10）で達成しなければならな
い。第２の実施例の場合、ループのロック時には、VCO
周波数は、２つの値の間で交番せず、入力データの転送
速度に等しい。
第３の実施例 簡略にするため、第20b図の場合と同様、第14図、第1
8図、及び第19図に示す第３の実施例には、１つのセレ
クタ304が設けられている。ただし、所望の場合には、
セレクタ304を省略して、第20a図に示すように、位相検
出器302のクロックリード線に分周器306を挿入すること
によって、あるいは、第４図に関連して前述のように、
２つのセレクタ304−1;304−２を利用することによっ
て、本実施例を実現することも可能である。
8図、及び第19図に示す第３の実施例には、１つのセレ
クタ304が設けられている。ただし、所望の場合には、
セレクタ304を省略して、第20a図に示すように、位相検
出器302のクロックリード線に分周器306を挿入すること
によって、あるいは、第４図に関連して前述のように、
２つのセレクタ304−1;304−２を利用することによっ
て、本実施例を実現することも可能である。
位相変調によるサンプリングポイントのディザリング
を阻止する１つの方法は、第14図に示すように、分相器
307と位相検出器302のクロック入力リード線との間に、
位相変調器902を配置することである。この実施例の場
合、位相変調器902に生じるクロックエッジの静的移相
によって、サンプリングポイントの静的タイミングエラ
ーが生じることになる。これを回避するため、第14図の
位相変調器902は、静的移相を導入するようなことがあ
ってはならない（すなわち、平均移相がゼロでなければ
ならない）。しかしながら、位相の変調を行う一方で、
平均移相がゼロに等しくなるようにしておくには、第14
図の位相変調器902は、位相を進めたり、遅らせたりす
ることと、位相変調範囲Ｐがゼロ移相に対し対称をなす
ようにすることの両方が可能でなければならない。こう
した位相検出器302の実施例の１つが、第15図に概略図
で示されているが、これは、バラクタ151で容量を制御
することが可能なLCネットワークで構成されている。第
15図の回路は、第12図の回路と同様である。出力の両端
に接続されたインダクタＬは、入力ビット転送速度で
（すわなち、ロック実施後、VCOが動作する周波数
で）、直列に接続された範囲中心のバラクタ容量及びバ
イパスコンデンサＣと共振するように選択される。該回
路は、分相器307の準正弦出力を想定したものである。
共振すると、入力と出力の位相差は、ゼロになる。バラ
クタ容量が増して、範囲中心値を超えると、出力位相に
遅延を生じることになる。バラクタ容量が減ると、出力
位相が進むことになる。代替案として、バラクタ制御式
RCネットワーク（第12図に示す）またはしきい値制御式
論理ゲート（第13図）が、位相変調器902として用いる
のに適しているが、第12図及び第13図のこうした回路
は、位相検出器302に加えられる位相クロック信号を遅
らせることだけしかできないので、第12図または第13図
に示す回路に対し固定進相回路をカスケード接続で加え
る必要がある。第16図には、シンプルな進相回路の一例
が示されているが、やはり、準正弦信号を想定したもの
である。
を阻止する１つの方法は、第14図に示すように、分相器
307と位相検出器302のクロック入力リード線との間に、
位相変調器902を配置することである。この実施例の場
合、位相変調器902に生じるクロックエッジの静的移相
によって、サンプリングポイントの静的タイミングエラ
ーが生じることになる。これを回避するため、第14図の
位相変調器902は、静的移相を導入するようなことがあ
ってはならない（すなわち、平均移相がゼロでなければ
ならない）。しかしながら、位相の変調を行う一方で、
平均移相がゼロに等しくなるようにしておくには、第14
図の位相変調器902は、位相を進めたり、遅らせたりす
ることと、位相変調範囲Ｐがゼロ移相に対し対称をなす
ようにすることの両方が可能でなければならない。こう
した位相検出器302の実施例の１つが、第15図に概略図
で示されているが、これは、バラクタ151で容量を制御
することが可能なLCネットワークで構成されている。第
15図の回路は、第12図の回路と同様である。出力の両端
に接続されたインダクタＬは、入力ビット転送速度で
（すわなち、ロック実施後、VCOが動作する周波数
で）、直列に接続された範囲中心のバラクタ容量及びバ
イパスコンデンサＣと共振するように選択される。該回
路は、分相器307の準正弦出力を想定したものである。
共振すると、入力と出力の位相差は、ゼロになる。バラ
クタ容量が増して、範囲中心値を超えると、出力位相に
遅延を生じることになる。バラクタ容量が減ると、出力
位相が進むことになる。代替案として、バラクタ制御式
RCネットワーク（第12図に示す）またはしきい値制御式
論理ゲート（第13図）が、位相変調器902として用いる
のに適しているが、第12図及び第13図のこうした回路
は、位相検出器302に加えられる位相クロック信号を遅
らせることだけしかできないので、第12図または第13図
に示す回路に対し固定進相回路をカスケード接続で加え
る必要がある。第16図には、シンプルな進相回路の一例
が示されているが、やはり、準正弦信号を想定したもの
である。
位相検出器302のクロックラインにおける位相変調器9
02の静的位相遅延が、サンプラー303のクロックライン
における等しい固定位相遅延によって補償される場合、
第14図の位相変調器902に進相素子を必要としなくな
る。位相変調器902における進相素子の必要性をなくす
本発明の教示に従って構成された回路の実施例の１つ
が、第18図の概略図で示されているが、これには、整合
のとれた位相変調器902−１及び902−２が含まれてい
る。位相変調器902−１は、第14図の実施例における位
相変調器902と同様に接続されており、位相変調器902−
２は、サンプラー303に加えられる分相器307の周力信号
に位相変調を加えるよう接続されている。位相変調器90
2−１に加えられる位相変調信号の平均値に等しい直流
電圧を位相変調器902−２に供給するため、位相変調器9
02−２は、低域通過フィルター181によって調整された
位相変調器用信号源903から、その位相変調制御信号を
受信するようになっている。代替案として、位相変調器
902−１に加えられる位相変調信号の平均値に等しい直
流電圧を発生する別の手段を利用して、位相変調器902
−２に対して位相変調信号を供給することも可能であ
る。整合のとれた変調器902−１及び902−２の静的位相
エラーのドリフトは、ほぼ同一であり、従って、その効
果は相殺されることになる。この実施例の場合、分相器
307の出力信号は、デューティ・サイクルがほぼ50％で
あり、分相器307は、第７図に関連して既に述べたよう
に、デューティ・サイクル制御回路要素を備えたものと
して都合よく形成することができる。
02の静的位相遅延が、サンプラー303のクロックライン
における等しい固定位相遅延によって補償される場合、
第14図の位相変調器902に進相素子を必要としなくな
る。位相変調器902における進相素子の必要性をなくす
本発明の教示に従って構成された回路の実施例の１つ
が、第18図の概略図で示されているが、これには、整合
のとれた位相変調器902−１及び902−２が含まれてい
る。位相変調器902−１は、第14図の実施例における位
相変調器902と同様に接続されており、位相変調器902−
２は、サンプラー303に加えられる分相器307の周力信号
に位相変調を加えるよう接続されている。位相変調器90
2−１に加えられる位相変調信号の平均値に等しい直流
電圧を位相変調器902−２に供給するため、位相変調器9
02−２は、低域通過フィルター181によって調整された
位相変調器用信号源903から、その位相変調制御信号を
受信するようになっている。代替案として、位相変調器
902−１に加えられる位相変調信号の平均値に等しい直
流電圧を発生する別の手段を利用して、位相変調器902
−２に対して位相変調信号を供給することも可能であ
る。整合のとれた変調器902−１及び902−２の静的位相
エラーのドリフトは、ほぼ同一であり、従って、その効
果は相殺されることになる。この実施例の場合、分相器
307の出力信号は、デューティ・サイクルがほぼ50％で
あり、分相器307は、第７図に関連して既に述べたよう
に、デューティ・サイクル制御回路要素を備えたものと
して都合よく形成することができる。
第19図の実施例に示すように、位相変調によるサンプ
ルポイントに対するデイザリングを防止するための代替
技法は、分相器307を省略して、180度の中心位置にデイ
ザリングを生じる移相を伴う、位相検出器302に対する
クロックラインに位相変調器191を設けることである。
このタイプの位相変調器の実施例の１つは、例えば、第
17図に示すインダクタＬと一様にみなすことができる位
相反転変圧器によって、第15図の位相変調器を相補する
ことにより実現可能になる。やはり、この信号には、準
正弦形状が備わっているものと想定する。
ルポイントに対するデイザリングを防止するための代替
技法は、分相器307を省略して、180度の中心位置にデイ
ザリングを生じる移相を伴う、位相検出器302に対する
クロックラインに位相変調器191を設けることである。
このタイプの位相変調器の実施例の１つは、例えば、第
17図に示すインダクタＬと一様にみなすことができる位
相反転変圧器によって、第15図の位相変調器を相補する
ことにより実現可能になる。やはり、この信号には、準
正弦形状が備わっているものと想定する。
上述の実施例のそれぞれにおいて、必要とされるの
は、サンプラー303をトリガーするクロックエッジが、
第20a図の分周器306または第20b図及び第４図の位相検
出器302をトリガーするクロックエッジの、一連の平均
位置の中心に位置して、サンプリングポイントの適正位
置をビット時間間隔の中心に確保することである。第20
a図、第20b図、第４図、及び、第９図の実施例の場合、
分相器307の出力信号のデューティ・サイクルが50％で
ある限り、この条件に合致する。さらに、第14図及び第
19図の実施例の場合、正確なサンプリングポイントのタ
イミングを確保するためには、位相変調器における静的
移相対時間及び温度が極めて安定した状態にあることを
必要とする。同様に、第18図の実施例の場合、正確なサ
ンプリングポイントのタイミングを確保するためには、
位相変調器902−１及び902−２における静的移相対時間
及び温度が互いに正確に追従することを必要とする。
は、サンプラー303をトリガーするクロックエッジが、
第20a図の分周器306または第20b図及び第４図の位相検
出器302をトリガーするクロックエッジの、一連の平均
位置の中心に位置して、サンプリングポイントの適正位
置をビット時間間隔の中心に確保することである。第20
a図、第20b図、第４図、及び、第９図の実施例の場合、
分相器307の出力信号のデューティ・サイクルが50％で
ある限り、この条件に合致する。さらに、第14図及び第
19図の実施例の場合、正確なサンプリングポイントのタ
イミングを確保するためには、位相変調器における静的
移相対時間及び温度が極めて安定した状態にあることを
必要とする。同様に、第18図の実施例の場合、正確なサ
ンプリングポイントのタイミングを確保するためには、
位相変調器902−１及び902−２における静的移相対時間
及び温度が互いに正確に追従することを必要とする。
第14図の実施例の場合、分相器307による出力信号の5
0％のデューティ・サイクルからの偏差は、移相変調器9
02における静的移相対を補償することによって、すなわ
ち、適正な非ゼロ平均値の移相変調によって補正するこ
とができる。第18図の実施例の場合、移相変調器902−
１と902−２の静的移相間における差を適正にすること
によって、すなわち、２つの変調器駆動電圧の直流成分
間における差を適正にすることによって、同じ結果を得
ることができる。本発明の実施例の１つでは、１つ以上
の変調器を制御する回路によって、クロックのデューテ
ィ・サイクルと変調器の静的ドリフトの両方によるサン
プリングポイントの位置に対する悪影響が防止される。
0％のデューティ・サイクルからの偏差は、移相変調器9
02における静的移相対を補償することによって、すなわ
ち、適正な非ゼロ平均値の移相変調によって補正するこ
とができる。第18図の実施例の場合、移相変調器902−
１と902−２の静的移相間における差を適正にすること
によって、すなわち、２つの変調器駆動電圧の直流成分
間における差を適正にすることによって、同じ結果を得
ることができる。本発明の実施例の１つでは、１つ以上
の変調器を制御する回路によって、クロックのデューテ
ィ・サイクルと変調器の静的ドリフトの両方によるサン
プリングポイントの位置に対する悪影響が防止される。
以下の説明は、やはり、同様に、セレクタ304を利用
するか、あるいは、これを省略して、位相検出器302の
クロックラインに分周器306を挿入した構造に関連した
ものである。簡略化のため、以下の説明は、セレクタ30
4の利用を想定したものとする。
するか、あるいは、これを省略して、位相検出器302の
クロックラインに分周器306を挿入した構造に関連した
ものである。簡略化のため、以下の説明は、セレクタ30
4の利用を想定したものとする。
サンプリングポイントの位置にずれを生じる全ての原
因によるエラーを補償するため、サンプラー303に加え
られるクロックと、位相検出器302に加えられるクロッ
クの間の平均的な位相差が、求められる。この位相差
が、適正な値である180度以外の場合には、補正作用が
働くことになる。自動的にこの決定を行ない、補正作用
を働かせる回路の実施例の１つが、第21図に示されてお
り、その波形が第22図に示されている。
因によるエラーを補償するため、サンプラー303に加え
られるクロックと、位相検出器302に加えられるクロッ
クの間の平均的な位相差が、求められる。この位相差
が、適正な値である180度以外の場合には、補正作用が
働くことになる。自動的にこの決定を行ない、補正作用
を働かせる回路の実施例の１つが、第21図に示されてお
り、その波形が第22図に示されている。
第21図に示すように、２つの整合のとれたフリップフ
ロップが、サンプラー303及び位相検出器302に加えられ
るクロック信号を受信する、それぞれのクロック入力リ
ード線に接続されている。フリップフロップ211が、ト
グルフリップフロップとして働き、フリップフロップ21
2は、シフトレジスタ段として働く。それぞれ、フリッ
プフロップ211、212の出力信号である第22図のQ1及びQ2
は、それぞれデューティ・サイクルが50％のパルスであ
る。位相検出器のクロックの位相変調と、結果生じるQ2
出力信号のデイザーが、第22図におけるそれぞれの遷移
を拡大して示されている。Q2出力信号は、２つの排他的
ORゲート213、214のそれぞれについて、第１の入力リー
ド線に送られる。排他的ORゲート213の第２の入力リー
ド線に対し、Q1出力信号が加えられ、その逆が、排他的
ORゲート214の第２の入力に加えられる。排他的ORゲー
ト213及び214の出力信号は、アナログ減算器215によっ
て互いに減算したパルスであり、その差は、アナログ積
分器216によって積分される。排他的ORゲート213からの
出力パルスの直流成分が、排他的ORゲート214からの出
力パルスの直流成分と整合するまで、積分器216からの
出力電圧が変化する。排他的ORゲート213、214はぴった
り整合するので、同じ論理的高電圧レベルと論理的低電
圧レベルを備えていることになり、それらの出力信号Ａ
及びＢが、それぞれ、同一のデューティ・サイクル を有している場合、すなわち、サンプラー303に加えら
えたクロック信号の能動（正に向かう）遷移221が、位
相検出器302に加えられたクロック信号の能動（正に向
かう）遷移222の平均位相間における中心にある場合、
該出力信号の直流成分の整合がとれることになる。
ロップが、サンプラー303及び位相検出器302に加えられ
るクロック信号を受信する、それぞれのクロック入力リ
ード線に接続されている。フリップフロップ211が、ト
グルフリップフロップとして働き、フリップフロップ21
2は、シフトレジスタ段として働く。それぞれ、フリッ
プフロップ211、212の出力信号である第22図のQ1及びQ2
は、それぞれデューティ・サイクルが50％のパルスであ
る。位相検出器のクロックの位相変調と、結果生じるQ2
出力信号のデイザーが、第22図におけるそれぞれの遷移
を拡大して示されている。Q2出力信号は、２つの排他的
ORゲート213、214のそれぞれについて、第１の入力リー
ド線に送られる。排他的ORゲート213の第２の入力リー
ド線に対し、Q1出力信号が加えられ、その逆が、排他的
ORゲート214の第２の入力に加えられる。排他的ORゲー
ト213及び214の出力信号は、アナログ減算器215によっ
て互いに減算したパルスであり、その差は、アナログ積
分器216によって積分される。排他的ORゲート213からの
出力パルスの直流成分が、排他的ORゲート214からの出
力パルスの直流成分と整合するまで、積分器216からの
出力電圧が変化する。排他的ORゲート213、214はぴった
り整合するので、同じ論理的高電圧レベルと論理的低電
圧レベルを備えていることになり、それらの出力信号Ａ
及びＢが、それぞれ、同一のデューティ・サイクル を有している場合、すなわち、サンプラー303に加えら
えたクロック信号の能動（正に向かう）遷移221が、位
相検出器302に加えられたクロック信号の能動（正に向
かう）遷移222の平均位相間における中心にある場合、
該出力信号の直流成分の整合がとれることになる。
積分器216の帯域幅はデイザー周波数よりはるかに低
く選択されるので、位相検出器のクロックのデイザー
は、アナログ積分器216の出力電圧に対し無視できる程
度の影響しか与えない。第23図、第24図、及び、第25図
には、アナログ積分器216の出力リード線217における信
号が、それぞれ、第14図、第18図、及び第19図の回路に
関連していかに用いられるかが示されている。第23図及
び第25図の実施例の場合、積分器216からの出力電圧
は、アナログ総和器231によって、位相変調信号源903か
らの主位相変調器駆動信号と総和される、補助位相変調
器駆動信号として働く。第24図の実施例の場合、積分器
216の出力電圧は、サンプラー303のクロックラインにお
ける位相変調器902−２を駆動する。第21図のアナログ
減算器215の入力の極性を適正に選択することによって
（または、ループ内の任意の部分における極性）、自己
調整フィードバッククループが形成されるが、これは、
位相変調器の静的移相の変化、分相器の出力信号に関す
るデューティ・サイクルの50％からの偏差、及び、積分
器216の出力電圧における補正変化の全てによって、ま
たは、そのいずれかによって生じるサンプリングポイン
トの位置の偏差に対応するものである。
く選択されるので、位相検出器のクロックのデイザー
は、アナログ積分器216の出力電圧に対し無視できる程
度の影響しか与えない。第23図、第24図、及び、第25図
には、アナログ積分器216の出力リード線217における信
号が、それぞれ、第14図、第18図、及び第19図の回路に
関連していかに用いられるかが示されている。第23図及
び第25図の実施例の場合、積分器216からの出力電圧
は、アナログ総和器231によって、位相変調信号源903か
らの主位相変調器駆動信号と総和される、補助位相変調
器駆動信号として働く。第24図の実施例の場合、積分器
216の出力電圧は、サンプラー303のクロックラインにお
ける位相変調器902−２を駆動する。第21図のアナログ
減算器215の入力の極性を適正に選択することによって
（または、ループ内の任意の部分における極性）、自己
調整フィードバッククループが形成されるが、これは、
位相変調器の静的移相の変化、分相器の出力信号に関す
るデューティ・サイクルの50％からの偏差、及び、積分
器216の出力電圧における補正変化の全てによって、ま
たは、そのいずれかによって生じるサンプリングポイン
トの位置の偏差に対応するものである。
本発明のロック捕捉プロセスは、第２の実施例に関し
て説明したものと同一である。サンプラー303のクロッ
クライン及び第21図の位相平衡回路の両方または一方に
位相変調器を加えると、ロックイン手順には影響が及ば
ない。
て説明したものと同一である。サンプラー303のクロッ
クライン及び第21図の位相平衡回路の両方または一方に
位相変調器を加えると、ロックイン手順には影響が及ば
ない。
第２と第３の実施例の両方について、より明らかにす
るめ、数値例を以下に示す： 仮定： 受信データの公称ビット 転送速度:2000MHz 公称フレーム転送速度:100MHz（フレーム当り20ビッ
トの時間間隔） 受信データのビット転送 速度の公差：±300kHz VCOの中心周波数の公差：±300kHz VCOの同調範囲：±1MHz 位相変調信号の周波数:Fm＝5MHz 位相変調の振幅:20度をピーク・ツー・ピーク値とす
るビット時間間隔、すなわち、28ピコ秒のピーク・ツー
・ピーク値 位相変調の波形：正弦波 受信データはジッタがなく、 フリップフロップには、ヒステリシスがない。
るめ、数値例を以下に示す： 仮定： 受信データの公称ビット 転送速度:2000MHz 公称フレーム転送速度:100MHz（フレーム当り20ビッ
トの時間間隔） 受信データのビット転送 速度の公差：±300kHz VCOの中心周波数の公差：±300kHz VCOの同調範囲：±1MHz 位相変調信号の周波数:Fm＝5MHz 位相変調の振幅:20度をピーク・ツー・ピーク値とす
るビット時間間隔、すなわち、28ピコ秒のピーク・ツー
・ピーク値 位相変調の波形：正弦波 受信データはジッタがなく、 フリップフロップには、ヒステリシスがない。
サンプラー303に加えられうクロック信号にデイザリ
ングを施さない、第３の実施例について、サンプリング
ポイント位置のビット時間間隔の中心からの最大偏差を
まず検討してみることにする。
ングを施さない、第３の実施例について、サンプリング
ポイント位置のビット時間間隔の中心からの最大偏差を
まず検討してみることにする。
VCO 305ん中心周波数が、周波数の公差によって起こ
りうる最大値だけ、すなわち、全体で２・300kHz＝600k
Hzだけ受信データのビット転送速度とは異なる場合に、
最悪のケースの偏差が生じることになる。この最悪の場
合における受信データのビット転送速度を整合させるた
めには、VCO305の周波数は、その中心周波数から600kHz
だけシフトしなければならない。600kHzの最大差を安全
に調整するためには、±1MHzのフルスケールの同調範囲
が、相応である。この2MHzの同調範囲（及び線形周波数
制御）の場合、VCO305に加えられる制御電圧は、600kHz
の周波数偏移を得るには、その全範囲の中心から該範囲
の30％だけ変化しなければならない。VCOの制御電圧
は、セレクタ304の出力電圧の直流成分であり、制御電
圧の全範囲は、セレクタ304の出力信号に関する０％〜1
00％のデューティ・サイクルの範囲に相当する。従っ
て、VCOの制御電圧をその範囲の30％だけ変化させるた
めには、セレクタ304の出力信号に関するデューティ・
サイクルは、30％だけ、すなわち、周波数の変化の方向
に従って、50％〜20％または〜80％だけ変化しなければ
ならない。ループがロックされると、セレクタ304の出
力信号のデューティ・サイクルは、位相検出器に加えら
れたクロック信号のディザー範囲に関連し、マスター遷
移の位置によって求められる。第11図には、マスター遷
移、そのデイザー範囲Ｐを含む位相検出器のクロックエ
ッジ、及び、正弦波の位相変調波形が示されている。変
調正弦波のS1部分において、クロックエッジは、マスタ
ー遷移後に発生し、従って、セレクタ304の出力信号
は、高くなる。変調正弦波のS2部分において、セレクタ
304の出力信号は、低くなる。デューティ・サイクル
は、ｑ＝S1/（S1＋S2）になる。正弦波の位相変調波形
によってｑのデューティ・サイクルを得るためには、マ
スター遷移は、 E/P＝（1/2）・sin（（0.5−ｑ）・180度） とした場合、Ｅの係数だけ変調範囲Ｐの中心からずれな
ければならない。
りうる最大値だけ、すなわち、全体で２・300kHz＝600k
Hzだけ受信データのビット転送速度とは異なる場合に、
最悪のケースの偏差が生じることになる。この最悪の場
合における受信データのビット転送速度を整合させるた
めには、VCO305の周波数は、その中心周波数から600kHz
だけシフトしなければならない。600kHzの最大差を安全
に調整するためには、±1MHzのフルスケールの同調範囲
が、相応である。この2MHzの同調範囲（及び線形周波数
制御）の場合、VCO305に加えられる制御電圧は、600kHz
の周波数偏移を得るには、その全範囲の中心から該範囲
の30％だけ変化しなければならない。VCOの制御電圧
は、セレクタ304の出力電圧の直流成分であり、制御電
圧の全範囲は、セレクタ304の出力信号に関する０％〜1
00％のデューティ・サイクルの範囲に相当する。従っ
て、VCOの制御電圧をその範囲の30％だけ変化させるた
めには、セレクタ304の出力信号に関するデューティ・
サイクルは、30％だけ、すなわち、周波数の変化の方向
に従って、50％〜20％または〜80％だけ変化しなければ
ならない。ループがロックされると、セレクタ304の出
力信号のデューティ・サイクルは、位相検出器に加えら
れたクロック信号のディザー範囲に関連し、マスター遷
移の位置によって求められる。第11図には、マスター遷
移、そのデイザー範囲Ｐを含む位相検出器のクロックエ
ッジ、及び、正弦波の位相変調波形が示されている。変
調正弦波のS1部分において、クロックエッジは、マスタ
ー遷移後に発生し、従って、セレクタ304の出力信号
は、高くなる。変調正弦波のS2部分において、セレクタ
304の出力信号は、低くなる。デューティ・サイクル
は、ｑ＝S1/（S1＋S2）になる。正弦波の位相変調波形
によってｑのデューティ・サイクルを得るためには、マ
スター遷移は、 E/P＝（1/2）・sin（（0.5−ｑ）・180度） とした場合、Ｅの係数だけ変調範囲Ｐの中心からずれな
ければならない。
デューティ・サイクルをｑ＝50％からｑ＝80％（600k
Hzの周波数差を調整するのに必要）へ変化させるには、
Ｅ＝Ｐの40％になる。前に仮定したように、Ｐ＝20度を
ピーク・ツー・ピークデイザーとすると、Ｅ＝−８度に
なる。
Hzの周波数差を調整するのに必要）へ変化させるには、
Ｅ＝Ｐの40％になる。前に仮定したように、Ｐ＝20度を
ピーク・ツー・ピークデイザーとすると、Ｅ＝−８度に
なる。
三角波の位相変調波形であれば、E/P＝0.5−ｑであ
り、ｑ＝80％の場合、Ｅ＝Ｐの30％になる。
り、ｑ＝80％の場合、Ｅ＝Ｐの30％になる。
第14図、第18図、第19図、第23図、第24図、及び、第
25図の実施例の場合、サンプラー303に加えられるクロ
ックには、デイザリングが施されないが、その位置は、
マスタ遷移に対する位相検出器のクロックエッジの静的
エラーに従うことになる。該エラーがＥに等しいけれ
ば、ビット時間間隔の中心に対するサンプリングポイン
トの位置のエラーも、Ｅになる。従って、上記数値例の
場合、サンプリングポイントの位置エラーは、ビット時
間間隔の中心に対して位相の±８度にまでなる可能性が
ある。
25図の実施例の場合、サンプラー303に加えられるクロ
ックには、デイザリングが施されないが、その位置は、
マスタ遷移に対する位相検出器のクロックエッジの静的
エラーに従うことになる。該エラーがＥに等しいけれ
ば、ビット時間間隔の中心に対するサンプリングポイン
トの位置のエラーも、Ｅになる。従って、上記数値例の
場合、サンプリングポイントの位置エラーは、ビット時
間間隔の中心に対して位相の±８度にまでなる可能性が
ある。
第２の実施例の場合（第９図）、サンプラ303に加え
られるクロックは、位相検出器302に加えられるクロッ
クのデイザーに従うことになる。従って、上記数値例の
場合、サンプリングポイントの位置のエラーは、±18度
に達する可能性がある（すなわち、前パラグラフに述べ
た静的エラーの±８度プラスデイザーの±10度）。
られるクロックは、位相検出器302に加えられるクロッ
クのデイザーに従うことになる。従って、上記数値例の
場合、サンプリングポイントの位置のエラーは、±18度
に達する可能性がある（すなわち、前パラグラフに述べ
た静的エラーの±８度プラスデイザーの±10度）。
これらのエラーを減少させる方法の１つは、デイザー
振幅Ｐを減少させることである。Ｐ範囲の下方は、受信
したマスター遷移のジッタ及びフリップフロップのヒス
テリシスによって制限される。
振幅Ｐを減少させることである。Ｐ範囲の下方は、受信
したマスター遷移のジッタ及びフリップフロップのヒス
テリシスによって制限される。
第２の実施例における静的エラー、及び、第３の実施
例における総合エラーを減少させるもう１つの方法は、
低域通過フィルター901の出力リード線とVCO 305の制御
入力リード線の間に利得を生じるようにすることであ
る。ただし、VCO305の制御入力リート線に加えられる信
号が、セレクタ304の出力信号の交流成分を絶対に含む
ことがないようにするには（VCO 305の出力信号におけ
る位相の不連続性を回避するため）、低域通過フィルタ
ー901の時定数が、比例して増大しなければならない。
この結果、例えば、受信信号にデータが含まれておら
ず、従って、セレクタ304の出力信号が、常に高いか、
あるいは、低いという場合には、ループの回復時間が長
くなる。
例における総合エラーを減少させるもう１つの方法は、
低域通過フィルター901の出力リード線とVCO 305の制御
入力リード線の間に利得を生じるようにすることであ
る。ただし、VCO305の制御入力リート線に加えられる信
号が、セレクタ304の出力信号の交流成分を絶対に含む
ことがないようにするには（VCO 305の出力信号におけ
る位相の不連続性を回避するため）、低域通過フィルタ
ー901の時定数が、比例して増大しなければならない。
この結果、例えば、受信信号にデータが含まれておら
ず、従って、セレクタ304の出力信号が、常に高いか、
あるいは、低いという場合には、ループの回復時間が長
くなる。
第４の実施例 本実施例の場合、周波数制御が緩慢な従来のVCOを利
用するが、第１の実施例のサンプリングポイント位置の
エラーが少ないという長所は、維持される。
用するが、第１の実施例のサンプリングポイント位置の
エラーが少ないという長所は、維持される。
従来の制御が緩慢なVCO 261、積分器262、及び、位相
変調器263を備えた第26図の回路によって周波数のスイ
ッチングの高速なVCOがエミュレートされる。第20a図、
第20b図、及び、第４図に用いられているような高速周
波数スイッチングVCOの場合、マスター遷移と選択した
クロックエッジとの位相差は、第５図及び第６図に示す
ように、受信信号のビット転送速度と瞬時クロック周波
数との差の時間積分に等しい。第27図の場合、従来の
“緩慢な"VCO 261は、低域通過フィルター264に電圧V2
（セレクタ304の出力）を通し、急速な過渡が残存する
ことが絶対にないようにして導き出される制御電圧V1に
よって、制御を受けることになる。代替案として、セレ
クタ304を省略して、位相検出器302のクロックリード線
に分周器306を位置すれば、電圧V2は、位相検出器302の
出力電圧になる。差動入力リード線を備えた電圧積分器
262によって、低域通過フィルター264の入力電圧V2と出
力電圧V1との差が積分される。積分器262は、緩慢な制
御を受けるVCO 261によって発生するクロック信号に変
調を施す、位相変調器263の制御を行なう出力電圧V3を
発生する。
変調器263を備えた第26図の回路によって周波数のスイ
ッチングの高速なVCOがエミュレートされる。第20a図、
第20b図、及び、第４図に用いられているような高速周
波数スイッチングVCOの場合、マスター遷移と選択した
クロックエッジとの位相差は、第５図及び第６図に示す
ように、受信信号のビット転送速度と瞬時クロック周波
数との差の時間積分に等しい。第27図の場合、従来の
“緩慢な"VCO 261は、低域通過フィルター264に電圧V2
（セレクタ304の出力）を通し、急速な過渡が残存する
ことが絶対にないようにして導き出される制御電圧V1に
よって、制御を受けることになる。代替案として、セレ
クタ304を省略して、位相検出器302のクロックリード線
に分周器306を位置すれば、電圧V2は、位相検出器302の
出力電圧になる。差動入力リード線を備えた電圧積分器
262によって、低域通過フィルター264の入力電圧V2と出
力電圧V1との差が積分される。積分器262は、緩慢な制
御を受けるVCO 261によって発生するクロック信号に変
調を施す、位相変調器263の制御を行なう出力電圧V3を
発生する。
“緩慢な"VCO 261の制御特性が線形であると仮定すれ
ば： △ｆ＝k1・V1 ここで、 △ｆ＝VCOの周波数の変化； k1＝VCOの利得係数； 及び V1＝VCO 261に加えられる制御電圧。
ば： △ｆ＝k1・V1 ここで、 △ｆ＝VCOの周波数の変化； k1＝VCOの利得係数； 及び V1＝VCO 261に加えられる制御電圧。
さらに、積分器262が線形であると仮定すれば： V3＝k2・（∫（V2−V1）dt） ここで、 V3＝積分器262の出力電圧； k2＝比例係数； 及び、 V2＝低域通過フィルター264に対する入力電圧。
位相変調器263の動作が、以下のように表わされるも
のと仮定する： （φ２−φ１）＝k3・V3; ここで、 φ１＝位相変調器263に加えられる入力信号の位相； φ２＝位相変調器263からの出力信号の位相； k3＝位相検出器の利得係数。
のと仮定する： （φ２−φ１）＝k3・V3; ここで、 φ１＝位相変調器263に加えられる入力信号の位相； φ２＝位相変調器263からの出力信号の位相； k3＝位相検出器の利得係数。
緩慢なVCO 261が従うことが可能な速度で、V1が変化
するものと仮定すると、VCO 261の出力信号の位相変化
φ１は： φ１＝∫△fdt＝∫（k1・V1）dt 位相変調器263の出力信号の位相φ２は： φ２＝φ１＋k3・V3 ＝∫（k1・V1）dt＋k3・k2 ・∫（V2−V1）dt k1＝k2・k3であれば： φ２＝∫（k1・V2）dt 最後の式によれば、第26図の回路260は、周波数制御
電圧V2、所望の位相φ２の出力信号、“緩慢”なVCO 26
1とは無関係な応答速度を有し、位相の連続性が積分器2
62の出力電圧に不連続性のないことによって保証された
“複合VCO"としての働きをする。
するものと仮定すると、VCO 261の出力信号の位相変化
φ１は： φ１＝∫△fdt＝∫（k1・V1）dt 位相変調器263の出力信号の位相φ２は： φ２＝φ１＋k3・V3 ＝∫（k1・V1）dt＋k3・k2 ・∫（V2−V1）dt k1＝k2・k3であれば： φ２＝∫（k1・V2）dt 最後の式によれば、第26図の回路260は、周波数制御
電圧V2、所望の位相φ２の出力信号、“緩慢”なVCO 26
1とは無関係な応答速度を有し、位相の連続性が積分器2
62の出力電圧に不連続性のないことによって保証された
“複合VCO"としての働きをする。
直流信号は、低域通過フィルターを通っても減衰しな
いので、低域通過フィルターの入力における信号の直流
成分は、低域通過フィルターの出力における信号の直流
成分と等しい。積分器の差動入力端子は、それぞれ、低
域通過フィルターの入力と出力に接続されている。これ
ら２つの接続点における直流成分が同じであれば、積分
器の２つの入力端子間における直流電圧の差がなくな
る。積分器は、低域通過フィルターの入力信号と出力信
号との差に等しい交流信号によってのみ駆動される。交
流信号の平均値は、定義により、ゼロである。平均値が
ゼロの関数の積分は、平均勾配がゼロの関数である。平
均勾配がゼロの関数は、束縛される。すなわち、制限な
しに増大することはできない。さらに、積分器262の入
力電圧に直流成分が含まれていなければ、積分器の正し
い関数の適用は、交流信号に限定しなければならない。
この結果、積分器の差動入力におけるオフセット電圧あ
るいはオフセット電流といった固有の直流エラーの影響
を、交流結合によって排除することが可能になるので、
積分器の実現が容易になる。
いので、低域通過フィルターの入力における信号の直流
成分は、低域通過フィルターの出力における信号の直流
成分と等しい。積分器の差動入力端子は、それぞれ、低
域通過フィルターの入力と出力に接続されている。これ
ら２つの接続点における直流成分が同じであれば、積分
器の２つの入力端子間における直流電圧の差がなくな
る。積分器は、低域通過フィルターの入力信号と出力信
号との差に等しい交流信号によってのみ駆動される。交
流信号の平均値は、定義により、ゼロである。平均値が
ゼロの関数の積分は、平均勾配がゼロの関数である。平
均勾配がゼロの関数は、束縛される。すなわち、制限な
しに増大することはできない。さらに、積分器262の入
力電圧に直流成分が含まれていなければ、積分器の正し
い関数の適用は、交流信号に限定しなければならない。
この結果、積分器の差動入力におけるオフセット電圧あ
るいはオフセット電流といった固有の直流エラーの影響
を、交流結合によって排除することが可能になるので、
積分器の実現が容易になる。
第27図には、第20b図の回路に代替実施例が示されて
いるが、この場合、第20b図のVCO 305の代わりに、第26
図の回路要素260が用いられている。積分器262と位相変
調器263の両方または一方によって発生する静的位相エ
ラーによって、VCOの周波数にゆるやかな変化が生じる
ことになる。VCOの周波数の変化から累積されたVCOの位
相の変化によって、積分器または変調器の位相エラーが
補償され、VCOの周波数は、入力ビットの転送速度に等
しいもとの値にまで戻る。
いるが、この場合、第20b図のVCO 305の代わりに、第26
図の回路要素260が用いられている。積分器262と位相変
調器263の両方または一方によって発生する静的位相エ
ラーによって、VCOの周波数にゆるやかな変化が生じる
ことになる。VCOの周波数の変化から累積されたVCOの位
相の変化によって、積分器または変調器の位相エラーが
補償され、VCOの周波数は、入力ビットの転送速度に等
しいもとの値にまで戻る。
第１の実施例（第27図の回路によってエミュレートさ
れる）で述べたように、ロック時、選択したクロックエ
ッジの位相は、わずかに前後に変化しているので、クロ
ックエッジは、マスター遷移の直前及び前後に、交互に
生じることになる。このクロックの位相変化は、ビット
時間間隔のうちごくわずかな部分でしかない。VCOから
の位相変調がなく、この移相が完全に位相変調器によっ
て生じたものであるとしても、必要とされる位相変調器
263の動作範囲は、ほんの数度にすきず、第12図及び第1
3図に示す位相変調器によって簡単に満たされる。
れる）で述べたように、ロック時、選択したクロックエ
ッジの位相は、わずかに前後に変化しているので、クロ
ックエッジは、マスター遷移の直前及び前後に、交互に
生じることになる。このクロックの位相変化は、ビット
時間間隔のうちごくわずかな部分でしかない。VCOから
の位相変調がなく、この移相が完全に位相変調器によっ
て生じたものであるとしても、必要とされる位相変調器
263の動作範囲は、ほんの数度にすきず、第12図及び第1
3図に示す位相変調器によって簡単に満たされる。
第27図に示す実施例が、ロック実施時にも、周波数検
出器を伴わない第１の実施例として働くようにするに
は、k1＝k2・k3の条件に加え、位相変調器263が、特定
の位相変調範囲Ｒを備えていなければならない。低域通
過フィルター264の単極の時定数がτと仮定すれば、必
要とされる位相変調の範囲は、およそ： Ｒ＝２・π・τ・（△ｆ）， ここで、△ｆは、VCOのエミュレートされた高速周波
数ステップである。
出器を伴わない第１の実施例として働くようにするに
は、k1＝k2・k3の条件に加え、位相変調器263が、特定
の位相変調範囲Ｒを備えていなければならない。低域通
過フィルター264の単極の時定数がτと仮定すれば、必
要とされる位相変調の範囲は、およそ： Ｒ＝２・π・τ・（△ｆ）， ここで、△ｆは、VCOのエミュレートされた高速周波
数ステップである。
低域通過フィルター264が２極フィルターで、両方の
極とも時定数がτの実施例の場合、必要とされる位相変
調範囲は、およそ： Ｒ＝４・π・τ・（△ｆ） 必要とする位相変調器の範囲がせいぜい45゜までのフ
ィルター時定数τの限界を求めるには（第12図及び第13
図の位相変調器により、簡単に実現される）、最初の実
施例で利用したのと同ぎ例を用いることになる： 受信データの公称ビット転送速度:2000MHz ビット転送速度の公差:300kHz VCO中心周波数fcの公差:300kHz エミュレートされた高速VCO周波数 ステップ（△ｆ）＝2MHz 単極低域通過フィルター264について結果生じる最大
時定数τは： τ＝R/（２・π・（△ｆ）） ＝（π/4）／（２・π・（△ｆ）） ＝1/（８・（△ｆ）） ＝1/（８・2E6） 62・５ナノ秒 ２極低域通過フィルター264の場合、２つの極のそれ
ぞれについて結果得られる最大時定数は、1/2、すなわ
ち、31.25ナノ秒である。
極とも時定数がτの実施例の場合、必要とされる位相変
調範囲は、およそ： Ｒ＝４・π・τ・（△ｆ） 必要とする位相変調器の範囲がせいぜい45゜までのフ
ィルター時定数τの限界を求めるには（第12図及び第13
図の位相変調器により、簡単に実現される）、最初の実
施例で利用したのと同ぎ例を用いることになる： 受信データの公称ビット転送速度:2000MHz ビット転送速度の公差:300kHz VCO中心周波数fcの公差:300kHz エミュレートされた高速VCO周波数 ステップ（△ｆ）＝2MHz 単極低域通過フィルター264について結果生じる最大
時定数τは： τ＝R/（２・π・（△ｆ）） ＝（π/4）／（２・π・（△ｆ）） ＝1/（８・（△ｆ）） ＝1/（８・2E6） 62・５ナノ秒 ２極低域通過フィルター264の場合、２つの極のそれ
ぞれについて結果得られる最大時定数は、1/2、すなわ
ち、31.25ナノ秒である。
該フィルターのいずれかがVCOの制御入力経路に配置
されると、制御電圧は、62.5ナノ秒の時定数より速く変
化することはできない。2000MHzのオシレータは、この
時間に125の周期を発生する。時定数が62.5ナノ秒以上
の制御電圧は、望ましくない位相の不連続性を生じるこ
とはないものと仮定しても、さしつかえない。
されると、制御電圧は、62.5ナノ秒の時定数より速く変
化することはできない。2000MHzのオシレータは、この
時間に125の周期を発生する。時定数が62.5ナノ秒以上
の制御電圧は、望ましくない位相の不連続性を生じるこ
とはないものと仮定しても、さしつかえない。
しかしながら、第27図の低域通過フィルター264の周
波数限界が、入力データ転送速度とVCOの中心周波数fc
との間における最大差すなわち600kHzに等しい場合につ
いても、検討してみることにする。これは、低域通過フ
ィルターの265ナノ秒の時定数に相当する。この低域通
過フィルターに関する第27図の回路が、ロック捕捉時に
も、第１の実施例として働くようにするには、位相変調
器の範囲は、およそ下記のようにならねばならない： Ｒ＝２・π・τ・（△ｆ） ＝２・π・265E−９・（2E6） ＝1.06・π ＝191゜ この範囲は、第12図及び第13図に示す位相変調器の能
力を超える。第27図の回路は、600kHzを限界とする低域
通過フィルター及び範囲がおよそ190゜未満の位相変調
器を装備した場合、第２及び第３の実施例について述べ
たロック捕捉と同様ロック捕捉プロセスを受けることに
なる。
波数限界が、入力データ転送速度とVCOの中心周波数fc
との間における最大差すなわち600kHzに等しい場合につ
いても、検討してみることにする。これは、低域通過フ
ィルターの265ナノ秒の時定数に相当する。この低域通
過フィルターに関する第27図の回路が、ロック捕捉時に
も、第１の実施例として働くようにするには、位相変調
器の範囲は、およそ下記のようにならねばならない： Ｒ＝２・π・τ・（△ｆ） ＝２・π・265E−９・（2E6） ＝1.06・π ＝191゜ この範囲は、第12図及び第13図に示す位相変調器の能
力を超える。第27図の回路は、600kHzを限界とする低域
通過フィルター及び範囲がおよそ190゜未満の位相変調
器を装備した場合、第２及び第３の実施例について述べ
たロック捕捉と同様ロック捕捉プロセスを受けることに
なる。
第５の実施例 第４の実施例（第１の実施例の場合も同様）の場合、
位相変調（第４の実施例では人偽的であり、第１の実施
例におけるVCOの周波数の高速スイッチングの結果生じ
る）は、位相検出器のフリップフロップに加えられるク
ロックにも、サンプラーのフリップフロップに加えられ
るクロックにも生じることになる。ロックが捕捉され、
データ送信が開始すると、これによって、ビット時間間
隔の中心からのデータサンプリングポイントの偏差が不
必要に増大することになる。これは、VCOの出力（第27
図に示す）から位相検出器のフリップフロップのクロッ
クラインへ（例えば第14図に示す）位相変調器の再位置
決めを行なうことによって、回避することが可能にな
る。
位相変調（第４の実施例では人偽的であり、第１の実施
例におけるVCOの周波数の高速スイッチングの結果生じ
る）は、位相検出器のフリップフロップに加えられるク
ロックにも、サンプラーのフリップフロップに加えられ
るクロックにも生じることになる。ロックが捕捉され、
データ送信が開始すると、これによって、ビット時間間
隔の中心からのデータサンプリングポイントの偏差が不
必要に増大することになる。これは、VCOの出力（第27
図に示す）から位相検出器のフリップフロップのクロッ
クラインへ（例えば第14図に示す）位相変調器の再位置
決めを行なうことによって、回避することが可能にな
る。
一般に、第５の望ましい実施例は、第３の望ましい実
施例の全ての変種、すなわち、第14図、第18図、第19
図、第21図、第23図、第24図、及び、第25図から構成さ
れるものであり、位相変調信号源903の代わりに、差動
入力が低域通過フィルターの入力と出力とにそれぞれ接
続されている、電圧積分決が用いられている。例えば、
第28図には、第14図に示す第３の望ましい実施例の変種
から導き出された第５の望ましい実施例が示されてい
る。
施例の全ての変種、すなわち、第14図、第18図、第19
図、第21図、第23図、第24図、及び、第25図から構成さ
れるものであり、位相変調信号源903の代わりに、差動
入力が低域通過フィルターの入力と出力とにそれぞれ接
続されている、電圧積分決が用いられている。例えば、
第28図には、第14図に示す第３の望ましい実施例の変種
から導き出された第５の望ましい実施例が示されてい
る。
開始シーケンス 上述の全ての実施例は、トレーニングシーケンス（第
2e図に示す）が、ロック捕捉プロセス時に送信されるこ
とを想定したものである。ただし、リンクの目的は、デ
ータを送信することにあり；従って、リンクの受信端が
ロックされて、初めて、リンク送信器によるデータ送信
の開始が可能になる。データ送信の適正な開始時間は、
送信器によって、下記のやり方で決めることが可能にな
っている： 第１の方法の場合、特定の回路構造について、受信側
ループの最悪の場合のロック捕捉時間を確認する。次
に、送信器に固定遅延を設け、これにより、開始時、少
なくとも受信側の最悪の場合のロック捕捉時間と同じ長
さの時間にわたって、トレーニングシーケンスの送信が
行なわれるようにする。送信器がデータ送信を開始する
と、受信器がロック状態になる。
2e図に示す）が、ロック捕捉プロセス時に送信されるこ
とを想定したものである。ただし、リンクの目的は、デ
ータを送信することにあり；従って、リンクの受信端が
ロックされて、初めて、リンク送信器によるデータ送信
の開始が可能になる。データ送信の適正な開始時間は、
送信器によって、下記のやり方で決めることが可能にな
っている： 第１の方法の場合、特定の回路構造について、受信側
ループの最悪の場合のロック捕捉時間を確認する。次
に、送信器に固定遅延を設け、これにより、開始時、少
なくとも受信側の最悪の場合のロック捕捉時間と同じ長
さの時間にわたって、トレーニングシーケンスの送信が
行なわれるようにする。送信器がデータ送信を開始する
と、受信器がロック状態になる。
第２の方法は、Ａ局とＢ局間における全二重構成で動
作する２つのリンクを想定したものである。これは、デ
ータが、第１のリンクを介してＡ局からＢ局へ、第２の
リンクを介してＢ局からＡ局へ、同時に流れることが可
能という意味である。両局の送信器は、少なくとも２つ
の異なるトレーニングシーケンスを発生するために設け
られている。全てのトレーニングシーケンスには、上述
の捕捉プロセスで必要とされるように、フレーム毎に１
つの正の遷移と、１つの負の遷移しか含まれていない。
例えば、一方のトレーニングシーケンスでは、第2e図に
示す、デューティ・サイクルが50％の方形波、もう一方
のトレーニングシーケンスでは、デューティ・サイクル
が50％以外のＱである同様の波形になる可能性がある。
代替案としてゼロの直流成分（平衡ラインコード）が必
要であれば、もう１方のトレーニングシーケンスをデュ
ーティ・サイクルがＱ及びＱ−１で、交番する２つの波
形から構成することができる。開始時、両局から、例え
ば、デューティ・サイクルが50％の、第１のトレーニン
グシーケンスが送り出される。ロック捕捉のプロセス
が、両局で開始される。一方の局でのロックが捕捉され
ると、第１のトレーニングシーケンスの送信から、例え
ば、交番するデューティ・サイクルがＱ＝40％、１−Ｑ
＝60％の、第２のトレーニングシーケンスの送信へスイ
ッチされる。この変化は、他方の局によるロックがまだ
行なわれている場合には、その捕捉を妨げるものではな
い。他方の局でのロックが捕捉されると、やはり、第１
のトレーニングシーケンスの送信から第２のトレーニン
グシーケンスの送信へスイッチされる。２局のそれぞれ
が、両方ともロックされ、第２のトレーニングシーケン
スを受信している場合に限って、データ送信を開始する
ようになっている。局がロック状態にあるか否かは、選
択したクロックエッジの直前のビット及び直後のビット
を検知することによって確めることが、できる。ロック
時、これらのビットは、マスター遷移にまたがってお
り、それぞれ、絶えずゼロ及び１として検出されなけれ
ばならない。この原理から逸脱する場合、ロックが捕捉
されなかったか、あるいは、解除されたことを表してい
る。
作する２つのリンクを想定したものである。これは、デ
ータが、第１のリンクを介してＡ局からＢ局へ、第２の
リンクを介してＢ局からＡ局へ、同時に流れることが可
能という意味である。両局の送信器は、少なくとも２つ
の異なるトレーニングシーケンスを発生するために設け
られている。全てのトレーニングシーケンスには、上述
の捕捉プロセスで必要とされるように、フレーム毎に１
つの正の遷移と、１つの負の遷移しか含まれていない。
例えば、一方のトレーニングシーケンスでは、第2e図に
示す、デューティ・サイクルが50％の方形波、もう一方
のトレーニングシーケンスでは、デューティ・サイクル
が50％以外のＱである同様の波形になる可能性がある。
代替案としてゼロの直流成分（平衡ラインコード）が必
要であれば、もう１方のトレーニングシーケンスをデュ
ーティ・サイクルがＱ及びＱ−１で、交番する２つの波
形から構成することができる。開始時、両局から、例え
ば、デューティ・サイクルが50％の、第１のトレーニン
グシーケンスが送り出される。ロック捕捉のプロセス
が、両局で開始される。一方の局でのロックが捕捉され
ると、第１のトレーニングシーケンスの送信から、例え
ば、交番するデューティ・サイクルがＱ＝40％、１−Ｑ
＝60％の、第２のトレーニングシーケンスの送信へスイ
ッチされる。この変化は、他方の局によるロックがまだ
行なわれている場合には、その捕捉を妨げるものではな
い。他方の局でのロックが捕捉されると、やはり、第１
のトレーニングシーケンスの送信から第２のトレーニン
グシーケンスの送信へスイッチされる。２局のそれぞれ
が、両方ともロックされ、第２のトレーニングシーケン
スを受信している場合に限って、データ送信を開始する
ようになっている。局がロック状態にあるか否かは、選
択したクロックエッジの直前のビット及び直後のビット
を検知することによって確めることが、できる。ロック
時、これらのビットは、マスター遷移にまたがってお
り、それぞれ、絶えずゼロ及び１として検出されなけれ
ばならない。この原理から逸脱する場合、ロックが捕捉
されなかったか、あるいは、解除されたことを表してい
る。
周波数検出器の追加 上述の全ての実施例は、最悪の場合、VCOの中心周波
数が、入力データの転送速度の何分の１％かだけ異なる
という仮定によるものである。上記数値例において、想
定最大差は、2GHzの公称ビット転送速度で60KHz、すな
わち、0.03％である。これは、送信器に、水晶または表
面弾性波デバイスといった、精密な周波数決定素子を利
用して、ビット転送速度をセットし、また、受信器に利
用して、VCOの中心周波数をセットすることによって、
実現することができる。ただし、精密周波数素子は、高
くつくし、リンクのビット転送速度の変更が必要になっ
た場合、それを複雑化させるとになる。
数が、入力データの転送速度の何分の１％かだけ異なる
という仮定によるものである。上記数値例において、想
定最大差は、2GHzの公称ビット転送速度で60KHz、すな
わち、0.03％である。これは、送信器に、水晶または表
面弾性波デバイスといった、精密な周波数決定素子を利
用して、ビット転送速度をセットし、また、受信器に利
用して、VCOの中心周波数をセットすることによって、
実現することができる。ただし、精密周波数素子は、高
くつくし、リンクのビット転送速度の変更が必要になっ
た場合、それを複雑化させるとになる。
以下の説明は、周波数検出器の追加によって、前述の
実施例のすべてを捕捉するものである。VCOの自走周波
数が、入力ビット転送時間の75％と150％の間のどこに
位置するにしても、周波数検出器は、ループ位相検出器
がロックを達成するのを手助けする。これは、ロック捕
捉プロセスの開始時に、VCOの周波数を入力データ転送
速度に近接させて、ループ位相検出器が、前述の実施例
で述べたようにロックを完了できるようにすることによ
って実施される。
実施例のすべてを捕捉するものである。VCOの自走周波
数が、入力ビット転送時間の75％と150％の間のどこに
位置するにしても、周波数検出器は、ループ位相検出器
がロックを達成するのを手助けする。これは、ロック捕
捉プロセスの開始時に、VCOの周波数を入力データ転送
速度に近接させて、ループ位相検出器が、前述の実施例
で述べたようにロックを完了できるようにすることによ
って実施される。
周波数検出器の動作は、位相検出器の動作と同じトレ
ーニングシーケンス（第2e図）の初期送信に基づくもの
である。当該技術の通常の技能者であれば、本発明の教
示に照らして、その説明が本発明の全ての実施例に容易
に適用できるということがすぐ分るはずであるが、第９
図に示す第２の実施例を捕捉する、周波数検出器の動作
について説明を行なうことにする。
ーニングシーケンス（第2e図）の初期送信に基づくもの
である。当該技術の通常の技能者であれば、本発明の教
示に照らして、その説明が本発明の全ての実施例に容易
に適用できるということがすぐ分るはずであるが、第９
図に示す第２の実施例を捕捉する、周波数検出器の動作
について説明を行なうことにする。
第29a図に示すように、周波数検出器のコンポーネン
トが第９図の実施例に追加されている。第29a図の20:1
の分周器306は、例えば、2:1の分周器が後続する10:1の
分周器として実現される。第30図及び第31図は、2:1の
分周器及びその動作を示すものである。簡単かつ容易に
理解できるように、第31図の場合、伝搬遅延はゼロと仮
定する。2:1の分周器は、分周器306の10:1の分周器部分
から生じる、信号Q1およびQ1によって、それぞれ、刻時
される２つのＤラッチ3001及び3002から構成される。ラ
ッチ3001及び3002は、周知のマスター・スレーブ“２分
割”フリップフロップとして接続される。第31図に示す
ように、両方のラッチが正の透過性（positivetranspar
ent）であると仮定する。先行する10:1の分周器のため
に、出力Q22は、VCOの５クロックサイクル分だけ、出力
Q21より遅れることになる（不図示）。
トが第９図の実施例に追加されている。第29a図の20:1
の分周器306は、例えば、2:1の分周器が後続する10:1の
分周器として実現される。第30図及び第31図は、2:1の
分周器及びその動作を示すものである。簡単かつ容易に
理解できるように、第31図の場合、伝搬遅延はゼロと仮
定する。2:1の分周器は、分周器306の10:1の分周器部分
から生じる、信号Q1およびQ1によって、それぞれ、刻時
される２つのＤラッチ3001及び3002から構成される。ラ
ッチ3001及び3002は、周知のマスター・スレーブ“２分
割”フリップフロップとして接続される。第31図に示す
ように、両方のラッチが正の透過性（positivetranspar
ent）であると仮定する。先行する10:1の分周器のため
に、出力Q22は、VCOの５クロックサイクル分だけ、出力
Q21より遅れることになる（不図示）。
第29a図に示すように、20:1の分周器の出力Q21は、前
述のように、VCOによって供給される20番目毎のクロッ
クエッジに対する位相検出器302の応答にサンプリング
を施し、その出力に保持する、正のエッジでトリガーさ
れるＤフリップフロップである、セレクタ304の刻時を
行なう。分周器306の出力Q22は、やはり、同様に、正の
エッジでトリガーされるＤフリップフロップである、セ
レクタ2901の刻時を行なう。波形Q21に後続する波形Q22
の、VCOの５クロックサイクル分の遅延のために（第31
図）、セレクタ2901は、セレクタ304によって保持され
た応答を発生するクロックエッジに対し、VCOの５クロ
ックサイクル分遅れるVCOのクロックエッジに対する位
相検出器302の応答にサンプリングを施し、これを保持
する。
述のように、VCOによって供給される20番目毎のクロッ
クエッジに対する位相検出器302の応答にサンプリング
を施し、その出力に保持する、正のエッジでトリガーさ
れるＤフリップフロップである、セレクタ304の刻時を
行なう。分周器306の出力Q22は、やはり、同様に、正の
エッジでトリガーされるＤフリップフロップである、セ
レクタ2901の刻時を行なう。波形Q21に後続する波形Q22
の、VCOの５クロックサイクル分の遅延のために（第31
図）、セレクタ2901は、セレクタ304によって保持され
た応答を発生するクロックエッジに対し、VCOの５クロ
ックサイクル分遅れるVCOのクロックエッジに対する位
相検出器302の応答にサンプリングを施し、これを保持
する。
ここで、ループでのロック捕捉前に、VCOは、入力デ
ータ転送速度の80％に等しい周波数で動作しているもの
と仮定する。第32図の場合、波形TSは、ロック捕捉時
に、送信側から送られてくるトレーニングシーケンスを
表しているが、位相検出器302の出力で、タイミングを
とり直されて生じるようになっている。VCOは、入力デ
ータ転送速度の80％で動作しているので、波形Q21及びQ
22の周波数は、やはり、入力トレーニングシーケンスの
周波数の80％に等しい。（第29a図の位相変調器902によ
って導入される位相変調の振幅は、VCOの周期のうちの
わずか数度にしかすぎない。簡略化のため、この変調
は、第32図〜第35図には示されていない。）波形TSにお
けるポイントＡ及びＢは、それぞれ、セレクタ304及び2
901によってサンプリングを施され、保持される、位相
検出器302の出力信号のポイントを表わしている。これ
らのポイントは、セレクタ304及び2901が正のエッジで
トリガーされるフリップフロップであるため、それぞ
れ、波形Q21及びQ22をなす正の遷移と一致する。QA及び
QBは、それぞれ、セレクタ304及び2901を表わしてい
る。新しいサンプルポイントＡまたはＢの値が、それぞ
れ先行値と異なる場合には、これらの出力は状態を変化
させる。
ータ転送速度の80％に等しい周波数で動作しているもの
と仮定する。第32図の場合、波形TSは、ロック捕捉時
に、送信側から送られてくるトレーニングシーケンスを
表しているが、位相検出器302の出力で、タイミングを
とり直されて生じるようになっている。VCOは、入力デ
ータ転送速度の80％で動作しているので、波形Q21及びQ
22の周波数は、やはり、入力トレーニングシーケンスの
周波数の80％に等しい。（第29a図の位相変調器902によ
って導入される位相変調の振幅は、VCOの周期のうちの
わずか数度にしかすぎない。簡略化のため、この変調
は、第32図〜第35図には示されていない。）波形TSにお
けるポイントＡ及びＢは、それぞれ、セレクタ304及び2
901によってサンプリングを施され、保持される、位相
検出器302の出力信号のポイントを表わしている。これ
らのポイントは、セレクタ304及び2901が正のエッジで
トリガーされるフリップフロップであるため、それぞ
れ、波形Q21及びQ22をなす正の遷移と一致する。QA及び
QBは、それぞれ、セレクタ304及び2901を表わしてい
る。新しいサンプルポイントＡまたはＢの値が、それぞ
れ先行値と異なる場合には、これらの出力は状態を変化
させる。
第33図は、この場合、ロック捕捉前のVCOが、入力デ
ータ転送速度の120％で動作しているものとする仮定に
おいて違いがあるが、第32図と同じ波形を表わしたもの
である。従って、波形Q21及びQ22の周波数は、タイミン
グをとり直したトレーニングシーケンスTSの120％に等
しい。
ータ転送速度の120％で動作しているものとする仮定に
おいて違いがあるが、第32図と同じ波形を表わしたもの
である。従って、波形Q21及びQ22の周波数は、タイミン
グをとり直したトレーニングシーケンスTSの120％に等
しい。
周波数検出器の動作は、この場合、波形QBをなす所定
の極性の遷移時における波形QAのレベルが、VCOの周波
数エラーの符号を１対１で表わすものであるという事実
に基づくものである。例えば、波形QBの負の遷移時に、
VCOの動作があまりにゆるやかであれば、波形QAは、高
くなり（第32図のポイントＸ）、VCOの動作があまりに
速ければ、低くなる（第33図のポイントＸ）。第29a図
に示すように、信号QBを負のエッジでトリガーされるＤ
フリップフロップ2902に対するクロックとして利用し、
信号QAをフリップフロツプ2902に対するＤ入力として利
用することによって、この特徴が活用される。従って、
フリップフロップ2902の出力QCは、VCOの動作から遅す
ぎる場合には、継続して高く、VCOの動作が速すぎる場
合には、継続して低くなる。従って、この出力電圧を利
用して、VCOの周波数の操向を行なう、入力データ転送
速度に向かわせる。しかしながら、最終目的は、正確な
VCO周波数を得ることだけではなく、前述のように、適
正な位相にロックすることでもある。位相ロックを達成
するには、選択されたクロックエッジに対する位相検出
器302（第29a図）の応答によって、すなわち、第32図の
場合、セレクタ304によってサンプリングを施され、そ
の出力QAとして保持されるポイントＡによって、VCOに
制御を加えなければならない。これは、VCOがQCによっ
てのみ絶えず制御されている場合には生じない。周波数
ロツクだけでなく、位相ロックも行なうには、位相検出
器に対し、周期的に働く機会を与えなければならない。
前述のように、位相ロックを行ない得るのは、“選択し
た”クロックエッジがトレーニングシーケンスにおいて
ごく近接したマスター遷移のサンプルとなる場合、すな
わち、ポイントＡが、TSにおいて正の遷移に近接してい
る場合に限られる。第32図及び第33図に見られるよう
に、サンプルＡが、TSにける正の遷移に近接している場
合には、ポイントＢは、常に、TSの高い部分にある。従
って、位相ロックの機会を与えるのに適した時間は、ポ
イントＢが高い時、すなわち、波形QBが高い時である。
周波数検出器と位相検出器の間におけるVCO制御のこの
時分割は、低域通過フィルター901に対し、入力信号QS
として交互にQA（QBが高い場合）及びQC（QBが低い場
合）を提供する、QBによって（OR ゲート2904を介し
て）制御される電子スイッチ 2903（例えば、マルチプ
レクサー）から低域通過フィルター901へ送り込むこと
によって、29a図の実施例で実現される。ORゲート2904
の第２の入力を駆動する信号2905は、今のところ低いも
のと仮定する。第32図及び第33図に示すように、QBが低
ければ、QS＝QCであり；逆に、QBが高ければ、QS＝QAで
ある。第32図の信号QSは、信号QCが電子スイッチ2903に
よってチョッピングを施されるにしても、VCOの周波数
が低すぎると、信号QSは、低レベル時に比べて、高レベ
ル時の方がより多くの時間を費やすことになる（平均で
75％対25％）。逆に、VCOの周波数が高すぎると、この
逆があてはまることになる（第33図）。低域通過フィル
ター901は、信号QCの場合のように、VCOの周波数を適正
な方向へ操向するQSの直流成分を抽出する。平均して、
QSが高ければ、VCO周波数が高くなり、；逆に、平均し
て、QSが低ければ、VCOの周波数が低くなる。この制御
作用によって、VCOの周波数が入力データ転送速度に近
づき、位相検出器がロックを行なえるようになる。もち
ろん、VCOの制御感度（周波数の変化対制御電圧の変
化）は、QSの高直流成分及び低直流成分によッて、それ
ぞれの最悪の場合の中心周波数から入力データ転送速度
に、VCOを同調させるのに十分な高さを備えていなけれ
ばならない。
の極性の遷移時における波形QAのレベルが、VCOの周波
数エラーの符号を１対１で表わすものであるという事実
に基づくものである。例えば、波形QBの負の遷移時に、
VCOの動作があまりにゆるやかであれば、波形QAは、高
くなり（第32図のポイントＸ）、VCOの動作があまりに
速ければ、低くなる（第33図のポイントＸ）。第29a図
に示すように、信号QBを負のエッジでトリガーされるＤ
フリップフロップ2902に対するクロックとして利用し、
信号QAをフリップフロツプ2902に対するＤ入力として利
用することによって、この特徴が活用される。従って、
フリップフロップ2902の出力QCは、VCOの動作から遅す
ぎる場合には、継続して高く、VCOの動作が速すぎる場
合には、継続して低くなる。従って、この出力電圧を利
用して、VCOの周波数の操向を行なう、入力データ転送
速度に向かわせる。しかしながら、最終目的は、正確な
VCO周波数を得ることだけではなく、前述のように、適
正な位相にロックすることでもある。位相ロックを達成
するには、選択されたクロックエッジに対する位相検出
器302（第29a図）の応答によって、すなわち、第32図の
場合、セレクタ304によってサンプリングを施され、そ
の出力QAとして保持されるポイントＡによって、VCOに
制御を加えなければならない。これは、VCOがQCによっ
てのみ絶えず制御されている場合には生じない。周波数
ロツクだけでなく、位相ロックも行なうには、位相検出
器に対し、周期的に働く機会を与えなければならない。
前述のように、位相ロックを行ない得るのは、“選択し
た”クロックエッジがトレーニングシーケンスにおいて
ごく近接したマスター遷移のサンプルとなる場合、すな
わち、ポイントＡが、TSにおいて正の遷移に近接してい
る場合に限られる。第32図及び第33図に見られるよう
に、サンプルＡが、TSにける正の遷移に近接している場
合には、ポイントＢは、常に、TSの高い部分にある。従
って、位相ロックの機会を与えるのに適した時間は、ポ
イントＢが高い時、すなわち、波形QBが高い時である。
周波数検出器と位相検出器の間におけるVCO制御のこの
時分割は、低域通過フィルター901に対し、入力信号QS
として交互にQA（QBが高い場合）及びQC（QBが低い場
合）を提供する、QBによって（OR ゲート2904を介し
て）制御される電子スイッチ 2903（例えば、マルチプ
レクサー）から低域通過フィルター901へ送り込むこと
によって、29a図の実施例で実現される。ORゲート2904
の第２の入力を駆動する信号2905は、今のところ低いも
のと仮定する。第32図及び第33図に示すように、QBが低
ければ、QS＝QCであり；逆に、QBが高ければ、QS＝QAで
ある。第32図の信号QSは、信号QCが電子スイッチ2903に
よってチョッピングを施されるにしても、VCOの周波数
が低すぎると、信号QSは、低レベル時に比べて、高レベ
ル時の方がより多くの時間を費やすことになる（平均で
75％対25％）。逆に、VCOの周波数が高すぎると、この
逆があてはまることになる（第33図）。低域通過フィル
ター901は、信号QCの場合のように、VCOの周波数を適正
な方向へ操向するQSの直流成分を抽出する。平均して、
QSが高ければ、VCO周波数が高くなり、；逆に、平均し
て、QSが低ければ、VCOの周波数が低くなる。この制御
作用によって、VCOの周波数が入力データ転送速度に近
づき、位相検出器がロックを行なえるようになる。もち
ろん、VCOの制御感度（周波数の変化対制御電圧の変
化）は、QSの高直流成分及び低直流成分によッて、それ
ぞれの最悪の場合の中心周波数から入力データ転送速度
に、VCOを同調させるのに十分な高さを備えていなけれ
ばならない。
第34図には、周波数検出器の上述の働きによって、VC
Oの周波数を入力データ転送速度と等しくなるようにす
るのに成功したが、セレクタ304によって選択されたVCO
のクロックエッジが、やはりマスター遷移に比べ少し遅
れるという状況が示されている。結果として、ポイント
Ａ及びＢが、両方とも、TSの高い部分に位置し、QA及び
QBが、両方とも、高くなる。QBが高いと、QAによって、
電子スイッチ2903を介し、低域通過フィルター901への
供給が行なわれる。QAが高いと、VCOの周波数が高くな
り、これによって、選択したロックエッジがマスター遷
移に向かって移行することになる。選択したクロックエ
ッジが、マスター遷移に十分接近すると、位相変調器90
2により生じるクロックの位相変調によって、QAが、VCO
を入力データ転送速度に保持するために必要なデューテ
ィ・サイクルで、高い状態と低い状態の間で急速に交番
する。次に、第９図の実施例で述べたように、ロックが
行なわれる。
Oの周波数を入力データ転送速度と等しくなるようにす
るのに成功したが、セレクタ304によって選択されたVCO
のクロックエッジが、やはりマスター遷移に比べ少し遅
れるという状況が示されている。結果として、ポイント
Ａ及びＢが、両方とも、TSの高い部分に位置し、QA及び
QBが、両方とも、高くなる。QBが高いと、QAによって、
電子スイッチ2903を介し、低域通過フィルター901への
供給が行なわれる。QAが高いと、VCOの周波数が高くな
り、これによって、選択したロックエッジがマスター遷
移に向かって移行することになる。選択したクロックエ
ッジが、マスター遷移に十分接近すると、位相変調器90
2により生じるクロックの位相変調によって、QAが、VCO
を入力データ転送速度に保持するために必要なデューテ
ィ・サイクルで、高い状態と低い状態の間で急速に交番
する。次に、第９図の実施例で述べたように、ロックが
行なわれる。
第35図には、選択したVCOのクロックエッジの発生
が、マスター遷移に対し、あまりに早すぎるものと仮定
した点を除き、第34図に関連して述べたものと同様の状
況が示されている。QBが、やはり高く、QAによるVCO周
波数の制御が、続けられている。ポイントＡが、TSの低
い部分に位置する場合には、QAが低く、VCO周波数が低
下する。この結果、クロックの位相変調によるQAの制御
が始まるまで、選択したクロックエッジが、マスター遷
移に向かって移行する。
が、マスター遷移に対し、あまりに早すぎるものと仮定
した点を除き、第34図に関連して述べたものと同様の状
況が示されている。QBが、やはり高く、QAによるVCO周
波数の制御が、続けられている。ポイントＡが、TSの低
い部分に位置する場合には、QAが低く、VCO周波数が低
下する。この結果、クロックの位相変調によるQAの制御
が始まるまで、選択したクロックエッジが、マスター遷
移に向かって移行する。
ロックは実施されたが（上述のように）、トレーニン
グシーケンスの送信の代わりに、データ送信を行なうに
は至っていない時点で、第29a図の制御信号2905が、低
レベルから高レベルに変わる。ORゲート2904の出力が高
くなり、QBのレベルとは関係なく、電子スイッチ2903に
よって、低域通過フィルター901にQAが供給される。こ
れは、データ送信が始まると、ポイントＢのレベル、従
って、QBのレベルが、データに左右されるようになり、
その一方で、VCOの周波数は、QAによって制御しなけれ
ばならないので、必要とされる。
グシーケンスの送信の代わりに、データ送信を行なうに
は至っていない時点で、第29a図の制御信号2905が、低
レベルから高レベルに変わる。ORゲート2904の出力が高
くなり、QBのレベルとは関係なく、電子スイッチ2903に
よって、低域通過フィルター901にQAが供給される。こ
れは、データ送信が始まると、ポイントＢのレベル、従
って、QBのレベルが、データに左右されるようになり、
その一方で、VCOの周波数は、QAによって制御しなけれ
ばならないので、必要とされる。
周波数検出器の動作に関する以上の説明は、第９図の
実施例に対する周波数検出器の追加に基づくものであ
る。第29b図は、セレクタ304が省略され、位相検出器30
2のクロックラインに、分周器306が挿入された構造に対
する周波数検出器の追加が示されている。第29b図で
は、第29a図のセレクタ2901の代わりに、分周器306の出
力によって刻時されるもう１つの位相検出器2906が用い
られる。第２の位相検出器2906のＤ入力は、入力データ
ストリームを受信する。周波数検出器の構造及び動作
は、他の実施例に加えられる場合も、類似している。
実施例に対する周波数検出器の追加に基づくものであ
る。第29b図は、セレクタ304が省略され、位相検出器30
2のクロックラインに、分周器306が挿入された構造に対
する周波数検出器の追加が示されている。第29b図で
は、第29a図のセレクタ2901の代わりに、分周器306の出
力によって刻時されるもう１つの位相検出器2906が用い
られる。第２の位相検出器2906のＤ入力は、入力データ
ストリームを受信する。周波数検出器の構造及び動作
は、他の実施例に加えられる場合も、類似している。
周波数検出器は、第１の実施例に対して追加すること
も可能であり、従って、非精密VCOの利用が可能にな
る。第１の実施例の場合、位相検出器のクロック位相変
調は、入力データの転送速度のわずか何分の１かだけ異
なる２つの値の間で、VCOの周波数を交番させることに
よって行なわれた。
も可能であり、従って、非精密VCOの利用が可能にな
る。第１の実施例の場合、位相検出器のクロック位相変
調は、入力データの転送速度のわずか何分の１かだけ異
なる２つの値の間で、VCOの周波数を交番させることに
よって行なわれた。
第１の実施例に関して用いた数値例の場合、２つの値
は、2GHzのデータ転送速度で、2MHzだけ異なった（第５
図及び第６図参照）。VCOの周波数は、セレクタ304の出
力電圧レベルの変化に従って交番し、遷移時間は、フレ
ーム接続時間のほんの数分の１に等しかった。第１の実
施例には、位相変調器も、低域通過フィルターも用いら
れなかった。
は、2GHzのデータ転送速度で、2MHzだけ異なった（第５
図及び第６図参照）。VCOの周波数は、セレクタ304の出
力電圧レベルの変化に従って交番し、遷移時間は、フレ
ーム接続時間のほんの数分の１に等しかった。第１の実
施例には、位相変調器も、低域通過フィルターも用いら
れなかった。
周波数検出器によって補促される、第１の実施例に基
づく代替実施例が、第36図に示されている。この実施例
は、位相変調器902及び位相変調器用信号源903の省略さ
れている点だけが、第29a図の実施例と異なっている。
もちろん、第１の実施例において必要とされているよう
に（ただし、他の実施例はどれも必要としない）、VCO
は、その振動に位相の非連続性を生じることなく、急速
にその周波数を変更できなければならない。
づく代替実施例が、第36図に示されている。この実施例
は、位相変調器902及び位相変調器用信号源903の省略さ
れている点だけが、第29a図の実施例と異なっている。
もちろん、第１の実施例において必要とされているよう
に（ただし、他の実施例はどれも必要としない）、VCO
は、その振動に位相の非連続性を生じることなく、急速
にその周波数を変更できなければならない。
第１の実施例で非精密VCOを働かせるためには、２つ
の条件に合致しなければならない。第１の条件は、VCO
の制御電圧（すなわち、第29a図の実施例のように、信
号QSの直流成分）によって、その最悪の場合の中心周波
数から入力データの転送速度になるよう、VCOを駆動で
きるということである。前述の例の2GHzのデータ転送速
度を利用し、可能性のあるVCOの中心周波数範囲が1.5〜
3GHzと仮定すれば、QSの直流成分は、何百MHzにもわた
って、VCOと同調できねばならない。第２の条件は、位
相をロックし、ほんのわずかな位相エラー振幅もないよ
うに維持するには（第５図及び第６図参照）、VCOの周
波数は、QSレベルの高周波の（ほぼフレーム間におけ
る）交番に応答し、その周波数をほんのわずかだけステ
ップさせなければならない（上記例では、2MHz）という
ことである。これは、第37図に示すように、第36図の実
施例における低域通過フィルター3601の構造を遅延リー
ドフィルターとすることによって可能になる。
の条件に合致しなければならない。第１の条件は、VCO
の制御電圧（すなわち、第29a図の実施例のように、信
号QSの直流成分）によって、その最悪の場合の中心周波
数から入力データの転送速度になるよう、VCOを駆動で
きるということである。前述の例の2GHzのデータ転送速
度を利用し、可能性のあるVCOの中心周波数範囲が1.5〜
3GHzと仮定すれば、QSの直流成分は、何百MHzにもわた
って、VCOと同調できねばならない。第２の条件は、位
相をロックし、ほんのわずかな位相エラー振幅もないよ
うに維持するには（第５図及び第６図参照）、VCOの周
波数は、QSレベルの高周波の（ほぼフレーム間におけ
る）交番に応答し、その周波数をほんのわずかだけステ
ップさせなければならない（上記例では、2MHz）という
ことである。これは、第37図に示すように、第36図の実
施例における低域通過フィルター3601の構造を遅延リー
ドフィルターとすることによって可能になる。
コンデンサＣによって、直流成分に対する無限のイン
ピーダンスが得られるため、信号QSの直流成分が第37図
のフィルターに通されても、減衰は生じない。QSの直流
成分によって、VCO周波数が完全に制御される。時定数R
2・Ｃは、フレーム持続時間の少なくとも５〜10倍にな
るように選択される。従って、QSレベルの高周波数の
（フレーム間）交番に関するコンデンサＣのインピーダ
ンスは、R2と比較して、取るに足りないものである。QS
レベルのこうした高周波数の交番が、フィルターに通さ
れて、フィルター入力における電圧のR2/（R1＋R2）に
等しい、何分の１かにまで減衰する。フィルターのコン
ポーネントを適正に選択することによって、QSレベルの
高周波数の交番は、QSレベルの直流成分における変化に
よって生じる変化に比べて（数百MHz）、VCO周波数のス
テップが、はるかにわずかにしかならないようにする
（2MHz）程度にまで減衰させることができる。
ピーダンスが得られるため、信号QSの直流成分が第37図
のフィルターに通されても、減衰は生じない。QSの直流
成分によって、VCO周波数が完全に制御される。時定数R
2・Ｃは、フレーム持続時間の少なくとも５〜10倍にな
るように選択される。従って、QSレベルの高周波数の
（フレーム間）交番に関するコンデンサＣのインピーダ
ンスは、R2と比較して、取るに足りないものである。QS
レベルのこうした高周波数の交番が、フィルターに通さ
れて、フィルター入力における電圧のR2/（R1＋R2）に
等しい、何分の１かにまで減衰する。フィルターのコン
ポーネントを適正に選択することによって、QSレベルの
高周波数の交番は、QSレベルの直流成分における変化に
よって生じる変化に比べて（数百MHz）、VCO周波数のス
テップが、はるかにわずかにしかならないようにする
（2MHz）程度にまで減衰させることができる。
第36図の構造は、やはり、セレクタ304を省略し、セ
レクタ2901を第２の位相検出器2906に取り替え、位相検
出悔302のクロックラインに周波数検出器306を挿入する
ことによって、第29b図と同様に、修正を加えることが
できる。ただし、セレクタ304を省略する全ての構造と
同様、そのクロック入力から第１の位相検出器302を刻
時するそのクロック出力までの分周器306の伝搬遅延
は、ビット時間間隔に比べてほんのわずかでしかない
か、あるいは、ビット時間間隔の整数倍に等しくなけれ
ばならない。あるいは、分周器306の伝搬遅延は、サン
プラー303のクロックラインに挿入された伝搬遅延を整
合させ、その探知を行なう素子によって、補償しなけれ
ばならない。
レクタ2901を第２の位相検出器2906に取り替え、位相検
出悔302のクロックラインに周波数検出器306を挿入する
ことによって、第29b図と同様に、修正を加えることが
できる。ただし、セレクタ304を省略する全ての構造と
同様、そのクロック入力から第１の位相検出器302を刻
時するそのクロック出力までの分周器306の伝搬遅延
は、ビット時間間隔に比べてほんのわずかでしかない
か、あるいは、ビット時間間隔の整数倍に等しくなけれ
ばならない。あるいは、分周器306の伝搬遅延は、サン
プラー303のクロックラインに挿入された伝搬遅延を整
合させ、その探知を行なう素子によって、補償しなけれ
ばならない。
以上説明したように、本発明を用いることにより、高
遅データ転送通信リンクにおけるデジタルデータストリ
ームからクロック信号を抽出することができる。
遅データ転送通信リンクにおけるデジタルデータストリ
ームからクロック信号を抽出することができる。
第1a図は通信リンクに送られる前のデータストリームを
表す図である。 第1b図は第1a図の信号を受信したときの波形を示す図で
ある。 第1c図は第1b図の受信信号を通信リンクの受信側で再生
した信号を表す図である。 第2a図はマスター遷移を備え、本発明の教示に従って伝
送される連続ビットストリームを示す図である。 第2b図及び第2c図は本発明の、ある実施例に用いられる
相対する位相クロック信号を示す図である。 第2d図はフレーム転送速度に等しい周波数のクロック信
号を示す図である。 第2e図は本発明の教示に従って送られるトレーニングシ
ーケンスを示す図である。 第3a図乃至第3f図は第20a図及び第20b図の構成に関連す
るタイミング図である。 第４図は第20b図の構成の別の実施例を示すブロック図
である。 第５図はビット転送速度に等しいVCO中心周波数を持つ
本発明の一実施例による第20a図、第20b図、及び第４図
のVCO305の動作を示す図である。 第６図は前記ビット転送速度と異なるVCO中心周波数を
持つ本発明の一実施例による第20a図、第20b図、及び第
４図のVCO305の動作を示す図である。 第７図は第20a図、第20b図、及び第４図の分相器307の
置換えとして用いるのに適した分相器及びデューティ・
サイクル制御回路の一実施例のブロック図である。 第８図は第７図の分相器702としての使用に適した分相
器の一実施例の概略図である。 第９図はVCOへ印加される制御信号をフィルターするた
めの低域通過フィルタを用い、クロック信号経路に位相
変調器を用いた、本発明の一実施例のブロック図であ
る。 第10図は位相ロックを達成する前の、第９図におけるセ
レクタ304の出力信号を示す図である。 第11図は位相ロツク達成後の、第９図の実施例における
マスター遷移に関連した位相検出器クロック信号の位相
変化を示す図である。 第12図は第９図の位相変調器902の一実施例の概略図で
ある。 第13図は第９図の位相変調器902の別の実施例の概略図
である。 第14図は位相検出器302へ印加されるクロック信号経路
に位相変調器を用いる、本発明の別の実施例のブロック
図である。 第15図は本発明における使用に適した位相変調器の一実
施例である。 第16図はあるタイプの位相変調器と結合して使用するの
に適した位相進め回路の概略図である。 第17図は第19図の実施例とともに使用するのに適した位
相変調器の一実施例の概略図である。 第18図は位相検出器に印加されるクロック信号を制御す
る第１位相変調器とサンプラーに印加されるクロック信
号を制御する第２位相変調器とを使用する、本発明の実
施例のブロック図である。 第19図は位相検出器へ印加されるクロック信号を平均で
180゜だけ位相する位相変調器を用いた、本発明の別の
実施例のブロック図である。 第20a図及び第20b図は本発明の一実施例の２つの構成を
示すブロック図である。 第21図はサンプラークロックと位相検出器クロックとの
間に180゜の適切な位相差が保持されることを保証する
構成を示す図である。 第22図は第21図の構成の動作を表す１組のタイミング図
である。 第23図、第24図、及び第25図は第21図のアナログ積分器
216の出力リード線217上の信号が、それぞれ、第14図、
第18図、及び第19図の回路と結合して使用される場合の
実施例を示す図である。 第26図は遅い周波数スイッチングVCOを使用する一方、
速い周波数スイッチングVCOとして機能する回路のブロ
ック図である。 第27図は第26図の構成を使用する、本発明の構成を示す
図である。 第28図は位相変調信号源が電圧積分器によって置き換え
られる、本発明の一実施例を示す図である。 第29a図及び第29b図は周波数検出器の付加を除いては、
第９図の実施例に類似する本発明の実施例を示す図であ
る。 第30図は第29a図、第29b図の20:1分周器306の一部分で
ある2:1分周器を示す図である。 第31図は第30図の構成の動作を示すタイミング図であ
る。 第32図はVCO周波数がビット転送速度より低いときの、
第29図及び第36図の構成の動作を示す一組のタイミング
図である。 第33図はVCO周波数がビット転送速度より高いときの、
第29図及び第36図の構成の動作を示す一組のタイミング
図である。 第34図はVCO周波数がビット転送速度に等しく、VCO位相
が遅すぎるときの、第29図及び第36図の構成の動作を示
す一組のタイミング図である。 第35図はVCO周波数がビット転送速度に等しく、VCO位相
が早すぎるときの、第29図及び第36図の動作を示す一組
のタイミング図である。 第36図は周波数検出器を備えた、本発明の別の実施例を
示す図である。 第37図は第36図の低域通過フィルタ3601として使用する
のに適した位相遅れ進みフィルタを示す図である。 302:位相検出器、303:サンプラー 304:セレクタ、306:分周器 305:VCO、310:クロック制御源 307:分相器
表す図である。 第1b図は第1a図の信号を受信したときの波形を示す図で
ある。 第1c図は第1b図の受信信号を通信リンクの受信側で再生
した信号を表す図である。 第2a図はマスター遷移を備え、本発明の教示に従って伝
送される連続ビットストリームを示す図である。 第2b図及び第2c図は本発明の、ある実施例に用いられる
相対する位相クロック信号を示す図である。 第2d図はフレーム転送速度に等しい周波数のクロック信
号を示す図である。 第2e図は本発明の教示に従って送られるトレーニングシ
ーケンスを示す図である。 第3a図乃至第3f図は第20a図及び第20b図の構成に関連す
るタイミング図である。 第４図は第20b図の構成の別の実施例を示すブロック図
である。 第５図はビット転送速度に等しいVCO中心周波数を持つ
本発明の一実施例による第20a図、第20b図、及び第４図
のVCO305の動作を示す図である。 第６図は前記ビット転送速度と異なるVCO中心周波数を
持つ本発明の一実施例による第20a図、第20b図、及び第
４図のVCO305の動作を示す図である。 第７図は第20a図、第20b図、及び第４図の分相器307の
置換えとして用いるのに適した分相器及びデューティ・
サイクル制御回路の一実施例のブロック図である。 第８図は第７図の分相器702としての使用に適した分相
器の一実施例の概略図である。 第９図はVCOへ印加される制御信号をフィルターするた
めの低域通過フィルタを用い、クロック信号経路に位相
変調器を用いた、本発明の一実施例のブロック図であ
る。 第10図は位相ロックを達成する前の、第９図におけるセ
レクタ304の出力信号を示す図である。 第11図は位相ロツク達成後の、第９図の実施例における
マスター遷移に関連した位相検出器クロック信号の位相
変化を示す図である。 第12図は第９図の位相変調器902の一実施例の概略図で
ある。 第13図は第９図の位相変調器902の別の実施例の概略図
である。 第14図は位相検出器302へ印加されるクロック信号経路
に位相変調器を用いる、本発明の別の実施例のブロック
図である。 第15図は本発明における使用に適した位相変調器の一実
施例である。 第16図はあるタイプの位相変調器と結合して使用するの
に適した位相進め回路の概略図である。 第17図は第19図の実施例とともに使用するのに適した位
相変調器の一実施例の概略図である。 第18図は位相検出器に印加されるクロック信号を制御す
る第１位相変調器とサンプラーに印加されるクロック信
号を制御する第２位相変調器とを使用する、本発明の実
施例のブロック図である。 第19図は位相検出器へ印加されるクロック信号を平均で
180゜だけ位相する位相変調器を用いた、本発明の別の
実施例のブロック図である。 第20a図及び第20b図は本発明の一実施例の２つの構成を
示すブロック図である。 第21図はサンプラークロックと位相検出器クロックとの
間に180゜の適切な位相差が保持されることを保証する
構成を示す図である。 第22図は第21図の構成の動作を表す１組のタイミング図
である。 第23図、第24図、及び第25図は第21図のアナログ積分器
216の出力リード線217上の信号が、それぞれ、第14図、
第18図、及び第19図の回路と結合して使用される場合の
実施例を示す図である。 第26図は遅い周波数スイッチングVCOを使用する一方、
速い周波数スイッチングVCOとして機能する回路のブロ
ック図である。 第27図は第26図の構成を使用する、本発明の構成を示す
図である。 第28図は位相変調信号源が電圧積分器によって置き換え
られる、本発明の一実施例を示す図である。 第29a図及び第29b図は周波数検出器の付加を除いては、
第９図の実施例に類似する本発明の実施例を示す図であ
る。 第30図は第29a図、第29b図の20:1分周器306の一部分で
ある2:1分周器を示す図である。 第31図は第30図の構成の動作を示すタイミング図であ
る。 第32図はVCO周波数がビット転送速度より低いときの、
第29図及び第36図の構成の動作を示す一組のタイミング
図である。 第33図はVCO周波数がビット転送速度より高いときの、
第29図及び第36図の構成の動作を示す一組のタイミング
図である。 第34図はVCO周波数がビット転送速度に等しく、VCO位相
が遅すぎるときの、第29図及び第36図の構成の動作を示
す一組のタイミング図である。 第35図はVCO周波数がビット転送速度に等しく、VCO位相
が早すぎるときの、第29図及び第36図の動作を示す一組
のタイミング図である。 第36図は周波数検出器を備えた、本発明の別の実施例を
示す図である。 第37図は第36図の低域通過フィルタ3601として使用する
のに適した位相遅れ進みフィルタを示す図である。 302:位相検出器、303:サンプラー 304:セレクタ、306:分周器 305:VCO、310:クロック制御源 307:分相器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リック・シー・ウオーカー アメリカ合衆国カリフォルニア州パロア ルト タンランド・ドライブ 1090 ナ ンバー103 (72)発明者 チュー・エン アメリカ合衆国カリフォルニア州パロア ルト ニューウェル・ロード 780
Claims (14)
- 【請求項１】一連のＮビットからなるフレームにグルー
プ化されたデータ・ストリームから、ビット・クロッ
ク、フレーム・クロック、及びデータを抽出する構造で
あって、 前記一連のフレームのそれぞれが、逆の論理値を持つ少
なくとも２つの連続した非データ・ビットを備え、前記
２つの非データ・ビット間における遷移によって、第１
の極性を備えた、各フレームの同じ位置につく主遷移が
形成され、 フレーム・グループのそれぞれの先頭におけるある整数
個の連続フレームが、前記主遷移と第２の極性を有する
１つの遷移だけから成るトレーニング・シーケンスを構
成し、 さらに、 クロック制御源であって、前記データ・ストリームを受
信する入力ポート、及び、２進クロック制御信号を送り
出す出力ポートを備えており、 ビット・クロック信号における2N番目の遷移毎に１つの
遷移を選択するための手段として、ビット・クロック信
号周波数の1/N倍に等しい周波数を備えたフレーム・ク
ロック信号を発生するためのフレーム・クロックを含ん
み、 前記２進クロック制御信号が、ほぼフレーム毎に１回そ
のレベルを変化させるようになっていて、選択されたビ
ット・クロック遷移が、前記主遷移の前に生じる場合に
は、第１の２進値となり、前記選択されたビット・クロ
ック遷移が、主遷移の後に生じる場合には、第２の２進
値となる クロック制御源と、 ビット・クロックであって、前記２進クロック制御信号
を受信して、前記２進クロック制御信号が、第１の２進
値の場合には、前記ビット・クロックの周波数を低く
し、前記２進クロック制御信号が、第２の２進値の場合
には、前記ビット・クロックの周波数を高くするビット
・クロック信号を送り出す、ビット・クロックと、 サンプラであって、前記ビット・クロックに接続され
て、前記データ・ストリームを受信し、抽出したデータ
を出力ポートから送り出すサンプラとを 含むことを特徴とする構造。 - 【請求項２】さらに、前記ビット・クロックに接続され
て、 第１の出力から第１の位相に対応する第１のビット・ク
ロック信号を送り出し、第２の出力から第２の位相に対
応する第２のビット・クロック信号を送り出す位相分割
器を備える ことを特徴とする請求項１に記載の構造。 - 【請求項３】前記位相分割器が、 位相変調器と、 前記位相変調器を制御するための位相変調器信号源とを 備えることを特徴とする請求項２に記載の構造。
- 【請求項４】前記位相変調器が、 さらに中心がほぼｎ・π（ｎは整数）にくる範囲にわた
って変調することを特徴とする請求項３に記載の構造。 - 【請求項５】さらに、第１と第２の入力を備えた前記位
相分割器の前記第２の入力に接続された出力を備える差
動増幅器と、 前記位相分割器の前記第１の出力及び前記差動増幅器の
前記第１の入力に接続された第１の低域フィルタと、 前記位相分割器の前記第２の出力及び前記差動増幅器の
前記第２の入力に接続された第２の低域フィルタとを 備えることを特徴とする請求項４に記載の構造。 - 【請求項６】前記位相変調器信号源が、 前記低域フィルタの前記入力に接続された第１の入力
と、 前記低域フィルタの前記出力に接続された第２の入力
と、 前記位相変調器に接続された出力とを有する積分器とを 備えることを特徴とする請求項２に記載の構造。 - 【請求項７】さらに、前記位相分割器の前記第１と第２
の入力に接続されて、 前記第１のビット・クロック信号と前記第２のビット・
クロック信号との位相差を表した出力信号を送り出す移
相フィードバック手段を備える ことを特徴とする、請求項２に記載の構造。 - 【請求項８】前記出力信号が前記位相変調器信号源の一
部としての働きをする ことを特徴とする請求項３に記載の構造。 - 【請求項９】さらに、前記ビット・クロック信号の周波
数と前記データ・ストリームの周波数との差の符号を求
めて、前記ビット・クロックに、前記データ・ストリー
ムの周波数にほぼ等しい周波数を備えた前記ビット・ク
ロック信号を送り出させる働きをする周波数検出器を備
え、前記周波数検出器が、トレーニング・シーケンスに
応答して動作する ことを特徴とする請求項１に記載の構造。 - 【請求項１０】前記クロック制御源が、さらに、前記ビ
ット・クロック信号の2N番目の遷移毎に、１つの遷移を
選択する手段として、前記フレーム・クロックに接続さ
れ、前記データ・ストリームを受けデータを抽出する第
１のセレクタを備えることを特徴とする請求項１または
８に記載の構造。 - 【請求項１１】前記クロック制御源が、さらに、 前記フレーム・クロック信号の周波数を備えるが、その
位相が、前記フレーム・クロック信号のほぼ1/4周期だ
け遅延した直交フレーム・クロック信号を送り出す直交
フレーム・クロック手段と、 前記直交フレーム・クロック手段に接続されて、前記デ
ータ・ストリームを受信し、前記直交フレーム・クロッ
ク信号によって指定されるトレーニング・シーケンスの
論理レベルを表した、それに等しい出力信号を１度に１
つずつ送り出す第２のセレクタと、 前記第１及び第２の位相検出器に接続されて、前記第２
の位相検出器の前記出力信号における論理遷移時に、前
記第１の位相検出器の前記出力信号の論理レベルに等し
い出力信号を出力から送り出す記憶手段と、 前記第１及び第２の位相検出器、及び、前記記憶手段の
前記出力に接続されて、前記第２の位相検出器の前記出
力を追跡する前記クロック制御信号をスイッチ出力から
送り出すスイッチとを 備えることを特徴とする請求項10に記載の構造。 - 【請求項１２】ロックが生じた後、前記トレーニング・
シーケンスの送信がデータの送信に取って替わられる前
に、スイッチの出力がスイッチの入力に連続して接続さ
れる ことを特徴とする、請求項11に記載の構造。 - 【請求項１３】前記セレクタが、Ｍ個のセレクタ（Ｍ＞
＝１）のうち最初のセレクタの入力リードが、前記セレ
クタの入力リードとして機能し、複数のセレクタのうち
最後のセレクタの出力リードが、前記セレクタの出力リ
ードとして機能するように、縦続直列をなす接続が施さ
れたＭ個のセレクタを備えることと、 前記フレーム・クロックに、複数のクロック分割手段の
うち最初のクロック分割手段の入力リードが、前記フレ
ーム・クロックの入力リードとして機能し、複数のクロ
ック分割手段のうち最後のクロック分割手段の出力リー
ドが、前記フレーム・クロックの出力リードとして機能
するように、縦続直列をなす接続が施された複数のクロ
ック分割手段が含まれており、前記クロック分割手段の
それぞれが、複数の分割されたクロック信号のうち関連
する１つを発生し、そのそれぞれが、複数のセレクタの
うち関連する１つのクロック入力リードに加えられる ことを特徴とする請求項11に記載の構造。 - 【請求項１４】前記セレクタがＤフリップ・フロップか
ら成る ことを特徴とする請求項13に記載の構造。
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