CN108334469A - 一种高速差分串行数据传输的方法、系统和装置 - Google Patents
一种高速差分串行数据传输的方法、系统和装置 Download PDFInfo
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Abstract
本发明提供的一种高速差分串行数据传输的方法、系统和装置，通过将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，包括记录需要发送的高速差分串行数据的技术方案，不考虑编码后比特流中0和1的数量，从而大大简化了编码逻辑，节省芯片资源，降低系统调试难度。还可以根据数据传输速率、传输距离、传输介质等条件灵活的选择编码时的参数和方式，不同的编码参数和方式可以提供不同的带宽利用率。
Description
技术领域
本发明涉及高速差分串行数据传输技术领域，尤其涉及一种高速差分串行数据传输的方法、系统和装置。
背景技术
在高速差分数据传输的过程中，由于高速比特流串行传输不存在单独的线路来实现时钟同步，因此需要通过编码技术将时钟嵌入数据当中，形成既包含数据信息又包含时钟信息的可以串行发送的比特流，通过编码进行数据传输，接收机不但可以实现时钟恢复和比特同步，而且可以检测和纠正数据错误。
在高速差分数据传输过程中，最常用的编码格式为8b/10b编码。8b/10b编码是将8比特数据按照相应的编码真值表编码成相应的10比特数据。编码过程中，将8比特原始数据分为高3位和低5位两组数据，其中将高3位数据进行3b/4b编码，而低5位数据进行5b/6b编码，将编码的数据合并得到10b数据。
在进行编码的过程中，1和0的个数肯定会出现不一致的情况，将这种情况称为差异度，将1的个数超过0的个数称作为负极性，将1的个数和0的个数相等称为零极性，将0的个数超过1的个数称为正极性。在整个编码真值表中，0极性数据并不能完全覆盖，因此为了保证直流平衡，在数据编码过程中，必须先根据上一个编码结果的极性选择5b/6b编码的极性，然后根据6b数据的极性，选择3b/4b编码的极性，得到10比特数据后，再根据10比特数据的极性选择下一次编码的极性。经过此编码格式编码的比特流0和1的数量基本相同，可以保证直流平衡。由于需要保证编码后比特流中0和1的数量基本相同，使得这种编码格式的编码逻辑较为复杂，无论是通过组合逻辑实现，还是通过查找表实现，都需要占用比较多的逻辑资源。将原本8位的数据用10位来表示，会使8b/10b编码的带宽利用率并不高。
发明内容
为了解决上述技术问题，本发明的主要目的在于提供一种高速差分串行数据传输的方法、系统和装置，该技术方案一般应用于数据的传输距离比较近、传输速率比较低的场合，不需要严格的保证直流平衡，只需要周期性的在比特流的固定位置插入跳变沿，嵌入时钟信息，保证接收端可以稳定的恢复出时钟信号即可，不考虑编码后比特流中0和1的数量，从而大大简化了编码逻辑，节省芯片资源，降低系统调试难度。还可以根据数据传输速率、传输距离、传输介质等条件灵活的选择编码时的参数和方式，不同的编码参数和方式可以提供不同的带宽利用率。
为了达到上述目的，本发明技术方案如下：
本发明一方面提供了一种高速差分串行数据传输的方法，包括：
将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；
所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；
所述数据序列，包括记录需要发送的高速差分串行数据。
进一步的，所述数据单元的长度为固定长度，总长度为时钟序列长度与数据序列长度总和，其中，
时钟序列长度为1～5个码元；数据序列长度为8～60个码元。
进一步的，时钟序列在编码过程中插入变化序列包括：保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。
进一步的，时钟序列在编码过程中插入与所述数据序列的逻辑反序列包括：
时钟序列在编码过程中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。
本发明另一方面还提供了一种高速差分串行数据传输的系统，包括将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；
所述时钟序列，用于通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；
所述数据序列，用于记录需要发送的高速差分串行数据。
进一步的，所述数据单元的长度为固定长度，总长度为时钟序列长度与数据序列长度总和，其中，
时钟序列长度为1～5个码元；数据序列长度为8～60个码元。
进一步的，所述时钟序列包括：
变化序列，用于保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。
进一步的，所述时钟序列还包括：
逻辑反序列，用于在编码过程中在时钟序列中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。
本发明另一方面还提供了一种高速差分串行数据传输的装置包括前述之一所述的系统。
本发明提供的一种高速差分串行数据传输的方法、系统和装置，通过将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，包括记录需要发送的高速差分串行数据的技术方案，一般应用于数据的传输距离比较近、传输速率比较低的场合，不需要严格的保证直流平衡，只需要周期性的在比特流的固定位置插入跳变沿，嵌入时钟信息，保证接收端可以稳定的恢复出时钟信号即可，不考虑编码后比特流中0和1的数量，从而大大简化了编码逻辑，节省芯片资源，降低系统调试难度。还可以根据数据传输速率、传输距离、传输介质等条件灵活的选择编码时的参数和方式，不同的编码参数和方式可以提供不同的带宽利用率。
附图说明
图1为根据本发明的一种高速差分串行数据传输的方法的实施例一的编码示意图之一；
图2为根据本发明的一种高速差分串行数据传输的方法的实施例一的编码示意图之二；
图3为根据本发明的一种高速差分串行数据传输的方法的实施例一的编码示意图之三；
图4为根据本发明的一种高速差分串行数据传输的方法的实施例一的编码示意图之四。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
实施例一
参照图1，图1示出了本发明提供的一种高速差分串行数据传输的方法的一实施例的示意图。包括：
将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列C序列和数据序列D序列两部分组成；
所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；
所述数据序列，包括记录需要发送的高速差分串行数据。
所述数据单元的长度为固定长度，总长度为时钟序列长度m与数据序列长度n的总和m+n，其中，
时钟序列长度为1～5个码元；数据序列长度为8～60个码元。
进一步的，时钟序列在编码过程中插入变化序列包括：保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。
例如，C序列可以是固定值，如01、10、0011、1100、011、110等包含0到1或1到0变化的序列。
进一步的，时钟序列在编码过程中插入与所述数据序列的逻辑反序列包括：
时钟序列在编码过程中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。
例如，C序列可以是本数据单元D序列码元1的逻辑反序列或前一个数据单元D序列码元n的逻辑反序列。
如图2所示，本实例C序列设置为长度为4个码元的固定值0011，D序列长度n设置为24。假设待发送数据为3个长度为24个码元的序列：000000000000000000000000、010101010101010101010101、111111111111111111111111。则编码后会形成3个长度为28个码元的数据单元。
如图3所示，本实例C序列长度设置为1个码元，取值为本数据单元D序列码元1的逻辑反，D序列长度n设置为9。假设待发送数据为5个长度为9个码元的序列：000000000、111111111、101010101、010101010、000001111。则编码后会形成5个长度为10个码元的数据单元。
如图4所示，本实例C序列长度设置为1个码元，D序列长度n设置为9，取值为前一个数据单元D序列码元n(n＝9)的逻辑反。假设待发送数据为5个长度为9个码元的序列：000000000、111111111、101010101、010101010、000001111。则编码后会形成5个长度为10个码元的数据单元，如图4所示。由于数据单元1的前一个数据单元未在图中标出，因此数据单元1的C序列用x标示，表示为未定义。
优选的，C序列的长度m和D序列的长度n是编码时的参数，是根据数据传输速率、传输距离、传输介质等条件选定的，并没有具体的限定值。
除了实例中列出的几种C序列之外，还有很多种C序列符合本发明的编码要求，文中无法全部列出。C序列只要保证在每个数据单元的固定位置都有一个0到1或1到0的变化即可。
本发明实施例一提供的一种高速差分串行数据传输的方法，通过将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，包括记录需要发送的高速差分串行数据的技术方案，一般应用于数据的传输距离比较近、传输速率比较低的场合，不需要严格的保证直流平衡，只需要周期性的在比特流的固定位置插入跳变沿，嵌入时钟信息，保证接收端可以稳定的恢复出时钟信号即可，不考虑编码后比特流中0和1的数量，从而大大简化了编码逻辑，节省芯片资源，降低系统调试难度。还可以根据数据传输速率、传输距离、传输介质等条件灵活的选择编码时的参数和方式，不同的编码参数和方式可以提供不同的带宽利用率。
实施例二
本发明另一方面还提供了一种高速差分串行数据传输的系统，包括将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；
所述时钟序列，用于通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；
所述数据序列，用于记录需要发送的高速差分串行数据。
进一步的，所述数据单元的长度为固定长度，总长度为时钟序列长度与数据序列长度总和，其中，
时钟序列长度为1～5个码元；数据序列长度为8～60个码元。
进一步的，所述时钟序列包括：
变化序列，用于保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。
进一步的，所述时钟序列还包括：
逻辑反序列，用于在编码过程中在时钟序列中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。
具体实现的功能和处理方式参见方法实施例二描述的具体步骤。
由于本实施例二的系统所实现的处理及功能基本相应于前述图1-4所示的方法的实施例、原理和实例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此不做赘述。
本发明实施例二提供的一种高速差分串行数据传输的系统，通过将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，包括记录需要发送的高速差分串行数据的技术方案，一般应用于数据的传输距离比较近、传输速率比较低的场合，不需要严格的保证直流平衡，只需要周期性的在比特流的固定位置插入跳变沿，嵌入时钟信息，保证接收端可以稳定的恢复出时钟信号即可，不考虑编码后比特流中0和1的数量，从而大大简化了编码逻辑，节省芯片资源，降低系统调试难度。还可以根据数据传输速率、传输距离、传输介质等条件灵活的选择编码时的参数和方式，不同的编码参数和方式可以提供不同的带宽利用率。
实施例三
本发明另一方面还提供了一种高速差分串行数据传输的装置包括实施例二所述的系统。
优选的，该装置包括安装有实施例二所述系统的设备，或芯片。
本发明提供的一种高速差分串行数据传输的装置，通过将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，包括记录需要发送的高速差分串行数据的技术方案，一般应用于数据的传输距离比较近、传输速率比较低的场合，不需要严格的保证直流平衡，只需要周期性的在比特流的固定位置插入跳变沿，嵌入时钟信息，保证接收端可以稳定的恢复出时钟信号即可，不考虑编码后比特流中0和1的数量，从而大大简化了编码逻辑，节省芯片资源，降低系统调试难度。还可以根据数据传输速率、传输距离、传输介质等条件灵活的选择编码时的参数和方式，不同的编码参数和方式可以提供不同的带宽利用率。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种高速差分串行数据传输的方法，其特征在于，包括：
将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；
所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；
所述数据序列，包括记录需要发送的高速差分串行数据。
2.如权利要求1所述的方法，其特征在于，所述数据单元的长度为固定长度，总长度为时钟序列长度与数据序列长度总和，其中，
时钟序列长度为1～5个码元；数据序列长度为8～60个码元。
3.如权利要求1或2所述的方法，其特征在于，时钟序列在编码过程中插入变化序列包括：保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。
4.如权利要求1-3之一所述的方法，其特征在于，时钟序列在编码过程中插入与所述数据序列的逻辑反序列包括：
时钟序列在编码过程中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。
5.一种高速差分串行数据传输的系统，其特征在于，包括将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；
所述时钟序列，用于通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；
所述数据序列，用于记录需要发送的高速差分串行数据。
6.如权利要求5所述的系统，其特征在于，所述数据单元的长度为固定长度，总长度为时钟序列长度与数据序列长度总和，其中，
时钟序列长度为1～5个码元；数据序列长度为8～60个码元。
7.如权利要求5所述的系统，其特征在于，所述时钟序列包括：
变化序列，用于保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。
8.如权利要求5所述的系统，其特征在于，所述时钟序列还包括：
逻辑反序列，用于在编码过程中在时钟序列中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。
9.一种高速差分串行数据传输的装置，其特征在于，包括权利要求5-8之一所述的系统。
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