JP2861608B2 - 集積回路の出力信号制御回路 - Google Patents
集積回路の出力信号制御回路Info
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- JP2861608B2 JP2861608B2 JP4052870A JP5287092A JP2861608B2 JP 2861608 B2 JP2861608 B2 JP 2861608B2 JP 4052870 A JP4052870 A JP 4052870A JP 5287092 A JP5287092 A JP 5287092A JP 2861608 B2 JP2861608 B2 JP 2861608B2
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Description
【０００１】
【産業上の利用分野】本発明は集積回路の出力信号の論
理レベルが変化する際の波形の傾きを制御する出力信号
制御回路。
理レベルが変化する際の波形の傾きを制御する出力信号
制御回路。
【０００２】
【従来の技術】図６（ａ），（ｂ）は従来の集積回路を
示す構成図およびその出力信号制御回路を拡大した回路
図である。集積回路６１の周辺領域６２には出力信号制
御回路６３が配置されている。出力信号制御回路６３
は、図６（ｂ）に示されるように、出力回路８０と閾値
調整回路８１とからなる。出力回路８０は、出力端子７
２に接続された立ち上り駆動トランジスタ６４（以降、
Ｔｒ６４と記す）と立ち下り駆動トランジスタ６６（以
降、Ｔｒ６６と記す）とからなる。また、閾値調整回路
８１は、Ｔｒ６５，６７，〜，７０およびライン７４
〜，７７からなり、入力端子７１に印加される入力電圧
により出力回路８０を駆動する。
示す構成図およびその出力信号制御回路を拡大した回路
図である。集積回路６１の周辺領域６２には出力信号制
御回路６３が配置されている。出力信号制御回路６３
は、図６（ｂ）に示されるように、出力回路８０と閾値
調整回路８１とからなる。出力回路８０は、出力端子７
２に接続された立ち上り駆動トランジスタ６４（以降、
Ｔｒ６４と記す）と立ち下り駆動トランジスタ６６（以
降、Ｔｒ６６と記す）とからなる。また、閾値調整回路
８１は、Ｔｒ６５，６７，〜，７０およびライン７４
〜，７７からなり、入力端子７１に印加される入力電圧
により出力回路８０を駆動する。
【０００３】入力電圧の値により出力回路８０がオンか
らオフ、オフからオンに遷移する入力電圧の値を閾値と
いう。ライン７４のみを接続するとＴｒ６５とＴｒ６７
が一対になり信号７３を出力する。この場合Ｔｒ６５，
６７の閾値は電源電圧Ｖの１／２となる。またライン７
５を接続すると閾値がＶ／２からさらに低下する。さら
にライン７６，７７を接続するとＴｒ６７，６８，６
９，７０が並列接続となり閾値がさらに低下することが
知られている。
らオフ、オフからオンに遷移する入力電圧の値を閾値と
いう。ライン７４のみを接続するとＴｒ６５とＴｒ６７
が一対になり信号７３を出力する。この場合Ｔｒ６５，
６７の閾値は電源電圧Ｖの１／２となる。またライン７
５を接続すると閾値がＶ／２からさらに低下する。さら
にライン７６，７７を接続するとＴｒ６７，６８，６
９，７０が並列接続となり閾値がさらに低下することが
知られている。
【０００４】そこで駆動Ｔｒ６４，６６の切り換り波形
の傾きをなだらかにさせる場合、前記閾値の変化する特
性を利用している。この出力波形の傾きをなだらかにさ
せることで駆動Ｔｒ６４，６６が複数同時に同一方向に
オン／オフする場合に発生するグランド／電源ノイズを
低減させることができる。さらに出力波形の変化時に発
生する電磁波ノイズも出力波形の傾きがなだらかになる
と低減する。
の傾きをなだらかにさせる場合、前記閾値の変化する特
性を利用している。この出力波形の傾きをなだらかにさ
せることで駆動Ｔｒ６４，６６が複数同時に同一方向に
オン／オフする場合に発生するグランド／電源ノイズを
低減させることができる。さらに出力波形の変化時に発
生する電磁波ノイズも出力波形の傾きがなだらかになる
と低減する。
【０００５】
【発明が解決しようとする課題】上述した従来の出力信
号制御回路は、集積回路の製造変動により出力波形の傾
きがなだらかになることがあり、その場合Ｔｒ６７，６
８，６９，７０により出力波形の傾きがさらになだらか
になるため、集積回路の入力端子から出力端子までの遅
延時間を必要以上に増加させ、集積回路の性能を低下さ
せてしまうという問題がある。
号制御回路は、集積回路の製造変動により出力波形の傾
きがなだらかになることがあり、その場合Ｔｒ６７，６
８，６９，７０により出力波形の傾きがさらになだらか
になるため、集積回路の入力端子から出力端子までの遅
延時間を必要以上に増加させ、集積回路の性能を低下さ
せてしまうという問題がある。
【０００６】
【課題を解決するための手段】本発明の出力信号制御回
路は、インバータにより構成された出力回路と、外部か
らの入力信号により駆動する複数のトランジスタが並列
に接続された第１のトランジスタ群を具備し前記出力回
路のオンオフ電圧を決定する閾値を制御する閾値調整回
路とを有し、前記入力信号の論理レベルが変化する際の
波形の傾きを制御する出力信号制御回路において、前記
閾値調整回路は、前記第１のトランジスタ群の複数のト
ランジスタとそれぞれ直列に接続された複数のトランジ
スタからなる第２のトランジスタ群を有し、前記第２の
トランジスタ群の複数のトランジスタのうち、所望のト
ランジスタをオン状態に設定する選択制御回路を有す
る。
路は、インバータにより構成された出力回路と、外部か
らの入力信号により駆動する複数のトランジスタが並列
に接続された第１のトランジスタ群を具備し前記出力回
路のオンオフ電圧を決定する閾値を制御する閾値調整回
路とを有し、前記入力信号の論理レベルが変化する際の
波形の傾きを制御する出力信号制御回路において、前記
閾値調整回路は、前記第１のトランジスタ群の複数のト
ランジスタとそれぞれ直列に接続された複数のトランジ
スタからなる第２のトランジスタ群を有し、前記第２の
トランジスタ群の複数のトランジスタのうち、所望のト
ランジスタをオン状態に設定する選択制御回路を有す
る。
【０００７】また、前記選択制御回路は、前記入力信号
の論理レベル変化に基づいて、前記第２のトランジスタ
群の複数のトランジスタのうち、所望のものを１個ずつ
順次オン状態に設定するシフトレジスタである。
の論理レベル変化に基づいて、前記第２のトランジスタ
群の複数のトランジスタのうち、所望のものを１個ずつ
順次オン状態に設定するシフトレジスタである。
【０００８】
【作用】選択されるスイッチングトランジスタの数によ
り、出力インバータを駆動する電圧が変化し、ひいては
出力波形の傾きが変化し、所望の傾きに設定できる。
り、出力インバータを駆動する電圧が変化し、ひいては
出力波形の傾きが変化し、所望の傾きに設定できる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の出力信号制御回路の第１の
実施例を示す回路図である。本実施例は出力駆動回路１
と選択制御回路２とから構成されている。また、出力駆
動回路１は、出力回路２０と閾値調整回路２１とから構
成されている。
て説明する。図１は本発明の出力信号制御回路の第１の
実施例を示す回路図である。本実施例は出力駆動回路１
と選択制御回路２とから構成されている。また、出力駆
動回路１は、出力回路２０と閾値調整回路２１とから構
成されている。
【００１０】出力回路２０は、Ｐ型駆動トランジスタ４
（以降、Ｔｒ４と記す）とＮ型駆動トランジスタ６（以
降、Ｔｒ６と記す）とからなるインバータとして構成さ
れている。閾値調整回路２１は、Ｐ型トランジスタ５
（以降、Ｔｒ５と記す）と、選択制御回路２２の選択信
号３５，３６，３７，３８に駆動されるＮ型トランジス
タ３１，３２，３３，３４（以降、Ｔｒ３１，３２，３
３，３４と記す）と、ゲートに入力電圧を受けるＮ型ト
ランジスタ７，８，９，１０（以降、Ｔｒ７，８，９，
１０と記す）とから構成されている。
（以降、Ｔｒ４と記す）とＮ型駆動トランジスタ６（以
降、Ｔｒ６と記す）とからなるインバータとして構成さ
れている。閾値調整回路２１は、Ｐ型トランジスタ５
（以降、Ｔｒ５と記す）と、選択制御回路２２の選択信
号３５，３６，３７，３８に駆動されるＮ型トランジス
タ３１，３２，３３，３４（以降、Ｔｒ３１，３２，３
３，３４と記す）と、ゲートに入力電圧を受けるＮ型ト
ランジスタ７，８，９，１０（以降、Ｔｒ７，８，９，
１０と記す）とから構成されている。
【００１１】次に本実施例の動作について説明する。選
択信号３５が高レベルで選択信号３６，３７，３８が低
レベルの場合、Ｔｒ３１がオン、Ｔｒ３２，３３，３４
がオフとなりＴｒ５とＴｒ７が一対になってＴｒ４，６
に入力され、入力端子１１の入力電圧がＶ／２の値で信
号１３が０→１，１→０に反転する。また、選択信号３
５，３６，３７が高レベル、選択信号３８が低レベルの
場合、Ｔｒ３１，３２，３３がオンになりＴｒ３４がオ
フとなるためＴｒ７，８，９が並列接続になりＴｒ５と
Ｔｒ７，８，９が一対になり、信号１３の値を決定する
が前記の場合より閾値が低下するため駆動Ｔｒ４，６の
出力波形の傾きがなだらかとなる。選択信号の値は集積
回路の入力端子１１から出力端子１２までの値を測定
し、出力波形の傾きが十分急峻であればＴｒ３１，３
２，３３，３４をオンする値を選択制御回路２のＲＯＭ
に書き込み、十分なだらかの場合はＴｒ３１のみをオン
にする値を書き込む。
択信号３５が高レベルで選択信号３６，３７，３８が低
レベルの場合、Ｔｒ３１がオン、Ｔｒ３２，３３，３４
がオフとなりＴｒ５とＴｒ７が一対になってＴｒ４，６
に入力され、入力端子１１の入力電圧がＶ／２の値で信
号１３が０→１，１→０に反転する。また、選択信号３
５，３６，３７が高レベル、選択信号３８が低レベルの
場合、Ｔｒ３１，３２，３３がオンになりＴｒ３４がオ
フとなるためＴｒ７，８，９が並列接続になりＴｒ５と
Ｔｒ７，８，９が一対になり、信号１３の値を決定する
が前記の場合より閾値が低下するため駆動Ｔｒ４，６の
出力波形の傾きがなだらかとなる。選択信号の値は集積
回路の入力端子１１から出力端子１２までの値を測定
し、出力波形の傾きが十分急峻であればＴｒ３１，３
２，３３，３４をオンする値を選択制御回路２のＲＯＭ
に書き込み、十分なだらかの場合はＴｒ３１のみをオン
にする値を書き込む。
【００１２】次に本発明の第２の実施例について図２，
図３を参照して説明する。図２は図１の実施例における
選択制御回路を第２の実施例のために変形したものを示
す回路図である。本実施例の選択制御回路３０は、クロ
ック信号４２とセット信号４３とのアンドをとるアンド
回路４４と、アンド回路４４の出力とリセット信号４１
とを入力するシフトレジスタ４０とから構成されてい
る。
図３を参照して説明する。図２は図１の実施例における
選択制御回路を第２の実施例のために変形したものを示
す回路図である。本実施例の選択制御回路３０は、クロ
ック信号４２とセット信号４３とのアンドをとるアンド
回路４４と、アンド回路４４の出力とリセット信号４１
とを入力するシフトレジスタ４０とから構成されてい
る。
【００１３】第１の実施例と同様に集積回路の入力端子
１１から出力端子１２までの値を測定し、図３に示すよ
うにセット信号４３のパルス幅を決定することでシフト
レジスタ４０に入力されるクロック４２の数が決まるた
め、カウンタ動作するシフトレジスタ４０の値が決ま
り、所定のタイミングで選択信号３５，３６，３７，３
８の値が決定される。
１１から出力端子１２までの値を測定し、図３に示すよ
うにセット信号４３のパルス幅を決定することでシフト
レジスタ４０に入力されるクロック４２の数が決まるた
め、カウンタ動作するシフトレジスタ４０の値が決ま
り、所定のタイミングで選択信号３５，３６，３７，３
８の値が決定される。
【００１４】さらに本発明の第３の実施例について図
４，図５を参照して説明する。図４は図１の実施例にお
ける選択制御回路を第３の実施例のために変形したもの
を示している。本実施例の選択制御回路５０は、シフト
レジスタ４０とリセット信号４１を入力とし、微分回路
によりリセット信号４１から微分信号５１を発生させ、
微分信号５１が高レベルの期間のみ発振する発振回路に
よりクロック５２を発生する。次にその動作について図
５のタイムチャートを参照して説明する。リセット信号
４１が高レベルになると遅延回路５３により遅延させか
つ反転した信号５４を発生させ、信号５４とリセット信
号の積により微分信号５１を作る。遅延回路５３はＴｒ
間を結ぶ配線の長さにより作り出すことによりＴｒより
比較的安定した値を発生できる。微分信号５１を発振回
路に入力し、微分信号５１が高レベルの期間のみ発振す
ることでクロック５２の数を決定する。集積回路内のＴ
ｒの特性は製造変動により遅延時間が増加し、その出力
波形の傾きも増加する。そこでＴｒの遅延時間が増加し
ている場合は発振回路の遅延時間も増加するため発振周
波数は低下し、５２′に示すようにクロックは１ケとな
り、シフトレジスタ４０の値は１０００となり制御Ｔｒ
３１のみがＯＮとなるため駆動Ｔｒ４，６の傾の増加は
ない、又、Ｔｒの遅延時間が減少する場合は発振回路の
遅延時間も減少するため発振周波数が増加し、クロック
５２に示すようにクロックが４ケとなり、シフトレジス
タ４０の値は１１１１となり制御Ｔｒ３１，３２，３
３，３４がオンしＴｒ７，８，９，１０とＴｒ５が一対
となり、閾値が低下することで駆動Ｔｒ４，６の波形の
傾きをなだらかにさせる。
４，図５を参照して説明する。図４は図１の実施例にお
ける選択制御回路を第３の実施例のために変形したもの
を示している。本実施例の選択制御回路５０は、シフト
レジスタ４０とリセット信号４１を入力とし、微分回路
によりリセット信号４１から微分信号５１を発生させ、
微分信号５１が高レベルの期間のみ発振する発振回路に
よりクロック５２を発生する。次にその動作について図
５のタイムチャートを参照して説明する。リセット信号
４１が高レベルになると遅延回路５３により遅延させか
つ反転した信号５４を発生させ、信号５４とリセット信
号の積により微分信号５１を作る。遅延回路５３はＴｒ
間を結ぶ配線の長さにより作り出すことによりＴｒより
比較的安定した値を発生できる。微分信号５１を発振回
路に入力し、微分信号５１が高レベルの期間のみ発振す
ることでクロック５２の数を決定する。集積回路内のＴ
ｒの特性は製造変動により遅延時間が増加し、その出力
波形の傾きも増加する。そこでＴｒの遅延時間が増加し
ている場合は発振回路の遅延時間も増加するため発振周
波数は低下し、５２′に示すようにクロックは１ケとな
り、シフトレジスタ４０の値は１０００となり制御Ｔｒ
３１のみがＯＮとなるため駆動Ｔｒ４，６の傾の増加は
ない、又、Ｔｒの遅延時間が減少する場合は発振回路の
遅延時間も減少するため発振周波数が増加し、クロック
５２に示すようにクロックが４ケとなり、シフトレジス
タ４０の値は１１１１となり制御Ｔｒ３１，３２，３
３，３４がオンしＴｒ７，８，９，１０とＴｒ５が一対
となり、閾値が低下することで駆動Ｔｒ４，６の波形の
傾きをなだらかにさせる。
【００１５】
【発明の効果】以上説明したように本発明は、集積回路
の性能により、出力波形の傾きを制御したので、入力端
子から出力端子までの遅延時間の増加をおさえ集積回路
の性能を低下させないという効果があり、同時に、グラ
ンド／電源ノイズ並びに副射ノイズを低減できる効果も
うしなわない。
の性能により、出力波形の傾きを制御したので、入力端
子から出力端子までの遅延時間の増加をおさえ集積回路
の性能を低下させないという効果があり、同時に、グラ
ンド／電源ノイズ並びに副射ノイズを低減できる効果も
うしなわない。
【図１】本発明の出力信号制御回路の第１の実施例を示
す回路図である。
す回路図である。
【図２】本発明の第２の実施例の選択制御回路を示す回
路図である。
路図である。
【図３】図２の実施例の動作を示す波形図である。
【図４】本発明の第３の実施例の選択制御回路を示す回
路図である。
路図である。
【図５】図４の実施例の動作を示す波形図である。
【図６】（ａ）は従来の集積回路を示す図である。
（ｂ）は（ａ）の出力信号制御回路を示す回路図であ
る。
（ｂ）は（ａ）の出力信号制御回路を示す回路図であ
る。
１ 出力駆動回路 ２，３０，５０ 選択制御回路 ４，５，〜，１０，３１，３２，３３，３４ Ｔｒ １１ 入力端子 １２ 出力端子 ２０ 出力回路 ２１ 閾値調整回路 ３５，３６，３７，３８ 選択信号 ４０ シフトレジスタ ４４ アンド回路
Claims (2)
- 【請求項１】 インバータにより構成された出力回路
と、外部からの入力信号により駆動する複数のトランジ
スタが並列に接続された第１のトランジスタ群を具備し
前記出力回路のオンオフ電圧を決定する閾値を制御する
閾値調整回路とを有し、前記入力信号の論理レベルが変
化する際の波形の傾きを制御する出力信号制御回路にお
いて、 前記閾値調整回路は、前記第１のトランジスタ群の複数
のトランジスタとそれぞれ直列に接続された複数のトラ
ンジスタからなる第２のトランジスタ群を有し、 前記第２のトランジスタ群の複数のトランジスタのう
ち、所望のトランジスタをオン状態に設定する選択制御
回路を有することを特徴とする出力信号制御回路。 - 【請求項２】 請求項１に記載の出力信号制御回路にお
いて、 前記選択制御回路は、前記入力信号の論理レベル変化に
基づいて、前記第２のトランジスタ群の複数のトランジ
スタのうち、所望のものを１個ずつ順次オン状態に設定
するシフトレジスタであることを特徴とする出力信号制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052870A JP2861608B2 (ja) | 1992-03-11 | 1992-03-11 | 集積回路の出力信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052870A JP2861608B2 (ja) | 1992-03-11 | 1992-03-11 | 集積回路の出力信号制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259871A JPH05259871A (ja) | 1993-10-08 |
| JP2861608B2 true JP2861608B2 (ja) | 1999-02-24 |
Family
ID=12926915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4052870A Expired - Fee Related JP2861608B2 (ja) | 1992-03-11 | 1992-03-11 | 集積回路の出力信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861608B2 (ja) |
-
1992
- 1992-03-11 JP JP4052870A patent/JP2861608B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05259871A (ja) | 1993-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |