JP2861170B2 - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
- Publication number
- JP2861170B2 JP2861170B2 JP1339641A JP33964189A JP2861170B2 JP 2861170 B2 JP2861170 B2 JP 2861170B2 JP 1339641 A JP1339641 A JP 1339641A JP 33964189 A JP33964189 A JP 33964189A JP 2861170 B2 JP2861170 B2 JP 2861170B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- integrated circuit
- circuit device
- memory cell
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型半導体集積回路装置に関し、特にメモ
リセルを有するMOS型半導体集積回路装置の拡散層の構
造に関する。
リセルを有するMOS型半導体集積回路装置の拡散層の構
造に関する。
従来のMOS型半導体集積回路装置のDRAMのメモリセル
の記憶容量のトランジスタ部の断面図を第３図に示す。
の記憶容量のトランジスタ部の断面図を第３図に示す。
第３図に於いて、４と５はそれぞれＰ型半導体基板１
上に80keV,1×1016／cm3のひ素イオン打込みと、900℃
のN2雰囲気で30分のアニールにより形成した、メモリセ
ルのｎ型のノード拡散層とｎ型の接地電位拡散層（以下
GND拡散層と称す）である。従来、これら２つの拡散層
は同じ工程で形成され、同じ構造を有していた。
上に80keV,1×1016／cm3のひ素イオン打込みと、900℃
のN2雰囲気で30分のアニールにより形成した、メモリセ
ルのｎ型のノード拡散層とｎ型の接地電位拡散層（以下
GND拡散層と称す）である。従来、これら２つの拡散層
は同じ工程で形成され、同じ構造を有していた。
上述した従来のMOS型半導体集積回路装置では、メモ
リセルのGND拡散層が他の通常の拡散層と同じ構造とな
っているので、α線の入射によって発生する基板内キャ
リアをGND拡散層が充分捕獲できず、メモリセルのノー
ド拡散層に拡散によって達するキャリアを減少させる効
果が少ないという欠点がある。この現象を以下に、DRAM
のα線によるソフトエラーを例にとり、図面を用いて説
明する。
リセルのGND拡散層が他の通常の拡散層と同じ構造とな
っているので、α線の入射によって発生する基板内キャ
リアをGND拡散層が充分捕獲できず、メモリセルのノー
ド拡散層に拡散によって達するキャリアを減少させる効
果が少ないという欠点がある。この現象を以下に、DRAM
のα線によるソフトエラーを例にとり、図面を用いて説
明する。
第４図は、従来のDRAMのメモリセルの記憶トランジス
タ部にα線が入射した際の断面図である。DRAMのメモリ
セルでは、ノード拡散層４に蓄えた電荷をメモリセルの
データ情報としている。ノード拡散層４が、“H"レベル
にある場合に、ノード拡散層４に電子が取込まれると、
電位の低下を招くが、この電位低下が進行すると、メモ
リセルのデータ読出しの際に読出し不良に至る。今、α
線が飛跡６で進入したとすると、飛跡６に沿って発生す
るキャリアの内、第４図のlDNの部分で空乏層内をドリ
フト移動する電子と、lFNの部分で、ファネリング現象
によって、空乏層が図示のごとくみかけ上伸びた状態に
相当する部分をドリフト移動する電子は、ノード拡散層
４に取込まれる。更に、ノード拡散層４に取込まれる電
子には、lDIの領域から拡散によって移動する電子も含
まれる。
タ部にα線が入射した際の断面図である。DRAMのメモリ
セルでは、ノード拡散層４に蓄えた電荷をメモリセルの
データ情報としている。ノード拡散層４が、“H"レベル
にある場合に、ノード拡散層４に電子が取込まれると、
電位の低下を招くが、この電位低下が進行すると、メモ
リセルのデータ読出しの際に読出し不良に至る。今、α
線が飛跡６で進入したとすると、飛跡６に沿って発生す
るキャリアの内、第４図のlDNの部分で空乏層内をドリ
フト移動する電子と、lFNの部分で、ファネリング現象
によって、空乏層が図示のごとくみかけ上伸びた状態に
相当する部分をドリフト移動する電子は、ノード拡散層
４に取込まれる。更に、ノード拡散層４に取込まれる電
子には、lDIの領域から拡散によって移動する電子も含
まれる。
ソフトエラー耐性を向上させるには、lDN，lFN，lDI
のそれぞれで発生する電子数を減少させれば良い。しか
し、この電子数は多くの場合、設計基準で決定され、こ
のうち時にlDH，lFNの部分での電子数は、設計基準依存
が大きい為、容易に減少させる事は出来ない。又、第５
図の様にα粒子の飛跡終点からの距離と、単位長あたり
の発生電子、正孔対数の関係で、終点付近の発生数が多
くなっている事が知られており、第４図のlDIで発生し
た電子の拡散によるソフトエラーへの寄与を無視する事
はできない。
のそれぞれで発生する電子数を減少させれば良い。しか
し、この電子数は多くの場合、設計基準で決定され、こ
のうち時にlDH，lFNの部分での電子数は、設計基準依存
が大きい為、容易に減少させる事は出来ない。又、第５
図の様にα粒子の飛跡終点からの距離と、単位長あたり
の発生電子、正孔対数の関係で、終点付近の発生数が多
くなっている事が知られており、第４図のlDIで発生し
た電子の拡散によるソフトエラーへの寄与を無視する事
はできない。
このように従来の構造では、第４図の様な場合lDIで
発生した電子の何割かが、拡散によりノード拡散層に取
込まれ、上述の電位低下を招き、ソフトエラー耐性に悪
影響を及ぼしていたが、GND拡散層５には、拡散による
電子がノード拡散層４に達する事を妨げる効果がほとん
どなかった。
発生した電子の何割かが、拡散によりノード拡散層に取
込まれ、上述の電位低下を招き、ソフトエラー耐性に悪
影響を及ぼしていたが、GND拡散層５には、拡散による
電子がノード拡散層４に達する事を妨げる効果がほとん
どなかった。
本発明の半導体集積回路装置は、メモリセルを構成す
る拡散層で、接地線に接続される拡散層の全領域にわた
ってその接合深さを他のメモリセルのノード拡散層の接
合深さよりも深く形成したものである。
る拡散層で、接地線に接続される拡散層の全領域にわた
ってその接合深さを他のメモリセルのノード拡散層の接
合深さよりも深く形成したものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のメモリセルのトランジス
タ部の断面図である。
タ部の断面図である。
本例の構造は、メモリセルの記憶トランジスタのGND
拡散層以外は従来の構造と同様に形成してある。GND拡
散層５の形成方法は、拡散層部分への不純物の二重打込
みにて行う。即ち、従来の形成方法により、他の拡散層
と同様にGND拡散層５へのひ素イオン打込みを実施した
直後に、GND拡散層５だけに選択的に150kev,5×1015／c
m3のひ素イオン打込みを行い、900℃N2雰囲気で30分の
アニールを実施してGND拡散層５だけに接合深さのより
深い拡散層を形成する。
拡散層以外は従来の構造と同様に形成してある。GND拡
散層５の形成方法は、拡散層部分への不純物の二重打込
みにて行う。即ち、従来の形成方法により、他の拡散層
と同様にGND拡散層５へのひ素イオン打込みを実施した
直後に、GND拡散層５だけに選択的に150kev,5×1015／c
m3のひ素イオン打込みを行い、900℃N2雰囲気で30分の
アニールを実施してGND拡散層５だけに接合深さのより
深い拡散層を形成する。
第２図に本実施例の基板に、α線が入射した場合の断
面図を示す。本例ではGND拡散層５の接合深さが深いの
で、従来例と同様なα線飛跡でもGND拡散層５の囲りの
空乏層内あるいは拡散層内にα線飛跡が達する。このた
めlDGで発生したキャリアはGND拡散層に捕獲されるの
で、メモリセルのノード拡散層に拡散によって達する電
子の発生領域が、第４図のlDIから、第２図のlDI′（＝
lDI−lDG）に減少するので、ノード拡散層に達する電子
数が減少し、ソフトエラーの耐性が向上する。
面図を示す。本例ではGND拡散層５の接合深さが深いの
で、従来例と同様なα線飛跡でもGND拡散層５の囲りの
空乏層内あるいは拡散層内にα線飛跡が達する。このた
めlDGで発生したキャリアはGND拡散層に捕獲されるの
で、メモリセルのノード拡散層に拡散によって達する電
子の発生領域が、第４図のlDIから、第２図のlDI′（＝
lDI−lDG）に減少するので、ノード拡散層に達する電子
数が減少し、ソフトエラーの耐性が向上する。
以上説明した様に本発明は、メモリセルを構成する拡
散層の内、GND拡散層の接合深さを他のメモリセルのノ
ード拡散層の深さより深くする事により、半導体基板に
進入したα線の飛跡の一部がGND拡散層の囲りの空乏層
内や拡散層内に達しやすくなるため、ソフトエラーの耐
性が向上するという効果がある。
散層の内、GND拡散層の接合深さを他のメモリセルのノ
ード拡散層の深さより深くする事により、半導体基板に
進入したα線の飛跡の一部がGND拡散層の囲りの空乏層
内や拡散層内に達しやすくなるため、ソフトエラーの耐
性が向上するという効果がある。
第１図は本発明の一実施例のメモリセル部の断面図、第
２図は第１図に於いてα線が基板に入射した際の断面
図、第３図は従来の半導体集積回路装置の断面図、第４
図は第３図に於いてα線が基板に入射した際の断面図、
第５図はα線飛跡終点からの距離と単位長あたりの発生
電子、正孔数との関係を示す図である。 １……Ｐ型半導体基板、２……ゲート電極、３……酸化
膜、４……ノード拡散層、５……GND拡散層、６……α
線飛跡、７……電子、８……正孔、９……空乏層領域、
10……ファネリング領域。
２図は第１図に於いてα線が基板に入射した際の断面
図、第３図は従来の半導体集積回路装置の断面図、第４
図は第３図に於いてα線が基板に入射した際の断面図、
第５図はα線飛跡終点からの距離と単位長あたりの発生
電子、正孔数との関係を示す図である。 １……Ｐ型半導体基板、２……ゲート電極、３……酸化
膜、４……ノード拡散層、５……GND拡散層、６……α
線飛跡、７……電子、８……正孔、９……空乏層領域、
10……ファネリング領域。
Claims (1)
- 【請求項１】複数のメモリセルを有するMOS型半導体集
積回路装置に於いて、メモリセルを構成するトランジス
タの拡散層で接地線に接続される拡散層の全領域にわた
ってその接合深さを、他のメモリセルのノード拡散層の
接合深さよりも深く形成した事を特徴とするMOS型半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339641A JP2861170B2 (ja) | 1989-12-26 | 1989-12-26 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339641A JP2861170B2 (ja) | 1989-12-26 | 1989-12-26 | Ｍｏｓ型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03198379A JPH03198379A (ja) | 1991-08-29 |
| JP2861170B2 true JP2861170B2 (ja) | 1999-02-24 |
Family
ID=18329423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339641A Expired - Lifetime JP2861170B2 (ja) | 1989-12-26 | 1989-12-26 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861170B2 (ja) |
-
1989
- 1989-12-26 JP JP1339641A patent/JP2861170B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03198379A (ja) | 1991-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5061654A (en) | Semiconductor integrated circuit having oxide regions with different thickness | |
| JP3358663B2 (ja) | 半導体記憶装置およびその記憶情報読出方法 | |
| US5726488A (en) | Semiconductor device having semiconductor elements formed in a retrograde well structure | |
| US6091630A (en) | Radiation hardened semiconductor memory | |
| JPH0338044A (ja) | 半導体装置の製造方法 | |
| JP2634163B2 (ja) | 半導体記憶装置 | |
| US4833645A (en) | Semiconductor memory device having improved resistance to alpha particle induced soft errors | |
| JPS5846866B2 (ja) | ダイナミツク・メモリ・セル | |
| KR930009127B1 (ko) | 스택형캐패시터를구비하는반도체메모리장치 | |
| JP2736887B2 (ja) | 集積回路ダイナミックメモリ | |
| JP2861170B2 (ja) | Ｍｏｓ型半導体集積回路装置 | |
| KR950012744B1 (ko) | 반도체 기억장치의 제조방법 | |
| US6455884B1 (en) | Radiation hardened semiconductor memory with active isolation regions | |
| JPS61224350A (ja) | 半導体記憶装置 | |
| JPH06188388A (ja) | 半導体記憶装置 | |
| JP3133907B2 (ja) | 半導体装置の製造方法 | |
| JP2666335B2 (ja) | 半導体メモリ装置の製造方法 | |
| JP4344908B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2655150B2 (ja) | 半導体記憶装置 | |
| JPH0536909A (ja) | 半導体集積回路 | |
| JP3085687B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPS60113462A (ja) | 半導体記憶装置 | |
| JPH0279467A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH02284466A (ja) | 半導体記憶装置 | |
| JPS61258392A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071211 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081211 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101211 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101211 Year of fee payment: 12 |