JP2859784B2 - Active matrix substrate - Google Patents

Active matrix substrate

Info

Publication number
JP2859784B2
JP2859784B2 JP23620492A JP23620492A JP2859784B2 JP 2859784 B2 JP2859784 B2 JP 2859784B2 JP 23620492 A JP23620492 A JP 23620492A JP 23620492 A JP23620492 A JP 23620492A JP 2859784 B2 JP2859784 B2 JP 2859784B2
Authority
JP
Japan
Prior art keywords
formed
active matrix
matrix substrate
metal film
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP23620492A
Other languages
Japanese (ja)
Other versions
JPH0682826A (en
Inventor
俊弘 山下
尚幸 島田
康浩 松島
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to JP23620492A priority Critical patent/JP2859784B2/en
Publication of JPH0682826A publication Critical patent/JPH0682826A/en
Application granted granted Critical
Publication of JP2859784B2 publication Critical patent/JP2859784B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Lifetime legal-status Critical

Links

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、液晶表示装置等に用いられるアクティブマトリクス基板およびその製造方法に関する。 The present invention relates to relates to an active matrix substrate and a manufacturing method thereof, for use in a liquid crystal display device or the like.

【0002】 [0002]

【従来の技術】従来、液晶表示装置として、高いコントラストを有し、絵素数が制約されないなどの利点があるアクティブマトリクス型表示装置が用いられている。 Conventionally, as a liquid crystal display device has a high contrast, an active matrix display device has advantages such as number of picture elements is not restricted are used. このアクティブマトリクス型表示装置に用いられるアクティブマトリクス基板においては、絶縁性基板上にマトリクス状に配した絵素電極が、薄膜トランジスタ(TF In an active matrix substrate used in the active matrix display device, the picture element electrodes arranged in a matrix on an insulating substrate, a thin film transistor (TF
T)などのアクティブ素子を用いて独立駆動される。 T) are independently driven using an active element such.

【0003】図5に、TFTをアクティブ素子として用いたアクティブマトリクス基板の一例を示す。 [0003] FIG. 5 shows an example of an active matrix substrate using TFT as the active element. このアクティブマトリクス基板は、基板11上に、複数のゲートバスライン1と複数のソースバスライン2とが設けられている。 The active matrix substrate, on the substrate 11, a plurality of gate bus lines 1 and a plurality of source bus lines 2 are provided. 各ゲートバスライン1と各ソースバスライン2との交差位置近傍には、両ラインに接続されてTFT26が設けられている。 The near intersections between the gate bus lines 1 and the source bus lines 2, TFT 26 is provided connected to both lines. TFT26には、絵素電極が接続されており、この絵素電極と対向電極との間に液晶が封入されて絵素57が形成されている。 The TFT 26, the pixel electrode is connected, the liquid crystal is encapsulated pixel 57 is formed between the pixel electrode and the counter electrode. TFT26は、ゲート駆動回路54からゲートバスライン1を通じて送られるゲート信号により制御されている。 TFT26 is controlled by a gate signal sent from the gate driving circuit 54 through the gate bus line 1. そして、ソース駆動回路52からソースバスライン2を通じて送られる映像信号は、T The video signal sent from the source driver circuit 52 through the source bus line 2, T
FT26がオン状態の時に絵素57に書き込まれる。 FT26 is written to the picture element 57 in the on state. 書き込まれた映像信号は、TFT26がオフ状態の間、絵素57に保持される。 Written video signal, TFT 26 is during the off state, is held in the picture element 57. さらに、絵素57と並列に付加容量用配線8 Further, wiring additional capacitance in parallel with the picture element 57 8
に接続された付加容量27が形成されており、上記映像信号の保持性が向上されている。 Connected additional capacitor 27 is formed, the holding of the video signal is improved.

【0004】このアクティブマトリクス基板は、具体的には例えば図6のようになっている。 [0004] The active matrix substrate is specifically configured as shown in Figure 6 for example. このアクティブマトリクス基板において、TFT26は絶縁性基板11上に形成された半導体層30を有している。 In this active matrix substrate, TFT 26 has a semiconductor layer 30 formed on the insulating substrate 11. この半導体層30の上に、ゲート絶縁膜13が形成され、さらにゲート絶縁膜13の上にゲートバスラインから分岐されたゲート電極3が形成されている。 This on the semiconductor layer 30, the gate insulating film 13 is formed, it is further formed by a gate electrode 3 branched from the gate bus line on the gate insulating film 13. その状態の基板のほぼ全面に、第1の層間絶縁膜14が形成されている。 Over substantially the entire surface of the substrate in this state, the first interlayer insulating film 14 is formed.

【0005】この第1の層間絶縁膜14とゲート絶縁膜13とを貫通してコンタクトホール7a、7bが開口されている。 [0005] The first interlayer insulating film 14 and the gate insulating film 13 and the through contact holes 7a, 7b are opened. 第1の層絶縁膜14の上には、ソースバスラインから分岐されたソース電極9およびドレイン電極10が形成されており、コンタクトホール7a、7bを通じて半導体層30に接続されている。 On the first layer insulating film 14, the source electrode 9 and drain electrode 10 which is branched from the source bus line is formed, a contact hole 7a, and is connected to the semiconductor layer 30 through 7b.

【0006】さらに基板のほぼ全面に、第2の層間絶縁膜17が形成され、この第2の層間絶縁膜17には、コンタクトホール7cが開口されている。 Furthermore almost the entire surface of the substrate, the second interlayer insulating film 17 is formed, on the second interlayer insulating film 17, contact holes 7c are opened. コンタクトホール7 Contact hole 7
cを充填するように金属膜25が形成され、第2の層間絶縁膜17の上には、金属膜25と接続して絵素電極4が形成されている。 The metal film 25 is formed so as to fill the c, on the second interlayer insulating film 17, the pixel electrode 4 connected to the metal film 25 is formed. この金属膜25(図中、網掛け部分)が形成されていることにより、オーミックコンタクトをとることができる。 (In the figure, shaded portions) The metal film 25 by are formed, it is possible to ohmic contact.

【0007】また、ゲート絶縁膜13の上には、ゲートバスライン1と平行に付加容量用配線8から分岐された付加容量用電極6が設けられ、付加容量が形成されている。 Further, on the gate insulating film 13, the additional capacitor electrode 96 which is branched from the gate bus line 1 and parallel to the additional capacity lines 8 are provided, additional capacitance is formed.

【0008】このアクティブマトリクス基板において、 [0008] In this active matrix substrate,
TFT26はLDD(Lightly DopedDrain)構造とされている。 TFT26 is the LDD (Lightly DopedDrain) structure. この構造においては、多結晶シリコンからなる半導体層30は、5つの領域を有しており、チャネル部12とソース領域およびドレイン領域となる高濃度不純物領域 In this structure, the semiconductor layer 30 made of polycrystalline silicon, five have a region, the high concentration impurity region to be a channel portion 12 and the source and drain regions
24との間に、高濃度不純物領域に比べて不純物濃度が低い中濃度不純物領域23が1.5〜2μmの幅で形成されている。 Between 24, in concentration impurity regions 23 is lower impurity concentration than the high concentration impurity region is formed with a width of 1.5 to 2 [mu] m. この中濃度不純物領域23においては、高濃度不純物領域24に比べて抵抗が高くなり、TFTのオフ電流の発生を減少させることができる。 In this in concentration impurity region 23, resistance is higher than the high concentration impurity region 24, it is possible to reduce the occurrence of off-current of the TFT. また、デュアルゲート構造のTFTに比べて、TFTの面積を小さくできるため、液晶表示装置の開口率を大きくできる。 Further, as compared with the TFT of the dual gate structure, it is possible to reduce the area of ​​the TFT, can increase the aperture ratio of the liquid crystal display device. よって、 Thus,
液晶表示装置を小型化高精細化することができる。 The liquid crystal display device can be downsized high definition.

【0009】 [0009]

【発明が解決しようとする課題】しかし、上記のようなアクティブマトリクス基板では、液晶表示装置に用いられた場合、光の照射により半導体層30のチャネル部22の特性が変化し、TFTのオフ電流が増加して、液晶表示装置の表示コントラストが低くなる虞れがある。 [0006] However, in the active matrix substrate as described above, when used in a liquid crystal display device, the characteristics of the channel portion 22 of the semiconductor layer 30 is changed by irradiation of light, TFT off current there is increasing, display contrast of the liquid crystal display device there is a fear to be low. 光の照射を防ぐために、この基板の対向基板上に遮光膜を形成することもできるが、その場合は液晶表示装置の開口率が低くなる虞れがある。 To prevent irradiation of light, but it is also possible to form the light shielding film on the counter substrate of the substrate, in which case there is a possibility that the aperture ratio of the liquid crystal display device is lowered.

【0010】本発明は、上記の問題点を解決するものであり、その目的は、TFTのオフ電流の増加を防止でき、開口率が大きい液晶表示装置を実現できるアクティブマトリクス基板を提供することである。 [0010] The present invention is intended to solve the above problems, and an object, it is possible to prevent increase in the off current of the TFT, to provide an active matrix substrate capable of realizing a numerical aperture is large liquid crystal display device is there.

【0011】 [0011]

【課題を解決するための手段】本発明のアクティブマトリクス基板は、基板上に絵素電極がマトリクス状に形成され、該絵素電極の周辺部を通って、複数の走査配線および複数の信号配線が形成され、両配線の交差位置近傍に、絵素電極を駆動する薄膜トランジスタが形成されたアクティブマトリクス基板において、前記薄膜トランジスタはチャネル部を有する半導体層を具備してなり、前記薄膜トランジスタを被覆する絶縁層上の少なくとも該チャネル部に対応する位置に第1の金属膜が形成されるとともに、前記絵素電極と薄膜トランジスタのドレイン領域との間を接続する第2の金属膜が前記絶縁層上に貫通形成されてなり、 該第1の金属膜には電圧印加手段が The active matrix substrate of the present invention According to an aspect of the is pixel electrodes are formed in a matrix on the substrate through the peripheral portion of the picture elements electrodes, a plurality of scan lines and a plurality of signal lines There are formed, in the vicinity of intersections of two lines, in the active matrix substrate thin film transistor for driving the pixel electrode is formed, the thin film transistor comprises comprises a semiconductor layer having a channel portion, the insulating layer covering the thin film transistor At least with the first metal film at a position corresponding to the channel portion is formed, formed through the pixel electrode and the second metal film that connects the thin film transistor drain region the insulating layer of the above It is made by the voltage applying means to the first metal film
設けられており 、そのことにより上記目的が達成される。 Provided, the objects can be achieved. また、前記薄膜トランジスタの半導体層は、最外領 The semiconductor layer of the thin film transistor, Saisotoryo
域が各々ソース領域およびドレイン領域となる高濃度不 High density non-frequency is respectively a source region and a drain region
純物領域とされ、その内側が中濃度不純物領域とされ、 Is a pure object region, the inside is a medium concentration impurity regions,
中央部がチャネル部とされる5つの領域を有していても Also the central portion have five regions that are channel section
よい。 Good.

【0012】 [0012]

【0013】 [0013]

【0014】 [0014]

【作用】本発明では、薄膜トランジスタの上に、少なくともチャネル部を覆うようにして金属膜が形成されているため、チャネル部に光が照射されることなく、遮光することができる。 According to the present invention, on the thin film transistor, since the metal film so as to cover at least the channel portion is formed, without the light is irradiated to the channel portion can be shielded. よって、光照射時におけるTFTのオフ電流の上昇を防止することができる Therefore, it is possible to prevent an increase in off-current of the TFT during light irradiation. らに、この基板を液晶表示装置に用いた場合、この金属膜が形成されている部分には、この基板の対向基板に遮光膜を形成する必要がなくなるので、液晶表示装置の開口率を大きくすることができる。 Et al is, in the case of using the substrate in a liquid crystal display device, the portion where the metal film is formed, it is not necessary to form a light shielding film on the counter substrate of the substrate is eliminated, the aperture ratio of the liquid crystal display device it can be increased. 本発明では、簿膜トランジスタの上に、少なくともチャネル部を覆うようにして金属膜が形成されており、この金属膜には電圧印加手段が設けられている。 In the present invention, carrying on the film transistor, and a metal film so as to cover at least the channel portion is formed, the voltage application section is provided in the metal film. つまり、この金属膜に電圧を印加することにより、金属膜がTFTのサブゲートとして作用するため、 In other words, by applying a voltage to the metal film, the metal film acts as a sub-gate of TFT,
TFTのオフ電流を減少させることができ、また、オン電流を増加させることもできる。 It is possible to reduce the off current of the TFT, can also increase the on-current.

【0015】 [0015]

【実施例】以下、本発明の実施例について図面を参照して説明する。 EXAMPLES The following will be described with reference to the accompanying drawings embodiments of the present invention.

【0016】(実施例1)図1は、本発明の一実施例であるアクティブマトリクス基板を示す平面図であり、図2は、図1のA−A´線による断面図である。 [0016] (Embodiment 1) FIG. 1 is a plan view showing an active matrix substrate according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along A-A'line in FIG. このアクティブマトリクス基板は、絶縁性基板11上に、ゲートバスライン1とソースバスライン2とが縦横に形成され、 The active matrix substrate, on the insulating substrate 11, and the gate bus lines 1 and the source bus lines 2 are formed in a matrix,
両ラインで囲まれた領域に絵素電極4が形成されている。 Pixel electrode 4 in a region surrounded by both lines are formed. また、この絵素電極4を駆動するためにTFTが接続されている。 Furthermore, TFT is connected to drive the picture element electrode 4.

【0017】このアクティブマトリクス基板において、 [0017] In this active matrix substrate,
TFTは、図5と同様に、LDD構造とされており、絶縁性基板11上に形成された半導体層30を有している。 TFT, like FIG. 5, which is an LDD structure, and a semiconductor layer 30 formed on the insulating substrate 11. この半導体層30を覆うようにして、基板のほぼ全面に、ゲート絶縁膜13が形成され、さらにゲート絶縁膜13の上にゲートバスライン1から分枝されたゲート電極3が形成されている。 The semiconductor layer 30 so as to cover, over substantially the entire surface of the substrate, the gate insulating film 13 is formed, and further a gate electrode 3 that is branched from the gate bus line 1 on the gate insulating film 13 formed. その状態の基板のほぼ全面に第1の層間絶縁膜14が形成されている。 The first interlayer insulating film 14 is formed on substantially the entire surface of the substrate in that state.

【0018】この第1の層間絶縁膜14とゲート絶縁膜13とを貫通してコンタクトホール7a、7bが開口されている。 [0018] The first interlayer insulating film 14 and the gate insulating film 13 and the through contact holes 7a, 7b are opened. 第1の層絶縁膜14の上には、ソースバスライン2から分岐されたソース電極9およびドレイン電極10が形成されており、コンタクトホール7a、7b On the first layer insulating film 14, the source electrode 9 and drain electrode 10 which is branched from the source bus line 2 is formed, contact holes 7a, 7b
を通じて半導体層30に接続されている。 It is connected to the semiconductor layer 30 through.

【0019】第1の層間絶縁膜14の上には、第2の層間絶縁膜17がさらに形成され、この第2の層間絶縁膜17には、コンタクトホール7cが開口されている。 [0019] On the first interlayer insulating film 14, the second interlayer insulating film 17 is further formed, on the second interlayer insulating film 17, contact holes 7c are opened. コンタクトホール7cを充填するように金属膜25(図中、網掛け部分)が形成され、第2の層間絶縁膜17の上にも金属膜 (In the figure, shaded portions) metal film 25 so as to fill the contact holes 7c are formed, metal is also on the second interlayer insulating film 17 film
15(図中、網掛け部分)が形成されている。 (In the figure, shaded portions) 15 are formed. さらに金属膜25に接続して、絵素電極4が形成されている。 Further connected to the metal film 25, the pixel electrode 4 is formed. 金属膜 Metal film
15は、図2に示すように、半導体層30のチャネル部12と中濃度不純物領域を覆っており、独立した電圧がかけられるようになっている。 15, as shown in FIG. 2, covers the intermediate concentration impurity region and the channel portion 12 of the semiconductor layer 30, independent voltages are so applied.

【0020】また、ゲート絶縁膜13の上には、ゲートバスライン1と平行に付加容量用配線8から分岐された付加容量用電極6が設けられ、付加容量が形成されている。 Further, on the gate insulating film 13, the additional capacitor electrode 96 which is branched from the gate bus line 1 and parallel to the additional capacity lines 8 are provided, additional capacitance is formed.

【0021】このアクティブマトリクス基板は、以下のようにして作製される。 [0021] The active matrix substrate is manufactured as follows.

【0022】まず、絶縁性基板11上に、厚さ40〜80 [0022] First, on the insulating substrate 11, a thickness of 40 to 80
nmの多結晶シリコン膜からなる半導体層30をCVD法により形成する。 The semiconductor layer 30 made of nm of polycrystalline silicon film is formed by CVD. 次に、SiO 2またはSiN Xからなる厚さ約100nmの絶縁膜をCVD法またはスパッタリングにより積層し、これをパターニングしてゲート絶縁膜13を形成する。 Next, an insulating film having a thickness of about 100nm made of SiO 2 or SiN X laminated by CVD or sputtering and patterned to form a gate insulating film 13. このゲート絶縁膜13は、上記多結晶シリコン膜を熱により酸化して形成したものとしてもよい。 The gate insulating film 13 may be the polycrystalline silicon film as formed by oxidizing by heat.

【0023】その上に、リンをドープした多結晶シリコンからなる層をCVDもしくはスパッタリング法により、厚さ450nmに積層し、パターニングしてゲートバスライン1、ゲート電極3および付加容量用配線6を形成する。 [0023] formed thereon by phosphoric CVD or sputtering a layer of polycrystalline silicon doped with, laminated to a thickness of 450 nm, the gate bus line 1 is patterned, a gate electrode 3 and the additional capacitance wiring 6 to. 次に、フォトリソグラフィーにより半導体層 Then, the semiconductor layer by photolithography
30以外の領域にレジストパターンを形成し、このレジストパターンとゲート電極3をマスクとして、半導体層30 The resist pattern is formed in a region other than 30, the resist pattern and the gate electrode 3 as a mask, the semiconductor layer 30
に、リンを80kev、1×10 13 cm -2の条件で注入した。 To, and implanting phosphorus under the conditions of 80kev, 1 × 10 13 cm -2 . さらに、半導体層30において、ゲート電極3から1.5〜2.0μm離れた領域にレジストの抜きパターンを形成し、リンを30keV、1.0×10 15 cm -2 Further, in the semiconductor layer 30, the resist punching pattern is formed away 1.5~2.0μm from the gate electrode 3 region, 30 keV phosphorus, 1.0 × 10 15 cm -2
の条件で注入した。 It was injected at the conditions. このことにより、半導体層30にチャネル部12、1.5〜2μmの幅を持つ中濃度不純物領域23、ソース領域およびドレイン領域となる高濃度不純物領域24が形成される。 Thus, doped regions 23 in having the width of the channel portion 12,1.5~2μm the semiconductor layer 30, the high concentration impurity regions 24 are formed as a source region and a drain region.

【0024】次に、基板の全面に、CVD法により、S [0024] Then, over the entire surface of the substrate, by the CVD method, S
iO 2からなる第1の層間絶縁膜14を厚さ約300nm The first interlayer insulating film 14 having a thickness of about 300nm the consisting iO 2
〜1000nmに形成して、ウェットエッチングまたはドライエッチングにより、コンタクトホール7a、7b Formed in 1000 nm, by wet etching or dry etching, contact holes 7a, 7b
を設ける。 The provision. そして、Alなどの低抵抗金属を用いて、C Then, using a low resistance metal such as Al, C
VDにより厚み約600nmのソースバスライン2、ソース電極9およびドレイン電極10を形成する。 Source bus lines 2 having a thickness of about 600nm by VD, to form the source electrode 9 and drain electrode 10. ソース電極9およびドレイン電極10は、それぞれ、コンタクトホール7aおよび7bを充填するように形成される。 The source electrode 9 and drain electrode 10 are respectively formed so as to fill the contact holes 7a and 7b.

【0025】さらに、基板の全面に、CVD法により、 Furthermore, over the entire surface of the substrate, by the CVD method,
SiO 2またはSiN Xからなる厚さ約600nmの第2 The second thickness of about 600nm made of SiO 2 or SiN X
の層間絶縁膜17を形成し、ウェットエッチングまたはドライエッチングによりコンタクトホール7cを設ける。 Of an interlayer insulating film 17, providing the contact hole 7c by wet etching or dry etching.
そして、TiWやWSiなどからなる金属膜25および15 Then, the metal film 25 and 15 made of TiW and WSi
をスパッタリングにより約120〜150nmの厚みにデポし、その後ドライエッチングによりパターン形成した。 Was depot to a thickness of about 120~150nm by sputtering, and patterned by subsequent dry etching. これにより、コンタクトホールに充填された金属膜 Thus, a metal film filled in the contact hole
25と、半導体層30のチャネル部12を覆い、中濃度不純物領域と幅方向に対して1μm重なる金属膜15とが同時に形成される。 25 covers the channel portion 12 of the semiconductor layer 30, and the metal film 15 overlapping 1μm against medium concentration impurity region and the width direction are formed at the same time. 金属膜25および15は、Alの合金、W、M The metal film 25 and 15, alloys of Al, W, M
o、Tiからなっていてもよく、またMo、Tiの珪化物であってもよい。 o, may consist of Ti, also Mo, may be a silicide of Ti. 金属膜15の厚みは、材料により異なるが、光の透過を防止できる厚みとされ、TiWの場合では、150nmの厚みがあれば、ほぼ遮光できる。 The thickness of the metal film 15 varies depending on the material, is the thickness that can prevent the transmission of light, in the case of TiW, if the thickness of 150 nm, can be substantially shielded. 好ましくは、100オングストローム〜数1000オングストロームである。 Preferably, a 100 angstroms to several thousand angstroms.

【0026】次に、スパッタリング法によりITOからなる厚さ100nm〜200nmの絵素電極4を形成してアクティブマトリクス基板とする。 Next, the active matrix substrate to form a picture element electrode 4 having a thickness of 100nm~200nm of ITO by sputtering. ITOのエッチング時において、金属膜25がダメージを受ける場合には、 During the etching of ITO, when the metal film 25 is damaged, the
金属膜25上にオーバーラップさせてITOパターンを形成しておけばよい。 It is overlapped on the metal film 25 it is sufficient to form an ITO pattern.

【0027】(実施例2)図3は、本発明の他の実施例であるアクティブマトリクス基板を示す平面図であり、 [0027] (Embodiment 2) FIG. 3 is a plan view showing an active matrix substrate according to another embodiment of the present invention,
図4は、図3のA−A´線による断面図である。 Figure 4 is a sectional view according to A-A'line in FIG. このアクティブマトリクス基板は、金属膜16(図中、斜線部分)が、実施例1の金属膜25および15の代わりに形成されており、図3に示すように、半導体層30のチャネル部 The active matrix substrate, (in the figure, the hatched portion) metal film 16 is formed instead of the metal film 25 and 15 of Example 1, as shown in FIG. 3, the channel portion of the semiconductor layer 30
12、中濃度不純物領域23および高濃度不純物領域24は完全に覆われている。 12, medium-density impurity regions 23 and high concentration impurity regions 24 are completely covered. この金属膜16は、図3に示すように、絵素電極4のエッジとなる部分に接している。 The metal film 16, as shown in FIG. 3, is in contact with the portion to be the edge of the picture element electrode 4. 作製方法としては、実施例1と同様に行うことができる。 As the manufacturing method can be carried out in the same manner as in Example 1.

【0028】以下に、このようにして作製された実施例1および実施例2のアクティブマトリクス基板について、TFTの特性試験を行った結果を示す。 [0028] Hereinafter, an active matrix substrate of the thus prepared was Example 1 and Example 2 shows the results of characteristic tests of the TFT. 図7は、実施例1および実施例2のアクティブマトリクス基板の電流−電圧特性を示す図である。 7, the current of the active matrix substrate of Examples 1 and 2 - is a graph showing voltage characteristics. ここで、横軸はゲート電圧、縦軸はドレイン電流とし、ソース・ドレイン間の電圧は10Vとした。 Here, the horizontal axis represents the gate voltage and the vertical axis is the drain current, the source-drain voltage was set to 10V. 表1は、金属膜にかけた電圧V bに対するTFTのオン電流I onおよびオフ電流I offを示す。 Table 1 shows the ON current I on and off current I off of the TFT with respect to the voltage V b being subjected to the metal film. ここで、オフ電流はゲート電圧=−10Vでの電流値、オン電流はゲート電圧15Vでの電流値である。 Here, the off current is the current value at the gate voltage = -10 V, the on-current is a current value at a gate voltage of 15V.
尚、表1においては、比較例として、図5に示すような、金属膜がTFT部分に設けられていない従来のアクティブマトリクス基板を併せて示す。 In Table 1, as a comparative example, as shown in FIG. 5, the metal film is also shown a conventional active matrix substrate which is not provided in the TFT portion.

【0029】 [0029]

【表1】 [Table 1]

【0030】上記の図7および表1から理解されるように、実施例1および2のアクティブマトリクス基板においては、光照射時のTFTのオフ電流を減少させることができた。 [0030] As can be understood from FIG. 7 and Table 1 above, in the active matrix substrate of Examples 1 and 2, it was possible to reduce the off current when the TFT light irradiation. さらに、金属膜15に電圧を印加することにより、TFTのオン電流を増加させ、オフ電流を減少させることができる。 Further, by applying a voltage to the metal film 15, the on-current of the TFT is increased, it is possible to reduce the off current.

【0031】また、実施例2においては、絵素電極4のエッジとなる部分に接して、金属膜16が形成されており、絵素電極4と同じ電位になっている。 [0031] In Example 2, in contact with a portion to be the edge of the picture element electrode 4, a metal film 16 is formed, it has the same potential as the pixel electrode 4. よって、液晶表示装置に用いられた場合には、該エッジにおける液晶分子の配向乱れを抑制することもできる。 Therefore, when used in a liquid crystal display device, it is also possible to suppress the alignment disorder of the liquid crystal molecules in the edge.

【0032】 [0032]

【発明の効果】以上のように、本発明によれば、TFT As it is evident from the foregoing description, according to the present invention, TFT
のチャネル部が充分遮光されているので、光が照射された時にチャネル部の特性が変化してオフ電流が増加されることがない。 Since the channel portion of the is sufficient light shielding, never off current is increased characteristics of the channel portion is changed when the light is irradiated. また、液晶表示装置に用いられた場合に、金属膜が形成されている部分には、この基板の対向基板上に、別の遮光膜を形成する必要がないので、液晶表示装置の開口率を大きくすることができる。 Further, when used in a liquid crystal display device, the portion where the metal film is formed, the opposing substrate of the substrate, it is not necessary to form a separate light-shielding film, the aperture ratio of the liquid crystal display device it can be increased. よって、 Thus,
表示特性にすぐれた液晶表示装置を得ることができる。 It is possible to obtain a liquid crystal display device having excellent display characteristics.
さらに、金属膜に電圧を印加することにより、TFTのオン電流を増加させ、オフ電流を減少させることができる。 Further, by applying a voltage to the metal film, the ON current of the TFT is increased, it is possible to reduce the off current.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例1のアクティブマトリクス基板の平面図である。 1 is a plan view of an active matrix substrate of Example 1 of the present invention.

【図2】図1のA−A'線による断面図である。 It is a sectional view according to Figure 2 the line A-A 'in FIG.

【図3】本発明の実施例2のアクティブマトリクス基板の平面図である。 3 is a plan view of an active matrix substrate of Example 2 of the present invention.

【図4】図3のA−A'線による断面図である。 It is a cross-sectional view taken along line A-A 'of FIG. 3. FIG.

【図5】一般的なアクティブマトリクス基板の模式図である。 5 is a schematic diagram of a general active matrix substrate.

【図6】従来のアクティブマトリクス基板の断面図である。 6 is a cross-sectional view of a conventional active matrix substrate.

【図7】TFTの特性試験を行った結果を示す図である。 7 is a diagram showing the results of property tests of the TFT.

【符号の説明】 DESCRIPTION OF SYMBOLS

3 ゲート電極 4 絵素電極 6 付加容量用電極 7a、7b、7cコンタクトホール 9 ソース電極 10 ドレイン電極 12 チャネル部 13 ゲート絶縁膜 14 第1の層間絶縁膜 15、16、25 金属膜 17 第2の層間絶縁膜 23 中濃度不純物領域 24 高濃度不純物領域 30 半導体層 3 gate electrode 4 pixel electrode 6 additional capacitance electrodes 7a, 7b, 7c contact holes 9 a source electrode 10 drain electrode 12 channel section 13 gate insulating film 14 first interlayer insulation film 15,16,25 metal film 17 second interlayer insulating film 23 concentration impurity region 24 heavily doped impurity regions 30 the semiconductor layer

フロントページの続き (56)参考文献 特開 昭63−292115(JP,A) 特開 平3−163529(JP,A) 特開 平3−163530(JP,A) 特開 平3−288824(JP,A) 特開 平4−283729(JP,A) 特開 平4−291240(JP,A) (58)調査した分野(Int.Cl. 6 ,DB名) G02F 1/136 500 Of the front page Continued (56) Reference Patent Sho 63-292115 (JP, A) JP flat 3-163529 (JP, A) JP flat 3-163530 (JP, A) JP flat 3-288824 (JP , a) JP flat 4-283729 (JP, a) JP flat 4-291240 (JP, a) (58 ) investigated the field (Int.Cl. 6, DB name) G02F 1/136 500

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 基板上に絵素電極がマトリクス状に形成され、該絵素電極の周辺部を通って、複数の走査配線および複数の信号配線が形成され、両配線の交差位置近傍に、絵素電極を駆動する薄膜トランジスタが形成されたアクティブマトリクス基板において、 前記薄膜トランジスタはチャネル部を有する半導体層を具備してなり、前記薄膜トランジスタを被覆する絶縁層上の少なくとも該チャネル部に対応する位置に第1の金属膜が形成されるとともに、前記絵素電極と薄膜トランジスタのドレイン領域との間を接続する第2の金属膜が前記絶縁層上に貫通形成されてなり、該第1の金属膜 1. A picture element electrode on the substrate are formed in a matrix, through the peripheral portion of the picture elements electrodes, a plurality of scan lines and a plurality of signal lines are formed, near intersections of both lines, in the active matrix substrate thin film transistor for driving the pixel electrodes are formed, the on position the thin film transistor comprises comprises a semiconductor layer having a channel portion, corresponding to at least said channel portion of the insulating layer covering the thin film transistor together with first metal film is formed, the result second metal film for connecting the pixel electrode and the TFT drain region is formed through on the insulating layer, the first metal film
    は電圧印加手段が設けられていることを特徴とするアクティブマトリクス基板。 The active matrix substrate, wherein a voltage applying means is provided.
  2. 【請求項2】 前記薄膜トランジスタの半導体層は、最 2. A semiconductor layer of the thin film transistor, the outermost
    外領域が各々ソース領域およびドレイン領域となる高濃 High dark outer region is respectively a source region and a drain region
    度不純物領域とされ、その内側が中濃度不純物領域とさ It is the degree impurity region, a middle concentration impurity regions inside
    れ、中央部がチャネル部とされる5つの領域を有してい Is, has five regions central portion is placed in the channel portion
    ことを特徴とする請求項1に記載のアクティブマトリクス基板。 The active matrix substrate according to claim 1, characterized in that that.
JP23620492A 1992-09-03 1992-09-03 Active matrix substrate Expired - Lifetime JP2859784B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23620492A JP2859784B2 (en) 1992-09-03 1992-09-03 Active matrix substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23620492A JP2859784B2 (en) 1992-09-03 1992-09-03 Active matrix substrate

Publications (2)

Publication Number Publication Date
JPH0682826A JPH0682826A (en) 1994-03-25
JP2859784B2 true JP2859784B2 (en) 1999-02-24

Family

ID=16997328

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23620492A Expired - Lifetime JP2859784B2 (en) 1992-09-03 1992-09-03 Active matrix substrate

Country Status (1)

Country Link
JP (1) JP2859784B2 (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917563A (en) 1995-10-16 1999-06-29 Sharp Kabushiki Kaisha Liquid crystal display device having an insulation film made of organic material between an additional capacity and a bus line
TWI236556B (en) 1996-10-16 2005-07-21 Seiko Epson Corp Substrate for a liquid crystal equipment, liquid crystal equipment and projection type display equipment
JP3973787B2 (en) 1997-12-31 2007-09-12 三星電子株式会社Samsung Electronics Co.,Ltd. Liquid crystal display device and manufacturing method thereof
TW444257B (en) * 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
TW478014B (en) * 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
US6750835B2 (en) * 1999-12-27 2004-06-15 Semiconductor Energy Laboratory Co., Ltd. Image display device and driving method thereof
JP2006243753A (en) * 2006-05-19 2006-09-14 Seiko Epson Corp Substrate device, optoelectronic device, and electronic instrument
JP5158131B2 (en) * 2010-05-21 2013-03-06 セイコーエプソン株式会社 Electro-optical device and projector
JP5685613B2 (en) * 2013-02-27 2015-03-18 株式会社半導体エネルギー研究所 Display device
US9704888B2 (en) 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance

Also Published As

Publication number Publication date
JPH0682826A (en) 1994-03-25

Similar Documents

Publication Publication Date Title
US7271870B2 (en) Liquid crystal display device and method of making same
JP4439766B2 (en) Thin film transistor device and manufacturing method thereof
US7259820B2 (en) Active matrix type liquid crystal display device and method of manufacturing the same
US6327006B1 (en) TFT-LCD having shielding layers on TFT-substrate
KR100238510B1 (en) Thin film transistor with edge inclined gates and liquid crystal display device furnished with the same
US5694185A (en) Matrix array of active matrix LCD and manufacturing method thereof
JP2776376B2 (en) Active matrix liquid crystal display panel
KR100442898B1 (en) A liquid crystal display device and a method of manufacturing the same
JP3512849B2 (en) Thin film transistor and a display device using the same
JP3708637B2 (en) The liquid crystal display device
JP3125872B2 (en) Active matrix liquid crystal display device
US7423291B2 (en) Semiconductor device and electronic device
KR100538181B1 (en) The active matrix display device, a semiconductor device and a semiconductor display device
US4905066A (en) Thin-film transistor
US6870188B2 (en) LCD with increased pixel opening sizes
US5734177A (en) Semiconductor device, active-matrix substrate and method for fabricating the same
US20040257489A1 (en) Active matrix substrate and display device
US5879959A (en) Thin-film transistor structure for liquid crystal display
US20080283840A1 (en) Thin film transistor device and method of manufacturing the same, and liquid crystal display device
US5182620A (en) Active matrix display device
US5982460A (en) Electro-optical display
US6259117B1 (en) Active matrix display having storage capacitor associated with each pixel transistor
US5917564A (en) Methods of forming active matrix display devices with reduced susceptibility to image-sticking and devices formed thereby
US6252248B1 (en) Thin film transistor and display
EP0338822A2 (en) A liquid crystal active-matrix display device

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19981119

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071204

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081204

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091204

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091204

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101204

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101204

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111204

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111204

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 14

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 14