JP2848147B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2848147B2 JP2848147B2 JP21985992A JP21985992A JP2848147B2 JP 2848147 B2 JP2848147 B2 JP 2848147B2 JP 21985992 A JP21985992 A JP 21985992A JP 21985992 A JP21985992 A JP 21985992A JP 2848147 B2 JP2848147 B2 JP 2848147B2
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- Japan
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- gate electrode
- conductivity type
- forming
- oxide film
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にＬＤＤ構造を有する絶縁ゲート電界効果ト
ランジスタ（以下、ＭＯＳトランジスタと称す）の製造
方法に関する。
係わり、特にＬＤＤ構造を有する絶縁ゲート電界効果ト
ランジスタ（以下、ＭＯＳトランジスタと称す）の製造
方法に関する。
【０００２】
【従来の技術】図３および図４は、ＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）ＭＯＳトランジスタの
製造方法である。ＭＯＳトランジスタは電源電圧を一定
にして微細化していくとソース，ドレイン間にかかる電
界が強くなりホットエレクトロン効果が顕著になり信頼
性上問題が出てくるが、ＬＤＤ構造を取ることにより電
界が緩和される。
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）ＭＯＳトランジスタの
製造方法である。ＭＯＳトランジスタは電源電圧を一定
にして微細化していくとソース，ドレイン間にかかる電
界が強くなりホットエレクトロン効果が顕著になり信頼
性上問題が出てくるが、ＬＤＤ構造を取ることにより電
界が緩和される。
【０００３】図３（ａ）は、Ｐ型の半導体基板１上に素
子分離のためのフィールド酸化膜２を選択熱酸化法で基
板に一部埋設して形成した後、ゲート酸化膜３を１１ｎ
ｍ（ナノメータ）の膜厚で形成してから、ｎ+ 型のポリ
シリコン層４を０．４μｍの膜厚で形成した所である。
子分離のためのフィールド酸化膜２を選択熱酸化法で基
板に一部埋設して形成した後、ゲート酸化膜３を１１ｎ
ｍ（ナノメータ）の膜厚で形成してから、ｎ+ 型のポリ
シリコン層４を０．４μｍの膜厚で形成した所である。
【０００４】図３（ｂ）は、ｎ+ 型のポリシリコン層４
を、フォトリソグラフィ技術によりレジスト（図示せ
ず）をパターニングしこれをマスクとして異方性ドライ
エッチングによりゲート電極６を形成し、リンを２０ｋ
ｅＶ，１×１０14ｃｍ-2の条件でイオン注入した所であ
る。
を、フォトリソグラフィ技術によりレジスト（図示せ
ず）をパターニングしこれをマスクとして異方性ドライ
エッチングによりゲート電極６を形成し、リンを２０ｋ
ｅＶ，１×１０14ｃｍ-2の条件でイオン注入した所であ
る。
【０００５】図３（ｃ）は、ＣＶＤシリコン酸化膜１２
を０．２μｍの膜厚で成長し、９００℃２０分の熱処理
をして上記イオン注入によるリンからｎ型の低濃度不純
物層であるｎ- 層８を形成した所である。
を０．２μｍの膜厚で成長し、９００℃２０分の熱処理
をして上記イオン注入によるリンからｎ型の低濃度不純
物層であるｎ- 層８を形成した所である。
【０００６】図４（ａ）は、ＣＶＤ酸化膜１２を異方性
ドライエッチングした所である。ゲート電極側部にＣＶ
Ｄシリコン酸化膜のサイドウォール１３が０．２μｍの
幅（図で横方向の寸法）で形成されている。
ドライエッチングした所である。ゲート電極側部にＣＶ
Ｄシリコン酸化膜のサイドウォール１３が０．２μｍの
幅（図で横方向の寸法）で形成されている。
【０００７】図４（ｂ）は、まずＣＶＤシリコン酸化膜
１４を膜厚３０ｎｍに形成する。このシリコン酸化膜１
４は、後で熱処理したときＰ型の半導体基板１中のイオ
ンが外部拡散するとき防ぐ目的がある。次に、ソース，
ドレイン形成のためのヒ素を７０ｋｅＶ，５×１０15ｃ
ｍ-2イオン注入する。
１４を膜厚３０ｎｍに形成する。このシリコン酸化膜１
４は、後で熱処理したときＰ型の半導体基板１中のイオ
ンが外部拡散するとき防ぐ目的がある。次に、ソース，
ドレイン形成のためのヒ素を７０ｋｅＶ，５×１０15ｃ
ｍ-2イオン注入する。
【０００８】図４（ｃ）は、９５０℃２０分間の熱処理
を行ない、ｎ+ 層１１を形成し、先のｎ- 層８とともに
ソース，ドレイン９，１０を形成した所である。ｎ- 層
８によりゲート直下におけるドレイン近傍の電界が緩和
される。
を行ない、ｎ+ 層１１を形成し、先のｎ- 層８とともに
ソース，ドレイン９，１０を形成した所である。ｎ- 層
８によりゲート直下におけるドレイン近傍の電界が緩和
される。
【０００９】
【発明が解決しようとする課題】この従来のＬＤＤ構造
のＭＯＳトランジスタの製造方法は、以下のような問題
点がある。
のＭＯＳトランジスタの製造方法は、以下のような問題
点がある。
【００１０】（１）高濃度不純物層と低濃度不純物のそ
れぞれの形成のために２回のイオン注入工程を必要とし
特に、ＣＭＯＳ回路で従来のＬＤＤ構造を用いる場合、
ｎ-層，Ｐ- 層，ｎ+ 層，Ｐ+ 層の形成のため４回のイ
オン注入工程を必要とする。
れぞれの形成のために２回のイオン注入工程を必要とし
特に、ＣＭＯＳ回路で従来のＬＤＤ構造を用いる場合、
ｎ-層，Ｐ- 層，ｎ+ 層，Ｐ+ 層の形成のため４回のイ
オン注入工程を必要とする。
【００１１】（２）ＣＶＤシリコン酸化膜を成長させ
て、エッチバックすることが必要で工程が多くなる。
て、エッチバックすることが必要で工程が多くなる。
【００１２】（３）ＣＶＤシリコン酸化膜１２をエッチ
バックするときに、シリコン基板１にダメージが加わ
り、結晶欠陥を生ずることがある。この欠陥は、ｎ- 層
８またはｎ+ 層１１とシリコン基板１の間で接合リーク
電流を生じさせる。
バックするときに、シリコン基板１にダメージが加わ
り、結晶欠陥を生ずることがある。この欠陥は、ｎ- 層
８またはｎ+ 層１１とシリコン基板１の間で接合リーク
電流を生じさせる。
【００１３】
【課題を解決するための手段】本発明の特徴は、第１導
電型の半導体基板上にゲート絶縁膜を介してゲート電極
形成層、例えばポリシリコン層を形成する工程と、前記
ゲート電極形成層をパターニングしてゲート電極を形成
すると同時に該ゲート電極の一方向の両端に対向しかつ
所定間隔離間して第１及び第２のパターンをそれぞれ形
成する工程と、前記半導体基板を構成する半導体ウェハ
ーを回転させながら前記第１導電型とは逆の導電型の第
２導電型の不純物を斜め方向からイオン注入する工程と
を有する半導体装置の製造方法にある。ここで前記第１
及び第２のパターンの前記一方向の長さは前記ゲート電
極の該一方向の長さよりも短くする。そして前記イオン
注入の工程の後に熱処理工程を有し、これにより高濃度
不純物層と低不純物層とからなるＭＯＳトランジスタの
ソースおよびドレインをイオン注入された第２導電型の
不純物によりそれぞれ形成することが出来る。
電型の半導体基板上にゲート絶縁膜を介してゲート電極
形成層、例えばポリシリコン層を形成する工程と、前記
ゲート電極形成層をパターニングしてゲート電極を形成
すると同時に該ゲート電極の一方向の両端に対向しかつ
所定間隔離間して第１及び第２のパターンをそれぞれ形
成する工程と、前記半導体基板を構成する半導体ウェハ
ーを回転させながら前記第１導電型とは逆の導電型の第
２導電型の不純物を斜め方向からイオン注入する工程と
を有する半導体装置の製造方法にある。ここで前記第１
及び第２のパターンの前記一方向の長さは前記ゲート電
極の該一方向の長さよりも短くする。そして前記イオン
注入の工程の後に熱処理工程を有し、これにより高濃度
不純物層と低不純物層とからなるＭＯＳトランジスタの
ソースおよびドレインをイオン注入された第２導電型の
不純物によりそれぞれ形成することが出来る。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１，図２は本発明によるＭＯＳトランジスタの製
造方法の一実施例である。
る。図１，図２は本発明によるＭＯＳトランジスタの製
造方法の一実施例である。
【００１５】図１（ａ）は、Ｐ型半導体基板１上に素子
分離のためのフィールドシリコン酸化膜２を選択酸化法
により、基板に一部埋設して形成し、ゲートシリコン酸
化膜３を１１ｎｍ（ナノメータ）の膜厚で成長した後、
ｎ+ 型ポリシリコン層４を０．６μｍの膜厚で形成した
所である。
分離のためのフィールドシリコン酸化膜２を選択酸化法
により、基板に一部埋設して形成し、ゲートシリコン酸
化膜３を１１ｎｍ（ナノメータ）の膜厚で成長した後、
ｎ+ 型ポリシリコン層４を０．６μｍの膜厚で形成した
所である。
【００１６】図１（ｂ）は、ｎ+ 型ポリシリコン層４上
にフォトリソグラフィ技術によりフォトレジスト５をパ
ターニングした所である。
にフォトリソグラフィ技術によりフォトレジスト５をパ
ターニングした所である。
【００１７】図１（ｃ）は、異方性ドライエッチングに
よりポリシリコン層４からゲート電極６を形成した所で
ある。ここで、ゲート電極６と一方向（図で横方向）で
０．５μｍの間隔ｙをおいて、ｎ+ ポリシリコン層７，
７′もポリシリコン層４から形成されている。次に、ヒ
素を１５０ｋｅＶ，５×１０15ｃｍ-2の条件で半導体基
板１を構成する半導体ウェハーを回転させながら、この
半導体基板の表面に垂直な線から４５°の角度で斜めの
方向から半導体基板にイオン注入を行なう。なお、パタ
ーン７，７′の上記一方向の寸法ｘおよびゲート電極６
の上記一方向の寸法ｚはそれぞれｘ＝０．４μｍ，ｚ＝
０．６μｍである。このため、ヒ素はゲート電極６とｎ
+ 型ポリシリコン層７，７′の間には入りにくくなって
おり、Ｐ型半導体基板１に注入されるヒ素のドーズ量は
他の障害物が無い領域に比較して５〜３０％程度に減少
される。この割合はｙの距離とヒ素の注入角度およびｎ
+型ポリシリコン層４の膜厚により変化する。
よりポリシリコン層４からゲート電極６を形成した所で
ある。ここで、ゲート電極６と一方向（図で横方向）で
０．５μｍの間隔ｙをおいて、ｎ+ ポリシリコン層７，
７′もポリシリコン層４から形成されている。次に、ヒ
素を１５０ｋｅＶ，５×１０15ｃｍ-2の条件で半導体基
板１を構成する半導体ウェハーを回転させながら、この
半導体基板の表面に垂直な線から４５°の角度で斜めの
方向から半導体基板にイオン注入を行なう。なお、パタ
ーン７，７′の上記一方向の寸法ｘおよびゲート電極６
の上記一方向の寸法ｚはそれぞれｘ＝０．４μｍ，ｚ＝
０．６μｍである。このため、ヒ素はゲート電極６とｎ
+ 型ポリシリコン層７，７′の間には入りにくくなって
おり、Ｐ型半導体基板１に注入されるヒ素のドーズ量は
他の障害物が無い領域に比較して５〜３０％程度に減少
される。この割合はｙの距離とヒ素の注入角度およびｎ
+型ポリシリコン層４の膜厚により変化する。
【００１８】図２は、９５０℃、Ｎ2 雰囲気中で３０分
間熱処理をして、ｎ型低濃度不純物層であるｎ- 層８と
ｎ型高濃度不純物層であるｎ+ 層１１を形成し、ｎ- 層
８をｎ+ 層１１とからソース９およびドレイン１０をそ
れぞれ形成した所である。
間熱処理をして、ｎ型低濃度不純物層であるｎ- 層８と
ｎ型高濃度不純物層であるｎ+ 層１１を形成し、ｎ- 層
８をｎ+ 層１１とからソース９およびドレイン１０をそ
れぞれ形成した所である。
【００１９】ｎ+ 型ポリシリコン層４の膜厚をｍ，ヒ素
の注入角度をθとすると（図１（ｃ）参照）、ｙをｍ×
ｔａｎθよりも小さくするほど、ｎ- 層８の濃度を低く
することができる。また、ｘの長さはゲート電極の長さ
ｚ以下にすることが必要である。
の注入角度をθとすると（図１（ｃ）参照）、ｙをｍ×
ｔａｎθよりも小さくするほど、ｎ- 層８の濃度を低く
することができる。また、ｘの長さはゲート電極の長さ
ｚ以下にすることが必要である。
【００２０】なお、この実施例ではＮｃｈトランジスタ
で説明したが、Ｐｃｈトランジスタも不純物の種類を変
えることで同様に適用できる。また、ｎ+ 型ポリシリコ
ン層は他の材質例えばタングステンシリサイドなどでも
適用できる。
で説明したが、Ｐｃｈトランジスタも不純物の種類を変
えることで同様に適用できる。また、ｎ+ 型ポリシリコ
ン層は他の材質例えばタングステンシリサイドなどでも
適用できる。
【００２１】
【発明の効果】以上説明したように本発明は、ＬＤＤ構
造を有するＭＯＳトランジスタの製造方法において、ゲ
ート電極形成時にゲート電極の一方向の側部側にゲート
電極のこの一方向の長さより短い長さのパターンを配置
し、ソース，ドレイン形成のためのイオン注入を回転斜
め注入にすることにより、イオン注入の回数を減らしか
つ他の工程も減らすことができ、また、シリコン酸化膜
のエッチバックの工程もないためシリコン基板のダメー
ジがないという効果を有する。
造を有するＭＯＳトランジスタの製造方法において、ゲ
ート電極形成時にゲート電極の一方向の側部側にゲート
電極のこの一方向の長さより短い長さのパターンを配置
し、ソース，ドレイン形成のためのイオン注入を回転斜
め注入にすることにより、イオン注入の回数を減らしか
つ他の工程も減らすことができ、また、シリコン酸化膜
のエッチバックの工程もないためシリコン基板のダメー
ジがないという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の製造方法の前半を示す断面
図である。
図である。
【図２】本発明の一実施例の製造方法の後半を示す断面
図である。
図である。
【図３】従来技術の製造方法の前半を示す断面図であ
る。
る。
【図４】従来技術の製造方法の後半を示す断面図であ
る。
る。
１ Ｐ型半導体基板 ２ フィールドシリコン酸化膜 ３ ゲートシリコン酸化膜 ４ ｎ+ 型ポリシリコン層 ５ フォトレジスト ６ ゲート電極 ７ ｎ+ ポリシリコン層 ８ ｎ- 層 ９ ソース １０ ドレイン １１ ｎ+ 層 １２ ＣＶＤシリコン酸化膜 １３ サイドウォール １４ ＣＶＤシリコン酸化膜
Claims (3)
- 【請求項１】 第１導電型の半導体基板上にゲート絶縁
膜を介してゲート電極形成層を形成する工程と、前記ゲ
ート電極形成層をパターニングしてゲート電極を形成す
ると同時に該ゲート電極の一方向の両端に対向し、所定
間隔離間し、かつ該一方向の長さが該ゲート電極の該一
方向の長さよりも短い第１及び第２のパターンをそれぞ
れ形成する工程と、前記半導体基板を構成する半導体ウ
ェハーを回転させながら前記第１導電型とは逆の導電型
の第２導電型の不純物を斜め方向からイオン注入する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極形成層はポリシリコン層
であることを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記イオン注入の工程の後に熱処理工程
を有し、これにより高濃度不純物層と低不純物層とから
なる絶縁ゲート電界効果トランジスタのソースおよびド
レインを前記イオン注入された第２導電型の不純物から
それぞれ形成することを特徴とする請求項１もしくは請
求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985992A JP2848147B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985992A JP2848147B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669228A JPH0669228A (ja) | 1994-03-11 |
| JP2848147B2 true JP2848147B2 (ja) | 1999-01-20 |
Family
ID=16742180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21985992A Expired - Lifetime JP2848147B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848147B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4615682B2 (ja) * | 2000-08-07 | 2011-01-19 | セイコーインスツル株式会社 | Ｍｏｓ型トランジスタの製造方法 |
-
1992
- 1992-08-19 JP JP21985992A patent/JP2848147B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669228A (ja) | 1994-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981006 |