JP2840398B2 - 画像情報制御装置及び表示システム - Google Patents
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Description
【発明の詳細な説明】 〔発明の分野〕 本発明は、表示システム、特にメモリー性をもつ強誘
電性液晶を用いた表示システムにおける画像情報制御装
置に関する。
電性液晶を用いた表示システムにおける画像情報制御装
置に関する。
最近、パーソナルコンピユータ（PC）やワークステー
シヨン（WS）などで要求される液晶表示システムは、年
々大画面、高解像度化しており、在来のPSやWSとの互換
性も要求されている。
シヨン（WS）などで要求される液晶表示システムは、年
々大画面、高解像度化しており、在来のPSやWSとの互換
性も要求されている。
特にメモリー性が付与された強誘電性液晶（FLCD）を
用いた表示パネルをPCやWSに採用した際に、例えばマウ
スやカーソルなどがスムーズに移動させて表示させるこ
とが必要であるが、この様な移動表示は、米国特許第46
55561号公報などに開示された様な部分書き込み方式
（部分的に書換える領域に対応した走査線のみ走査す
る）によって実現されている。PSやWSでは、部分的なス
クロール画面（この画面もスクロール画面に対応した走
査線のみ走査する）表示中にマウスが移動されて表示し
ようとした時、特にスクロール画面の横にマウスを表示
しようとした時に、スクロール画面全体が表示されなく
なる場合があった。
用いた表示パネルをPCやWSに採用した際に、例えばマウ
スやカーソルなどがスムーズに移動させて表示させるこ
とが必要であるが、この様な移動表示は、米国特許第46
55561号公報などに開示された様な部分書き込み方式
（部分的に書換える領域に対応した走査線のみ走査す
る）によって実現されている。PSやWSでは、部分的なス
クロール画面（この画面もスクロール画面に対応した走
査線のみ走査する）表示中にマウスが移動されて表示し
ようとした時、特にスクロール画面の横にマウスを表示
しようとした時に、スクロール画面全体が表示されなく
なる場合があった。
本発明の目的は、前述の問題を解消し、CRT表示シス
テムとの互換性を向上させた液晶表示システム、特に強
誘電性液晶表示システムを提供することにある。
テムとの互換性を向上させた液晶表示システム、特に強
誘電性液晶表示システムを提供することにある。
本発明の別の目的は、CRT表示システムとの互換性を
向上させた画像情報制御システムを提供することにあ
る。
向上させた画像情報制御システムを提供することにあ
る。
本発明は、第１にVRAM（画像情報格納用メモリ）へア
クセスしたアドレスを、走査方向に対するライン単位で
検知及び記憶するメモリー部を少なくとも２種設け、各
々異なる周期で上記検知及び記憶を繰り返す部分書き込
み用検出回路と、各メモリー内容から部分書き込み情報
を認知するよう計算する回路と、各々の上記計算結果を
記憶するメモリー部と、各々の上記メモリー内容を比較
し、部分書き込み領域の大小関係を判別する回路と、前
記部分書き込み領域の大小関係に基づいて部分書き込み
識別信号を制御し、かつ外部に出力する部分書き込み識
別信号制御回路と、部分書き込み中であっても外部から
のリフレツシユ制御信号の状態によって強制的に部分書
き込みを中断し、リフレツシユを開始し、かつ部分書き
込み状態とリフレツシユ制御信号の状態変化により再び
部分書き込みを再開するよう制御する回路とを有する画
像情報制御装置及びこれを用いた表示システム： 第２に、メモリー部に検知されたライン単位の部分書
き込み情報が、アクセスしたアドレスデータから連続し
た走査線方向のラインアドレス群として識別され、各群
毎にその数や、開始ラインアドレスや終了ラインアドレ
ス、又はライン数を計算し、更にアクセスされたライン
総数である画像情報制御装置及びこれを用いた表示シス
テム： 第３に、VRAMへのアクセスのうち、書込み時のみ有効
とする画像情報制御装置及びこれを用いた表示システ
ム： 第４に、走査方向に対するライン単位で検知及び記憶
するメモリー部の検知期間（サンプリング期間）が記憶
期間より短い画像情報制御装置及び表示システム： 第５に、部分書き込み情報から得られた部分書込み領
域の大小関係を同時に判別する場合、大きい領域の部分
書込み情報を有するメモリー部の検知期間（サンプリン
グ期間）が記憶期間より短い画像情報制御装置及び表示
システム： 第６に、部分書き込み情報から得られた部分書き込み
領域の大小関係を判別する周期が、先の検知・記憶を繰
り返す部分書き込み用検出回路の周期と連動し、各々異
なるメモリー部に対して互いにそれぞれ整数倍の関係に
ある画像情報制御装置及び表示システム： である。
クセスしたアドレスを、走査方向に対するライン単位で
検知及び記憶するメモリー部を少なくとも２種設け、各
々異なる周期で上記検知及び記憶を繰り返す部分書き込
み用検出回路と、各メモリー内容から部分書き込み情報
を認知するよう計算する回路と、各々の上記計算結果を
記憶するメモリー部と、各々の上記メモリー内容を比較
し、部分書き込み領域の大小関係を判別する回路と、前
記部分書き込み領域の大小関係に基づいて部分書き込み
識別信号を制御し、かつ外部に出力する部分書き込み識
別信号制御回路と、部分書き込み中であっても外部から
のリフレツシユ制御信号の状態によって強制的に部分書
き込みを中断し、リフレツシユを開始し、かつ部分書き
込み状態とリフレツシユ制御信号の状態変化により再び
部分書き込みを再開するよう制御する回路とを有する画
像情報制御装置及びこれを用いた表示システム： 第２に、メモリー部に検知されたライン単位の部分書
き込み情報が、アクセスしたアドレスデータから連続し
た走査線方向のラインアドレス群として識別され、各群
毎にその数や、開始ラインアドレスや終了ラインアドレ
ス、又はライン数を計算し、更にアクセスされたライン
総数である画像情報制御装置及びこれを用いた表示シス
テム： 第３に、VRAMへのアクセスのうち、書込み時のみ有効
とする画像情報制御装置及びこれを用いた表示システ
ム： 第４に、走査方向に対するライン単位で検知及び記憶
するメモリー部の検知期間（サンプリング期間）が記憶
期間より短い画像情報制御装置及び表示システム： 第５に、部分書き込み情報から得られた部分書込み領
域の大小関係を同時に判別する場合、大きい領域の部分
書込み情報を有するメモリー部の検知期間（サンプリン
グ期間）が記憶期間より短い画像情報制御装置及び表示
システム： 第６に、部分書き込み情報から得られた部分書き込み
領域の大小関係を判別する周期が、先の検知・記憶を繰
り返す部分書き込み用検出回路の周期と連動し、各々異
なるメモリー部に対して互いにそれぞれ整数倍の関係に
ある画像情報制御装置及び表示システム： である。
本発明の装置及びシステムは、メモリ性が付与された
FLCD（強誘電性液晶）を用いたデイスプレイに適してお
り、特にマウスやカーソルなどの移動表示を実現する部
分書き込み方式を全面リフレツシユ走査駆動方式とを用
いることができる。
FLCD（強誘電性液晶）を用いたデイスプレイに適してお
り、特にマウスやカーソルなどの移動表示を実現する部
分書き込み方式を全面リフレツシユ走査駆動方式とを用
いることができる。
本発明で用いた部分書き込み方式は、基本的には次の
様に行われる。
様に行われる。
描画要求が部分書き込みを必要とすると全面リフレツ
シユは中止され、スクリーン上部分書き込み領域がノン
・インターレースで走査される。
シユは中止され、スクリーン上部分書き込み領域がノン
・インターレースで走査される。
部分書き込み終了後、リフレツシユは再開する。
実際にはこのように単純ではない。次の認識が必要で
ある： 〔１〕−どの描画要求が最優先部分書き込みであるべき
かを認識すること。
ある： 〔１〕−どの描画要求が最優先部分書き込みであるべき
かを認識すること。
第20図を例に取る。４つの事象がある。３つの独立し
たウインドウと移動するマウスフオント。ウインドウ
では時計表示、ウインドウでは回転移動する線表示、
ウインドウでは文字の縦スクロール表示をしている。
各ウインドウ内表示速度はそれぞれ異なっていて、互い
に非同期表示をしている（独立事象）。FLCDの１ライン
アクセス時間は温度が一定ならば変化しないため、各ウ
インドウ内表示を部分書き込みで行う時の必要時間（走
査時間）は、部分書き込み領域のサイズに比例する。
今、あるウインドウ内部分書き込みを実行中に他のウイ
ンドウ内部分書き込みが発生した時、どちらの部分書き
込みを優先して実行するかを決めなければならない。こ
のため、部分書き込みにはあらかじめ事象の起こる時に
優先順位を定めておき、これを各部分書き込み要求発生
ごとに認識し、定められた手順で対処する必要がある。
たとえばスクロール表示中の部分書き込みを中断して、
時計表示部分書き込みを行い、その後中断していた部分
書き込みを再開する様に優先順位を定め、各部分書き込
み間の手順を定めておく。
たウインドウと移動するマウスフオント。ウインドウ
では時計表示、ウインドウでは回転移動する線表示、
ウインドウでは文字の縦スクロール表示をしている。
各ウインドウ内表示速度はそれぞれ異なっていて、互い
に非同期表示をしている（独立事象）。FLCDの１ライン
アクセス時間は温度が一定ならば変化しないため、各ウ
インドウ内表示を部分書き込みで行う時の必要時間（走
査時間）は、部分書き込み領域のサイズに比例する。
今、あるウインドウ内部分書き込みを実行中に他のウイ
ンドウ内部分書き込みが発生した時、どちらの部分書き
込みを優先して実行するかを決めなければならない。こ
のため、部分書き込みにはあらかじめ事象の起こる時に
優先順位を定めておき、これを各部分書き込み要求発生
ごとに認識し、定められた手順で対処する必要がある。
たとえばスクロール表示中の部分書き込みを中断して、
時計表示部分書き込みを行い、その後中断していた部分
書き込みを再開する様に優先順位を定め、各部分書き込
み間の手順を定めておく。
〔２〕−部分書き込みのためにグラフイツク・スケジユ
ラーを持つこと。
ラーを持つこと。
UNIX/X−Windowのようなマルチタスク・システムで
は、優先順位の概念だけでは不十分である。そのような
システムではいくつかの要求が同時に部分書き込みを呼
び出し、またそれぞれホスト・キユーに格納される（第
19図）。その後、これらの要求は各ホスト・キユーから
サーバーのキユー・バツフアにネツトワークを介するか
内部的に転送される。しかし、ここで、サーバー内にバ
ツフアされる要求は既にVRAMへの描画順序を保ったまま
セツトされる。そのため優先順位はその順序に従うため
うまく働かない。たとえば、“マウス”は最高の優先順
位を持っているのに、マウス要求の前にVRAMへの画像描
画要求が多くある場合は、マウス要求はそれ以前の要求
が終了してからでなければ描画されない。結局、マウス
要求はこのようなマルチタスク・システム下では最高の
優先順位を持つことができない（第20図）。
は、優先順位の概念だけでは不十分である。そのような
システムではいくつかの要求が同時に部分書き込みを呼
び出し、またそれぞれホスト・キユーに格納される（第
19図）。その後、これらの要求は各ホスト・キユーから
サーバーのキユー・バツフアにネツトワークを介するか
内部的に転送される。しかし、ここで、サーバー内にバ
ツフアされる要求は既にVRAMへの描画順序を保ったまま
セツトされる。そのため優先順位はその順序に従うため
うまく働かない。たとえば、“マウス”は最高の優先順
位を持っているのに、マウス要求の前にVRAMへの画像描
画要求が多くある場合は、マウス要求はそれ以前の要求
が終了してからでなければ描画されない。結局、マウス
要求はこのようなマルチタスク・システム下では最高の
優先順位を持つことができない（第20図）。
この問題を解決するために、グラフイツク・スケジユ
ラーが導入される。このスケジユラーは結局のところホ
スト側のキユーからの要求に部分書き込みにとって適当
な優先順位を持たせるように作用するのである（第21
図）。
ラーが導入される。このスケジユラーは結局のところホ
スト側のキユーからの要求に部分書き込みにとって適当
な優先順位を持たせるように作用するのである（第21
図）。
本発明のFLCD H/Wインターフエースの基本的な概念
は、 VRAMへの連続的な一群のアクセスされたラインが開
始、終了及びライン数を計算し、“stack"にデータをス
トアすること、 毎期間に数群が同時に検出されること（S/Wケースと
は相違している）、 “stack"において、ある時間に対する余裕が前述の数
群を含むことができること、 数stackが優先順位で得られること、及び、 最終の部分書き込みアクセスが最高優先順位をもつこ
と、 である。
は、 VRAMへの連続的な一群のアクセスされたラインが開
始、終了及びライン数を計算し、“stack"にデータをス
トアすること、 毎期間に数群が同時に検出されること（S/Wケースと
は相違している）、 “stack"において、ある時間に対する余裕が前述の数
群を含むことができること、 数stackが優先順位で得られること、及び、 最終の部分書き込みアクセスが最高優先順位をもつこ
と、 である。
第１図は、本発明の装置のブロツク図で、VRAMへのア
クセス情報をキヤツチするためのレジスタを示し、この
情報を外部回路に転送し、部分書き込みの数をカウント
したり、更にもうひとつのメモリーへ送ることを示して
いる。
クセス情報をキヤツチするためのレジスタを示し、この
情報を外部回路に転送し、部分書き込みの数をカウント
したり、更にもうひとつのメモリーへ送ることを示して
いる。
アトランダム入力、シリアル出力が用いられる。
第２図は、本発明における優先順位を得るためのマル
チ・スタツクを示している。スタツク１はΔｔ毎に部分
書き込み領域を格納する。反対に、スタツク２は基本的
に優先順位を得るために２Δｔ毎に格納する。
チ・スタツクを示している。スタツク１はΔｔ毎に部分
書き込み領域を格納する。反対に、スタツク２は基本的
に優先順位を得るために２Δｔ毎に格納する。
ここではスタツクの深さを何レベルにするかは決まっ
ていない。
ていない。
第３図は本発明における部分書き込みとリフレツシユ
の切替のタイミングチヤートを示す。
の切替のタイミングチヤートを示す。
Ｂはある値を表し、切り替え数である。ＡがＢを越え
たとき、リフレツシユによってスクリーン画像を維持す
るように、あらゆる部分書き込みが中断しなければなら
ない。
たとき、リフレツシユによってスクリーン画像を維持す
るように、あらゆる部分書き込みが中断しなければなら
ない。
しかし現在のFLCDでは固定したＢをセツトすることは
困難である。
困難である。
第４図は本発明における部分書き込みとリフレツシユ
を切り替えるため２つの信号、PARとREFを示している。
第３図ではnew GSPが部分書き込みとリフレツシユの切
り替え制御をしようとしている。
を切り替えるため２つの信号、PARとREFを示している。
第３図ではnew GSPが部分書き込みとリフレツシユの切
り替え制御をしようとしている。
しかしGSP（テキサス・インスツルメント社製のGSP:
登録部品である）ではFLCDにとっての“B"値を認識でき
ず、連続している部分書き込み要求中のリフレツシユの
終わりを決めることもできない。
登録部品である）ではFLCDにとっての“B"値を認識でき
ず、連続している部分書き込み要求中のリフレツシユの
終わりを決めることもできない。
そこでこの部分書き込み用のH/Wは信号、PARを新FLCD
コントローラに送り、そのFLCDコントローラは信号、RE
Fをリフレツシユのために先のH/Wにそれぞれ独立して送
る。
コントローラに送り、そのFLCDコントローラは信号、RE
Fをリフレツシユのために先のH/Wにそれぞれ独立して送
る。
第５図は本発明の若干のハードウエアを示す。これは
正しくはないが、考えを提供している。サンプリングレ
ジスタとメモリレジスタにはダブルバツフアを用いるこ
とが望ましい。
正しくはないが、考えを提供している。サンプリングレ
ジスタとメモリレジスタにはダブルバツフアを用いるこ
とが望ましい。
それらは交互に用いられる。
レジスタは多くのF.F.（Flip−Flop）かスタテイツク
メモリで構成される。
メモリで構成される。
F.F.の場合、シリアルに読み取りレジスタがリセツト
される（第５図）。
される（第５図）。
しかしスタテイツクメモリの場合（第６図）、データ
をシリアルにREADするにはあえて別のハードウエアで行
わねばならず、加えてリセツト時には更に別のハードウ
エアによりすべてのアドレスに対し“0"データをオーバ
ーライトしなければならない。
をシリアルにREADするにはあえて別のハードウエアで行
わねばならず、加えてリセツト時には更に別のハードウ
エアによりすべてのアドレスに対し“0"データをオーバ
ーライトしなければならない。
第６図は、本発明におけるスタテイツクメモリの場合
を示す。
を示す。
前提： アクセスされたラインアドレスはスタテイツクメモリ
のアドレスに割り振られる。
のアドレスに割り振られる。
サンプリング： アクセスされたラインアドレスに割り振られたメモリ
アドレスに“1"のデータをセツトする。
アドレスに“1"のデータをセツトする。
転送： ゲートが“OFF"となる時、自動アドレス発生回路に自
動的にアドレスを割り振るよう制御が移る。メモリ内の
データが先の発生回路からシリアルにアドレスを割り振
られながら読み出される。
動的にアドレスを割り振るよう制御が移る。メモリ内の
データが先の発生回路からシリアルにアドレスを割り振
られながら読み出される。
リセツト： リセツトの時、自動データ発生回路がアドレスを割り
振りながら、メモリーの全アドレスを“0"データをオー
バーライトする。
振りながら、メモリーの全アドレスを“0"データをオー
バーライトする。
第７図のCase1は部分書き込みのためのマルチ−レジ
スタの例を示す。この場合、ただひとつの要求しか起こ
っておらず、また最も高速である。
スタの例を示す。この場合、ただひとつの要求しか起こ
っておらず、また最も高速である。
第８図のCase2は中速度での別の例を示す。
第９図のCase3は高速と中速の混在例を示す。
第10図のCase4は複数の速度での例を示す。それぞれ
に異なるスピードでスクロールしている２つのウインド
ウがある。この場合が部分書き込みにとっては厳しい条
件となる。
に異なるスピードでスクロールしている２つのウインド
ウがある。この場合が部分書き込みにとっては厳しい条
件となる。
第11図のCase5は、Case4と例であるが、スクリーン上
のサイズと位置が異なる。この場合も部分書き込みにと
っては厳しい条件となる。
のサイズと位置が異なる。この場合も部分書き込みにと
っては厳しい条件となる。
第12図のCase6は、Case3と似た例であるが、Case3の
スクロール速度が異なる。この場合も部分書き込みにと
っては厳しい条件となる。
スクロール速度が異なる。この場合も部分書き込みにと
っては厳しい条件となる。
第13図のCase7は、Case3のもう１つの例である。ここ
では優先順位を得るための改良された方法が使われてい
る。
では優先順位を得るための改良された方法が使われてい
る。
第14図のCase8は、Case4のもう１つの例である。それ
ぞれ異なる速度でスクロールしているウインドウが２つ
ある。この場合にも部分書き込みのための優先順位を得
る改良された方法が使われている。
ぞれ異なる速度でスクロールしているウインドウが２つ
ある。この場合にも部分書き込みのための優先順位を得
る改良された方法が使われている。
第15図のCase9は、Case5のもう１つの例である。ここ
でも、また優先順位を得るために改良された方法が使わ
れている。この場合は以前の部分書き込みと比べて、も
はや厳しいものではない。
でも、また優先順位を得るために改良された方法が使わ
れている。この場合は以前の部分書き込みと比べて、も
はや厳しいものではない。
第16図のCase10は、Case6のもう１つの例である。こ
の場合、もはや以前と比べて部分書き込みが厳しいとい
うことではない。この場合だけ、第17図に示すタイミン
グチヤートが用いられる。
の場合、もはや以前と比べて部分書き込みが厳しいとい
うことではない。この場合だけ、第17図に示すタイミン
グチヤートが用いられる。
第17図は、本発明における実際の部分書き込みとリフ
レツシユのシーケンス及び切り替えを第16図で示す。
レツシユのシーケンス及び切り替えを第16図で示す。
スタツクに対するサンプリング時と要求発生時につい
て述べている。
て述べている。
第17図ではスタツク１とスタツク２の実際にサンプリ
ング・タイミングが図のようにずれている。
ング・タイミングが図のようにずれている。
ａ−b,c−d,e−ｆ ｇ−ｈ等の円の移動に伴うアクセ
ス要求はスタツク１のサンプリング時間内で検出され、
スクロール要求はスタツク２のサンプリング時間内で検
出される。ここで、より大きい部分書き込みは短いもの
より優先するので、部分書き込み情報としての最終結果
は図に示された通りとなる。
ス要求はスタツク１のサンプリング時間内で検出され、
スクロール要求はスタツク２のサンプリング時間内で検
出される。ここで、より大きい部分書き込みは短いもの
より優先するので、部分書き込み情報としての最終結果
は図に示された通りとなる。
従って、実際の部分書き込みとリフレツシユは次のよ
うに制御される。
うに制御される。
部分書き込み以前のリフレツシユを中断し、 ａ−b,c−ｄの円の移動表示部分書き込みを実行す
る。
る。
ａ−b,c−ｄ部分書き込み終了時点が、次の部分書き
込み検討時間以前であり、スタツク１はデータ未確定状
態であり、スタツク２はサンプリング中であるので、リ
フレツシユを実行する。
込み検討時間以前であり、スタツク１はデータ未確定状
態であり、スタツク２はサンプリング中であるので、リ
フレツシユを実行する。
部分書き込みデータ確定時点で各スタツクデータを比
較し、スタツク２のサンプリングデータ、ａ−h,スクロ
ール要求の部分書き込みを実行する。
較し、スタツク２のサンプリングデータ、ａ−h,スクロ
ール要求の部分書き込みを実行する。
第18図は第17図における、FLCDインターフエースでの
実際のサンプリングH/Wを説明するための一例である。
実際のサンプリングH/Wを説明するための一例である。
スクロール中の画像と移動中の円がスクリーン上にあ
る。
る。
仮定： １ビツト当りのVRAMアクセス時間は100nsecである。
VRAMは1M×8bitsで構成されている。円のサイズは100
×100bits、スクロールサイズは1K×1Kbits。そこで、
各々に要する時間は0.125msecと12.5msec。
×100bits、スクロールサイズは1K×1Kbits。そこで、
各々に要する時間は0.125msecと12.5msec。
円は25msec.毎に動いていて、スクロールは100msec.
毎に行われている。
毎に行われている。
VRAMへのアクセス VRAMへのアクセスとしては実際にはREADアクセスとWR
ITEアクセスがある。部分書き込み制御の観点から厳密
に見れば、実際に必要なのはWRITEアクセスである。
ITEアクセスがある。部分書き込み制御の観点から厳密
に見れば、実際に必要なのはWRITEアクセスである。
第22図は、あるウインドウをもうひとつのウインドウ
へコピーする例である。この場合、コピー元のウインド
ウはVRAMに対してREAD CYCLEでアクセスされ、コピー先
のウインドウはWRITE CYCLEでアクセスされる。実際に
は部分書き込みはコピー先でのみ開始され、コピー元も
共に部分書き込みする必要はない。
へコピーする例である。この場合、コピー元のウインド
ウはVRAMに対してREAD CYCLEでアクセスされ、コピー先
のウインドウはWRITE CYCLEでアクセスされる。実際に
は部分書き込みはコピー先でのみ開始され、コピー元も
共に部分書き込みする必要はない。
常に部分書き込みはVRAMへのWRITE CYCLEによるアク
セス後に行われ、READ CYCLEでは必要ない。
セス後に行われ、READ CYCLEでは必要ない。
仮に、READ/WRITEサイクルの両方がVRAMへのアクセス
の検出に使われたとすれば、部分書き込みの時間が２倍
浪費されることになる。
の検出に使われたとすれば、部分書き込みの時間が２倍
浪費されることになる。
〔２〕スケジユラー FLCDにはすでに述べたようにマルチタスク下ではスケ
ジユラーが必要。ハードウエアインターフエースの場合
ではより大きな部分書き込みが優先権を持つか、部分書
き込み開始時点でラツチされている部分書き込みデータ
が優先権を持つ。そしてまた部分書き込みが終わるま
で、ほかの部分書き込みは受けつけられない。よって実
際に起こった部分書き込み要求の順番はサンプリング期
間中に一様にならされ、その後一斉に部分書き込みされ
るため、本来事象ごとに持っていた優先順位は〔１〕の
ハードウエアにより物理的な部分書き込み領域の大小関
係に変換され、同時混在部分書き込みはある期間内に畳
み込まれる。従って、この時点で部分書き込み要求の順
番のスケジユーリングは暗黙のうちにされたことにな
る。
ジユラーが必要。ハードウエアインターフエースの場合
ではより大きな部分書き込みが優先権を持つか、部分書
き込み開始時点でラツチされている部分書き込みデータ
が優先権を持つ。そしてまた部分書き込みが終わるま
で、ほかの部分書き込みは受けつけられない。よって実
際に起こった部分書き込み要求の順番はサンプリング期
間中に一様にならされ、その後一斉に部分書き込みされ
るため、本来事象ごとに持っていた優先順位は〔１〕の
ハードウエアにより物理的な部分書き込み領域の大小関
係に変換され、同時混在部分書き込みはある期間内に畳
み込まれる。従って、この時点で部分書き込み要求の順
番のスケジユーリングは暗黙のうちにされたことにな
る。
上述したように、FLCD部分書き込みには主として２つ
の項目が必要であり、ハードウエアインターフエースで
同じ機能を持たなければならない。
の項目が必要であり、ハードウエアインターフエースで
同じ機能を持たなければならない。
〔１〕は優先順位について、〔２〕はスケジユラーに
ついてである。（前述の〔２〕スケジユラーは明示的に
は構成されていないが、〔１〕のハードウエアに含まれ
る。機能も異なる。） 第１図、第２図、第３図及び第５図並びに基本的概念
に見られるように、優先順位の割りつけは次の手順を用
いることでH/Wで得られる； 最低２つの特別なレジスタを設ける。
ついてである。（前述の〔２〕スケジユラーは明示的に
は構成されていないが、〔１〕のハードウエアに含まれ
る。機能も異なる。） 第１図、第２図、第３図及び第５図並びに基本的概念
に見られるように、優先順位の割りつけは次の手順を用
いることでH/Wで得られる； 最低２つの特別なレジスタを設ける。
走査方向に対して、VRAMへアクセスされたｙラインが
それぞれのサンプリング周期の間（第５図のようなバブ
ルバツフアテクニツクを用いて）レジスタに検出され
る。たとえばここでは最高サンプリングは25msec.毎。
それぞれのサンプリング周期の間（第５図のようなバブ
ルバツフアテクニツクを用いて）レジスタに検出され
る。たとえばここでは最高サンプリングは25msec.毎。
得られたデータはシリアルに外部回路に転送される。
…例えば、転送クロツクは10MHzとする（第２図）。
…例えば、転送クロツクは10MHzとする（第２図）。
外部回路はアクセスされたｙラインを１ラインのみか
開始−終了アドレスをもったブロツクか、さらにアクセ
スされたライン／ブロツクの数やアクセスされたライン
総数を認知するよう計算する。…すなわちシリアルデー
タをパラレルデータに変換し、レジスタ内にアクセスさ
れた連続ブロツクを“stack"と呼ばれる外部メモリーに
対して得ることである。
開始−終了アドレスをもったブロツクか、さらにアクセ
スされたライン／ブロツクの数やアクセスされたライン
総数を認知するよう計算する。…すなわちシリアルデー
タをパラレルデータに変換し、レジスタ内にアクセスさ
れた連続ブロツクを“stack"と呼ばれる外部メモリーに
対して得ることである。
これらの部分書き込みとして検出されたデータは異な
るサンプリング周期…例えば１つは25msec毎、もう１つ
は50msec毎、に従ってそれぞれに各“stack"に格納され
る。更に２つ以上のサンプリング周期のstackが可能で
ある（第３図及び第４図）。
るサンプリング周期…例えば１つは25msec毎、もう１つ
は50msec毎、に従ってそれぞれに各“stack"に格納され
る。更に２つ以上のサンプリング周期のstackが可能で
ある（第３図及び第４図）。
長期間あるいは恒久的に部分書き込みが続いている間
スクリーン上に画像を保つ必要があるときは、アクセス
された総数を監視する必要がある。しかし２つの理由か
らハード的に固定したＢをセツトすることは困難であ
る。
スクリーン上に画像を保つ必要があるときは、アクセス
された総数を監視する必要がある。しかし２つの理由か
らハード的に固定したＢをセツトすることは困難であ
る。
Ｂは総数に対する制限数を意味している。多分Ｂは走
査線全数より小さいだろう。その理由はＢがその総数を
越えるとき、この部分書き込みへのアクセス時間はフレ
ーム周期を越える。言い換えれば、部分書き込みによる
ノン・インターレースがフレーム周期を越えて起こるの
である。このために容易にフリツカしやすくなるのであ
る。
査線全数より小さいだろう。その理由はＢがその総数を
越えるとき、この部分書き込みへのアクセス時間はフレ
ーム周期を越える。言い換えれば、部分書き込みによる
ノン・インターレースがフレーム周期を越えて起こるの
である。このために容易にフリツカしやすくなるのであ
る。
更に加えて、FLCDの温度依存性により、フレーム周期
は変化し、従ってＢは温度に対して変化する。よって固
定したＢ値をセツトできない。
は変化し、従ってＢは温度に対して変化する。よって固
定したＢ値をセツトできない。
もう一つの理由は部分書き込みが続いている中でのこ
のリフレツシユの打ち切り時期を知るという重要な点で
ある。これもまたFLCDの温度依存性により可変である。
これら問題点を解決するために、FLCD H/Wインターフエ
ースは後述する２つの制御信号を加える。
のリフレツシユの打ち切り時期を知るという重要な点で
ある。これもまたFLCDの温度依存性により可変である。
これら問題点を解決するために、FLCD H/Wインターフエ
ースは後述する２つの制御信号を加える。
今、優先順位を割り振る２つのアイデアがある。case
1からcase6は最も速い部分書き込みに第一優先順位があ
るという一つの発明を利用した幾つかの例を示す。
1からcase6は最も速い部分書き込みに第一優先順位があ
るという一つの発明を利用した幾つかの例を示す。
説明に用いられるFLCDの画素サイズは縦1024×横128
0、通常使用温度でのフレーム周波数（リフレツシユレ
ート）20Hzとする。
0、通常使用温度でのフレーム周波数（リフレツシユレ
ート）20Hzとする。
先の複数のレジスタは優先順位を区別するためにデザ
インされている。しかし優先順位をうまく割り振るため
のcase3からcase6に注意を払わなければならない。
インされている。しかし優先順位をうまく割り振るため
のcase3からcase6に注意を払わなければならない。
それらは非常に厳しい制約が必要であると物語ってい
る。
る。
レジスタ１は最も速い動きを検出する。例えば25mse
c.毎（＝40Hz相当）。
c.毎（＝40Hz相当）。
レジスタ２は第２の動きを検出する、例えば50msec.
毎（＝20Hz相当）。
毎（＝20Hz相当）。
仮にあるとすれば、 レジスタ３は第３の動きを検出する、例えば100msec.
毎（＝10Hz相当）。レジスタ４は200msec.以上になるは
ずであるが、FLCDのリフレツシユが20Hz以下（50msec.
以上）であるので無意味である。又、レジスタ３は同様
の理由により必要はない。
毎（＝10Hz相当）。レジスタ４は200msec.以上になるは
ずであるが、FLCDのリフレツシユが20Hz以下（50msec.
以上）であるので無意味である。又、レジスタ３は同様
の理由により必要はない。
その後、データは第２図に見られるように互いにそれ
ぞれ“stack"に移動する。case1とcase2では各々の動き
は検出され、ただ一つの動きのためうまく表示される。
ぞれ“stack"に移動する。case1とcase2では各々の動き
は検出され、ただ一つの動きのためうまく表示される。
しかしcase3からcase6に見られるように混在した動き
がある場合には注意を払わなければならない。図の説明
に見られるように、部分書き込み用の最高速レジスタに
第一優先順位があるとすると、複数の部分書き込みを完
遂するためには非常に厳しい制約があることに気づく。
即ち、FLCDのフレーム周波数は最高速サンプリング周波
数、今25msec.（40Hz相当）、より速くなければならな
い。それはここでのFLCDでは不可能である。
がある場合には注意を払わなければならない。図の説明
に見られるように、部分書き込み用の最高速レジスタに
第一優先順位があるとすると、複数の部分書き込みを完
遂するためには非常に厳しい制約があることに気づく。
即ち、FLCDのフレーム周波数は最高速サンプリング周波
数、今25msec.（40Hz相当）、より速くなければならな
い。それはここでのFLCDでは不可能である。
優先順位割当てに対しての反対の仮定を持たなければ
ならない（case7からcase10）。それは： 優先順位は“stack2＞stack1′とする。すなわち言い
換えれば、FLCDパネルに対する最長部分書き込みが終わ
るまで、stack1は部分書き込みに影響を与えない。以下
に更に詳しく説明する：（case1とcase2は単一要求なの
で新たな仮定による影響は受けない。） 新しい部分書き込み優先順位割り付け仮定に基づいて
case7では最高速移動物体は時々表示されるか、間引か
れて表示され、連続して表示されなくなる。case8ではc
ase7同様にstack1の動きは間引かれたものとなる。
ならない（case7からcase10）。それは： 優先順位は“stack2＞stack1′とする。すなわち言い
換えれば、FLCDパネルに対する最長部分書き込みが終わ
るまで、stack1は部分書き込みに影響を与えない。以下
に更に詳しく説明する：（case1とcase2は単一要求なの
で新たな仮定による影響は受けない。） 新しい部分書き込み優先順位割り付け仮定に基づいて
case7では最高速移動物体は時々表示されるか、間引か
れて表示され、連続して表示されなくなる。case8ではc
ase7同様にstack1の動きは間引かれたものとなる。
case9ではcase8と同じ結果である。
case10ではcase7と同じである。
FLCDのスピードがどのようであってもすべての場合
（case7からcase10）うまくいっている。それは最長部
分書き込みが終了するまで他の部分書き込みが間引かれ
るからである。従って、以前の問題は起こりえない。
（case7からcase10）うまくいっている。それは最長部
分書き込みが終了するまで他の部分書き込みが間引かれ
るからである。従って、以前の問題は起こりえない。
優先順位割り付けについての最後の考案は実際の実行
の仕方である。これまでは、部分書き込みのデータは瞬
時にレジスタに検出され、サンプリング期間中記憶して
いると考えてきた。しかし、実際にはある期間をサンプ
リングに費やさなければならない。更にまたFLCDインタ
ーフエースは特にマルチタスク下で同時に起る要求に対
するスケジユラーを持たなければならない。そこで、th
e H/W FLCD interfaceは一例として第17図の様な動作を
する。
の仕方である。これまでは、部分書き込みのデータは瞬
時にレジスタに検出され、サンプリング期間中記憶して
いると考えてきた。しかし、実際にはある期間をサンプ
リングに費やさなければならない。更にまたFLCDインタ
ーフエースは特にマルチタスク下で同時に起る要求に対
するスケジユラーを持たなければならない。そこで、th
e H/W FLCD interfaceは一例として第17図の様な動作を
する。
第17図では、スタツク１の実際のサンプリング時間は
12.5msec、スタツク２は25msecで、スタツク１の２倍。
これら期間中は、ちょうど検出回路（レジスタ）へのゲ
ートが“ON"しているかの様にみなせる。各レジスタは
アクセスされたラインアドレスを検出し、記憶する。ス
タツク１のサンプリング間隔は25msec毎で、スタツプ２
は50msec毎。
12.5msec、スタツク２は25msecで、スタツク１の２倍。
これら期間中は、ちょうど検出回路（レジスタ）へのゲ
ートが“ON"しているかの様にみなせる。各レジスタは
アクセスされたラインアドレスを検出し、記憶する。ス
タツク１のサンプリング間隔は25msec毎で、スタツプ２
は50msec毎。
第17図のパラメータは、第18図と先のcase10を使う。
スクリーン上に、２つ画像イメージがある。１つは高
速で移動する円のイメージ。もうひとつはスクロール中
のウインドウ。円のほうは25msec.毎（40Hz相当）に移
動しており、スクロールスピードは100msec.毎（＝10Hz
相当）。
速で移動する円のイメージ。もうひとつはスクロール中
のウインドウ。円のほうは25msec.毎（40Hz相当）に移
動しており、スクロールスピードは100msec.毎（＝10Hz
相当）。
一方、VRAMの１ビツトあたりのアクセスタイムは100n
sec/bitである（このスピードは他と比較して速いほう
である）。この場合、一度に8bitsアクセスできる。
sec/bitである（このスピードは他と比較して速いほう
である）。この場合、一度に8bitsアクセスできる。
スクロール中のウインドウでは、一回のスクロール全
画面アクセス時間は、 100nsec×（1K×1K）bits/8bits ＝12.5msec.≪100msec. であるので、ウインドウの１画面アクセスはスタツク２
のサンプリング時間25msec.以内にすべて検出できる。
またサンプリング間隔は50msec.であるのに対して100ms
ec.のスクロール速度であるので、検出後１スクロール
画面の部分書き込みを開始できる。
画面アクセス時間は、 100nsec×（1K×1K）bits/8bits ＝12.5msec.≪100msec. であるので、ウインドウの１画面アクセスはスタツク２
のサンプリング時間25msec.以内にすべて検出できる。
またサンプリング間隔は50msec.であるのに対して100ms
ec.のスクロール速度であるので、検出後１スクロール
画面の部分書き込みを開始できる。
一方、円に対しては、１移動表示のために消去・書き
込みの２回アクセスを１単位として行われるので、 100nsec×（100×100）bits/8bits ＝0.125msec. …1access 0.125msec.×２＝0.25msec. ≪25msec …1moving であるので、スタツク１のサンプリング時間12.5msec.
以内に１移動表示アクセスすべて検出でき、またサンプ
リング間隔25msec.から25msec.の移動速度の円は少なく
とも１回は移動表示の部分書き込みを開始できる。
込みの２回アクセスを１単位として行われるので、 100nsec×（100×100）bits/8bits ＝0.125msec. …1access 0.125msec.×２＝0.25msec. ≪25msec …1moving であるので、スタツク１のサンプリング時間12.5msec.
以内に１移動表示アクセスすべて検出でき、またサンプ
リング間隔25msec.から25msec.の移動速度の円は少なく
とも１回は移動表示の部分書き込みを開始できる。
スクロールと円が同時混在した場合を考える。case10
に相当。
に相当。
第17図の説明では、より大きな部分書き込み用のスタ
ツク２の部分書き込みが開始する時は、スクリーン上に
ある円の画像情報を含んだスクロール中のウインドウと
なっている。そしてスクロールの合間に移動する円の部
分書き込み表示はスタツク１からの情報による。
ツク２の部分書き込みが開始する時は、スクリーン上に
ある円の画像情報を含んだスクロール中のウインドウと
なっている。そしてスクロールの合間に移動する円の部
分書き込み表示はスタツク１からの情報による。
部分書き込みの最後がスタツクどうしの比較をする時
間より前で、どちらもサンプリングデータが未確定かサ
ンプリング中の時は次の比較する時間までリフレツシユ
が行われる。（に相当） 次の部分書き込みの時間が来たときリフレツシユは中
断し、部分書き込みが開始する。
間より前で、どちらもサンプリングデータが未確定かサ
ンプリング中の時は次の比較する時間までリフレツシユ
が行われる。（に相当） 次の部分書き込みの時間が来たときリフレツシユは中
断し、部分書き込みが開始する。
むろんそのとき部分書き込みデータがなければリフレ
ツシユが行われ、次の部分書き込みが見つかるまで続
く。
ツシユが行われ、次の部分書き込みが見つかるまで続
く。
本発明によれば、部分的なスクロール表示とマウス移
動表示とを同時に表示することからで、CRT表示システ
ムに対する互換性を向上した。
動表示とを同時に表示することからで、CRT表示システ
ムに対する互換性を向上した。
第１図は本発明の装置のブロツク図である。 第２図は本発明で用いたマルチタスクの説明図である。 第３図は本発明で用いたタイミングチヤートのチヤート
図である。 第４図は本発明で用いた強制リフレツシユ（LL）を実現
するタイミングチヤート図である。 第５図は本発明で用いたハードウエアのブロツク図であ
る。 第６図はスタテイツクメモリのブロツク図である。 第７図はケース１の説明図である。 第８図はケース２の説明図である。 第９図はケース３の説明図である。 第10図はケース４の説明図である。 第11図はケース５の説明図である。 第12図はケース６の説明図である。 第13図はケース７の説明図である。 第14図はケース８の説明図である。 第15図はケース９の説明図である。 第16図はケース10の説明図である。 第17図は本発明（請求項４の発明）のタイミングチヤー
ト図である。 第18図は本発明で用いたサンプリングH/Wの説明図であ
る。 第19図は本発明で用いたＸ−windowでのスケジユラーの
説明図である。 第20図及び第21図はグラフイツクコマンド実行を模式的
に示す説明図である。 第22図はVRAMアクセルの説明図である。
図である。 第４図は本発明で用いた強制リフレツシユ（LL）を実現
するタイミングチヤート図である。 第５図は本発明で用いたハードウエアのブロツク図であ
る。 第６図はスタテイツクメモリのブロツク図である。 第７図はケース１の説明図である。 第８図はケース２の説明図である。 第９図はケース３の説明図である。 第10図はケース４の説明図である。 第11図はケース５の説明図である。 第12図はケース６の説明図である。 第13図はケース７の説明図である。 第14図はケース８の説明図である。 第15図はケース９の説明図である。 第16図はケース10の説明図である。 第17図は本発明（請求項４の発明）のタイミングチヤー
ト図である。 第18図は本発明で用いたサンプリングH/Wの説明図であ
る。 第19図は本発明で用いたＸ−windowでのスケジユラーの
説明図である。 第20図及び第21図はグラフイツクコマンド実行を模式的
に示す説明図である。 第22図はVRAMアクセルの説明図である。
Claims (12)
- 【請求項１】VRAMへアクセスしたアドレスを、走査方向
に対するライン単位で検知及び記憶するメモリー部を少
なくとも２種設け、各々異なる周期で上記検知及び記憶
を繰り返す部分書き込み用検出回路と、 各メモリー内容から部分書き込み情報を認知するよう計
算する回路と、 各々の上記計算結果を記憶するメモリー部と、 各々の上記メモリー内容を比較し、部分書き込み領域の
大小関係を判別する回路と、 前記部分書き込み領域の大小関係に基づいて部分書き込
み識別信号を制御し、かつ外部に出力する部分書き込み
識別信号制御回路と、 部分書き込み中であっても外部からのリフレツシユ制御
信号の状態によって強制的に部分書き込みを中断し、リ
フレツシユを開始し、かつ部分書き込み状態とリフレツ
シユ制御信号の状態変化により再び部分書き込みを再開
するよう制御する回路と、 を有することを特徴とする画像情報制御装置。 - 【請求項２】メモリー部に検知されたライン単位の部分
書き込み情報が、アクセスしたアドレスデータから連続
した走査線方向のラインアドレス群として識別され、各
群毎にその数や、開始ラインアドレスや終了ラインアド
レス、又はライン数を計算し、更にアクセスされたライ
ン総数であることを特徴とする請求項（１）の画像情報
制御装置。 - 【請求項３】VRAMへのアクセスのうち、書込み時のみ有
効とすることを特徴とする請求項（１）の画像情報制御
装置。 - 【請求項４】走査方向に対するライン単位で検知及び記
憶するメモリー部の検知期間（サンプリング期間）が記
憶期間より短いことを特徴とする請求項（１）の画像情
報制御装置。 - 【請求項５】部分書き込み情報から得られた部分書込み
領域の大小関係を同時に判別する場合、大きい領域の部
分書込み情報を有するメモリー部の検知期間（サンプリ
ング期間）が記憶期間より短いことを特徴とする請求項
（１）の画像情報制御装置。 - 【請求項６】部分書き込み情報から得られた部分書き込
み領域の大小関係を判別する周期が、先の検知・記憶を
繰り返す部分書き込み用検知回路の周期と連動し、各々
異なるメモリー部に対して互いにそれぞれ整数倍の関係
にあることを特徴とする請求項（１）の画像情報制御装
置。 - 【請求項７】VRAMへアクセスしたアドレスを、走査方向
に対するライン単位で検知及び記憶するメモリー部を少
なくとも２種設け、各々異なる周期で上記検知及び記憶
を繰り返す部分書き込み用検知回路と、 各メモリー内容から部分書き込み情報を認知するよう計
算する回路と、 各々の上記計算結果を記憶するメモリー部と、 各々上記メモリー内容を比較し、部分書き込み領域の大
小関係を判別する回路と、 前記部分書き込み領域の大小関係に基づいて部分書き込
み識別信号を制御し、かつ外部に出力する部分書き込み
識別信号制御回路と、 部分書き込み中であっても外部からのリフレツシユ制御
信号の状態によって強制的に部分書き込みを中断し、リ
フレツシユを開始し、かつ部分書き込み状態とリフレツ
シユ制御信号の状態変化により再び部分書き込みを再開
するよう制御する回路と、 を有する画像情報制御装置、並びに表示パネルを備えた
表示システム。 - 【請求項８】メモリー部に検知されたライン単位の部分
書き込み情報が、アクセスしたアドレスデータから連続
した走査線方向のラインアドレス群として識別され、各
群毎にその数や、開始ラインアドレスや終了ラインアド
レス、又はライン数を計算し、更にアクセスされたライ
ン総数であることを特徴とする請求項（７）の表示シス
テム。 - 【請求項９】VRAMへのアクセスのうち、書込み時のみ有
効とすることを特徴とする請求項（７）の表示システ
ム。 - 【請求項１０】走査方向に対するライン単位で検知及び
記憶するメモリー部の検知期間（サンプリング期間）が
記憶期間より短いことを特徴とする請求項（１）の表示
システム。 - 【請求項１１】部分書き込み情報から得られた部分書込
み領域の大小関係を同時に判別する場合、大きい領域の
部分書込み情報を有するメモリー部の検知期間（サンプ
リング期間）が記憶期間より短いことを特徴とする請求
項（１）の表示システム。 - 【請求項１２】部分書き込み情報から得られた部分書き
込み領域の大小関係を判別する周期が、先の検知・記憶
を繰り返す部分書き込み用検出回路の周期と連動し、各
々異なるメモリー部に対して互いにそれぞれ整数倍の関
係にあることを特徴とする請求項（１）の表示システ
ム。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171102A JP2840398B2 (ja) | 1990-06-27 | 1990-06-27 | 画像情報制御装置及び表示システム |
| DE69123182T DE69123182T2 (de) | 1990-06-27 | 1991-06-26 | Bildinformationssteuergerät und Anzeigesystem |
| AT91110530T ATE145492T1 (de) | 1990-06-27 | 1991-06-26 | Bildinformationssteuergerät und anzeigesystem |
| EP91110530A EP0464620B1 (en) | 1990-06-27 | 1991-06-26 | Image information control apparatus and display system |
| KR1019910010799A KR950012016B1 (ko) | 1990-06-27 | 1991-06-27 | 화상정보제어장치 |
| US08/161,097 US5357267A (en) | 1990-06-27 | 1993-12-03 | Image information control apparatus and display system |
| US08/277,575 US5726675A (en) | 1990-06-27 | 1994-07-20 | Image information control apparatus and display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171102A JP2840398B2 (ja) | 1990-06-27 | 1990-06-27 | 画像情報制御装置及び表示システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0458221A JPH0458221A (ja) | 1992-02-25 |
| JP2840398B2 true JP2840398B2 (ja) | 1998-12-24 |
Family
ID=15917018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171102A Expired - Fee Related JP2840398B2 (ja) | 1990-06-27 | 1990-06-27 | 画像情報制御装置及び表示システム |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0464620B1 (ja) |
| JP (1) | JP2840398B2 (ja) |
| KR (1) | KR950012016B1 (ja) |
| AT (1) | ATE145492T1 (ja) |
| DE (1) | DE69123182T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0558342B1 (en) * | 1992-02-28 | 1997-08-20 | Canon Kabushiki Kaisha | Display control apparatus and method |
| JP3156977B2 (ja) * | 1992-05-19 | 2001-04-16 | キヤノン株式会社 | 表示制御装置及び方法 |
| DE69309780T2 (de) * | 1992-05-19 | 1997-10-23 | Canon Kk | Verfahren und Einrichtung zur Steuerung einer Anzeige |
| AU672648B2 (en) * | 1993-01-11 | 1996-10-10 | Canon Kabushiki Kaisha | Display line dispatcher apparatus |
| EP0608053B1 (en) * | 1993-01-11 | 1999-12-01 | Canon Kabushiki Kaisha | Colour display system |
| DE69411957T2 (de) * | 1993-01-11 | 1999-01-14 | Canon Kk | Anzeigelinienverteilungssystem |
| CN102737589A (zh) * | 2011-03-29 | 2012-10-17 | 宏碁股份有限公司 | 用于液晶显示装置的控制方法及液晶显示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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