JP2831435B2 - 電流制御回路 - Google Patents

電流制御回路

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JP2831435B2
JP2831435B2 JP2119628A JP11962890A JP2831435B2 JP 2831435 B2 JP2831435 B2 JP 2831435B2 JP 2119628 A JP2119628 A JP 2119628A JP 11962890 A JP11962890 A JP 11962890A JP 2831435 B2 JP2831435 B2 JP 2831435B2
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    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電流制御回路に関する。本発明は、更に、
電力分配回路、特に、高圧側スイッチに於ける電流制御
デバイスと組み合わされた電流検出回路に関する。更に
詳細には、本発明は、両方向電気モータに対する構成が
“H"ブリッジ型の電力分配回路に於いて過電流状態を検
出し上記電流制御デバイスが電流検出半導体からなる電
流検出制御回路に関する。
（従来技術の説明） 近年ソリッドステートのパワードライバ回路の出現に
よりデバイスの保護及び他の機能の為に負荷電流を監視
し検出する必要が生じている。負荷に電流を供給し、
又、電流を検出出来る電力分配回路が知られている。
例えば、米国特許第４、654、568号に於いては、モー
タのような負荷にＨブリッジ型のスイッチ回路が開示さ
れている。
上記Ｈブリッジ型の電力分配回路を構成するスイッチ
はMOSFET半導体であり、その２つは電流検出用MOSFETで
ある。上記米国特許に示す実施例では、電流検出MOSFET
が電力分配回路の“低い”位置側でモータに接続されて
いる。
電流検出MOSFETは、マルチセルデバイスであり、主た
る（major）電流セル部が互いに並列に接続された大多
数のセルからなり、又、副の（minor）電流セル部がそ
れぞれ並列の比較的小数のセルからなる。そして、負荷
電流と比例する電流を送り出す端子を有する。この分離
端子を、通常、電流検出端子と称し電流検出MOSFETによ
って搬送される主電流を示す信号を発生させるのに使用
される。
（従来技術の問題点） 上記米国特許第４、654、568号では、上記電流検出端
子を介して流れる電流はオペレショナルアンプ（演算増
幅器）（operational amplifier）の入力部に印加され
後の評価用に電圧レベルとして送り出される。
上記米国特許では、電流検出端子にて送り出される電
流を対応する電圧レベルに変換する電流検出回路は電流
検出端子とアースとの間に接続された少くとも１つの抵
抗に現れる。上記演算増幅器が電流検出端子に接続され
上記抵抗器（検出電圧）に生じた電圧を増幅する。従っ
て、検出電流には、内在的に、主電流と電流検出MOSFET
の検出電流との比に誤差を生む。更に、電流検出MOSFET
の温度が負荷条件が増加しながら増加するにつれて上記
誤差のパーセンテージそして検出電圧の誤差パーセンテ
ージも増加する。
更に、自動車に要求される安全上の理由で、パワース
イッチの保護と電流の検出を高電位構成として行われて
いる。この構成では、電流スイッチ、又は、パワースイ
ッチを正の電源側と負荷との中間に挿入している。もし
も上記米国特許第４、654、568号で示す電流検出方法が
高電位構成に使用されれば、以前に述べた問題点を有す
ることなる。又、演算増幅器の電源電圧も、検出端子電
圧と検出抵抗の増幅された電圧降下との和よりも高くし
なけれべならない。電流検出MOSFET（パワーMOSFET）間
の電圧降下が非常に低いので電流検出MOSFETに接続され
た電圧電源よりも演算増幅器の電圧を高くする必要が出
てくる。前者の電源電圧は自動車ではバッテリィ電圧V
BATTである。この方法では、更に、スレショルド基準電
圧を発生させる必要があり保護のためあるスレショルド
に対し増幅された抵抗の電圧降下に比較するのに使用さ
れるので益々複雑になる。このスレショルドは、負荷条
件の変動とバッテリィ電圧の変動と共に変化する電流検
出端子電圧と参照される。
又、演算増幅器が、電圧増幅器構成の代わりに電流増
幅構成（仮想グランドリファレンスと称する）で接続さ
れる場合がある。この場合、上記演算増幅器が電源電圧
にほぼ等しい高いコモンモード入力電圧を持つように要
求するし、スレショルド基準電圧が電流検出端子の電位
以下になり、この電流検出端子の電位は負荷条件とバッ
テリィ電圧が変化すると変動する。更に、車両に適用し
た場合に生じる高電圧過渡現象で働く演算増幅器が必要
になってくる。
そこで、上記問題点及び要求に鑑み、本発明の第１の
目的は、負荷の高電位側に位置するスイッチを有し負荷
の過電流状態のような電流条件を検出する簡単で信頼性
のある手段を含む電力分配回路を提供することにある。
電力分配回路には、上記スイッチ又は負荷を保護する
ために過電流条件を検出するとスイッチに流れる電流を
ターンオフする手段を有するとよい。以下の実施例に示
す回路は、特に、車両用に単一極性の電源電圧に使用す
る場合がよい。
本発明の第２の目的は、電流スイッチを介して負荷に
流れる電流の条件を検出する簡単で信頼性があり、比較
的狭い公差範囲内で比較的広い動作領域にわたり精度良
く機能する回路手段を提供することにある。
本発明の第３の目的は、車両等で見られる周囲温度の
大きな変動が起きても精度良くしかも信頼性のある過電
流保護を有する電力分配回路を提供することにある。
本発明の第４の目的は、低コストで製造可能でありす
ぐに入手可能な個別部品を使用出来る過電流保護回路を
有する電力分配回路を提供することにある。
本発明の第５の目的は、電流検出MOSFETのような電流
制御デバイスと関連して、電流検出MOSFETに有る２つの
補助端子に接続された改良した電流検出回路を提供する
ことにある。
本発明の第６の目的は、電源電圧及び負荷電流の変動
とは独立して一定の負荷電流（IL）対電圧検出（VS）変
換比を有する電流検出回路を提供することにある。
本発明の第７の目的は、高電位構成で電流検出デバイ
ス又はスイッチを使用するのに適当であり精度の高い電
流検出回路を提供することにある。
本発明の第８の目的は、必要な抵抗器の数に関連して
コスト最小に抑えられ複雑でない精度及び安定度の高い
電流検出回路を提供することにある。
（問題点を解決する手段） 上記目的を達成する為に、本発明に係る電流制御回路
は、主電流セル部と、副電流セル部と、前記主電流セル
部及び前記副電流セル部へと電流を供給し、電源に接続
された第１主電流端子と、制御信号を受信するゲート端
子と、前記主電流セル部に接続された第２主電流端子
と、一端が前記副電流セル部に接続され主デバイス電流
に略比例する電流を送出する第１補助端子と、前記主電
流セル部に接続された前記第２主電流端子の一端に共通
に接続される第２の補助端子とを有しており、第２補助
端子とからなるマルチセル型の電流制御デバイスと、各
々の一端で前記第１及び第２補助端子に接続され各々の
他端が電力分配回路に於ける基準電位に共通で接続さ
れ、各々には、直列接続の第１の及び第２の半導体デバ
イスを有し、該第１の半導体デバイスがトランスインピ
ーダンスモードで動作し且つバイアス信号により制御さ
れ、該第２の半導体デバイスが第１の半導体デバイスと
交差接続されて前記バイアス信号を前記第１の半導体デ
バイスに供給する第１及び第２ブランチと、その一端の
ノードに前記主電流に略比例する電圧を供給する前記第
１ブランチに直列接続されたインピーダンス部とからな
り、前記第２の半導体デバイスが前記第２ブランチに直
列接続され前記ノードに於ける電圧が比較的広い動作範
囲にわたり、比較的小さい公差範囲内で前記主デバイス
電流に比例するように前記第１の半導体デバイスを制御
するバイアス信号を供給することを特徴とする。
又、上記目的を達成するため本発明に係るＨブリッジ
型の電力分配回路は、２つの端部ノード及び負荷に接続
された負荷脚部と、所定定格電圧を有し負荷に電流を供
給する電源と、負荷電流を電源に返す通路となるアース
と、前記電源と前記ノードの第１の端部ノードとの間に
接続された第１の高電位脚部と、前記ノードの第２の端
部ノードと前記アースとの間に接続された第１の低電位
脚部とからなり負荷に流れる負荷電流を第１の方向に流
す第１の電流通路と、前記電源と前記負荷脚部の第２の
端部ノードとに接続された第２の高電位脚部と、前記負
荷脚部の第１のノードと前記アースとの間に接続された
第２の低電位脚部とからなり前記負荷に流れる負荷電流
を第２の方向に流す第２の電流通路とを有し、前記高電
位及び低電位脚部の各々は、電流スイッチを含み、各高
電位脚部の電流スイッチは、前記電源に接続された第１
の主電流端子と、大多数（majority）のデバイスセルを
前記負荷脚部の端部ノードに接続する第２の主電流端子
と、制御信号に応動しスイッチの切り換え状態を制御す
る制御端子と、スイッチデバイスの小数（minority）の
セルの端部に接続され前記主電流に略比例する電流を与
える第１の補助端子と、前記スイッチデバイスの大多数
のセルの一端に接続された第２の補助端子とからなり、
前記電力分配回路は、更に、前記第１及び第２の高電位
脚部の電気的条件に夫々応動し前記脚部のいずれかの電
流レベルを検出する第１及び第２の電流検出回路を有
し、前記各々の電流検出回路は、前記第１の補助端子と
アースとの間に接続された第１ブランチと、前記第２の
補助端子とアースとの間に接続された第２ブランチとか
らなり、前記第１ブランチには、その一端に直列に主ス
イッチ電流にほぼ比例した電圧を与える抵抗とバイアス
信号により制御された第１のバイポーラトランジスタと
からなり、前記第２ブランチは、直列に第２のバイポー
ラトランジスタからなり、前記第２のトランジスタのベ
ースがそのコレクタと短絡されており前記第１ブランチ
の第１のトランジスタのベースに接続され前記第１のト
ランジスタにバイアス信号を供給し、前記抵抗の一端の
前記電圧が前記定格電源電圧の少くとも±25％の範囲で
電源電圧の変動及び前記第１及び第２のトランジスタの
利得（β）が100から500の間での変動に対し±３％の範
囲内で実際の主スイッチ電流に比例することを特徴とす
る。
更に、本発明に係るＨブリッジ型の電力分配回路は、
Ｈブリッジ回路の各上側アームと前記Ｈブリッジ回路の
各下側アームに有り、各々、第１の主電流端子と、制御
信号を受信するゲート端子と、主たる（majority of）
デバイスセルを接続する第２の主電流端子と、一端がデ
バイスセルの少数部（minority of）に接続され前記主
デバイス電流と略比例する電流を供給する第１の補助端
子と、一端が前記主たるデバイスセルに接続された第２
の補助端子と、前記第１及び第２の補助端子に接続さ
れ、又、基準電位に接続され前記主デバイス電流に略比
例する出力信号電圧を送り出す電流検出回路とを有する
電流検出MOSFETとで構成され、前記電流検出回路は、第
１及び第２ブランチとからなり、前記第１ブランチは、
直列に、第１及び第３のバイポーラトランジスタと検出
抵抗とからなり、前記第１のトランジスタは、各々の電
流検出MOSFETの第１の補助端子に接続され、前記検出抵
抗の一端が前記基準電位に接続されその他端がノードに
て第３のトランジスタに接続され、前記第２ブランチ
は、直列に、第２及び第４のバイポーラトランジスタか
らなり、前記第２のトランジスタが各々の電流検出MOSF
ETの第２の補助端子に接続され、前記第４のトランジス
タが前記ノードで前記検出抵抗に接続され、前記第１及
び第４のトランジスタの各々が前記第２及び第３のトラ
ンジスタと交差接続されて供給される夫々のバイアス信
号により制御され、前記出力信号電圧が前記ノードに現
れる電圧からなることを特徴とする。
（作用） 負荷に負荷電流を供給する電力分配回路が有る。この
分配回路は、電源に接続される電源ノードと、負荷に接
続される負荷ノードと、電流を電源ノードから負荷ノー
ドに供給する高電位電流通路とを有する。高電位電流通
路には、スイッチング状態が接続制御端子上の制御信号
により制御される電流スイッチを有する。この電力分配
回路には、更に、広い動作領域に渡り負荷電流のレベル
を信頼性良く検出する電流検出回路を有する。又、高電
位電流通路の電流の検出条件に応動する単一で高信頼性
の過電流検出回路を有する。この過電流検出回路は、高
電位電流通路の電流がが所定レベルを越えることを検出
する。上記電力分配回路は、更に、過電流条件を検出す
ると負荷に流れる電流を禁止する電流ターンオフ手段を
有する。
精度良く信頼性のある過電流検出を行う実施例では、
高電位電流通路の電流スイッチは、電源に接続された第
１の主電流端子と、電気負荷にデバイスセルの大多数
（majority）、すなわち主デバイスセル部に接続する第
２の主電流端子と、その一端がデバイスセルの少数部
（minority）、すなわち副デバイスセル部に接続され主
デバイス電流に概略比例する電流を送り出す第１の補助
端子と、デバイスセルの大多数に一端が接続された第２
の補助端子とを有する複数の端子からなるマルチセル型
のデバイスを含む。過電流検出回路は、第１の補助端子
とアースのような基準電位との間に接続された１のブラ
ンチからなる。この第１ブランチは、直列に、トランジ
スタのようなバイアス制御されたトランスインピーダン
スデバイスとこのトランスインピーダンスデバイスとア
ースとの間に挿入される抵抗とからなる。抵抗は、主デ
バイス電流に略比例する電圧をその一端で供給する。
又、第２ブランチがあり、第２の補助端子とアースとの
間に接続され、第１ブランチのトランスインピーダンス
デバイスに対し制御信号を供給する。
上記過電流検出回路のトランスインピーダンスデバイ
スは、高電位第１補助ノードからの電流を低電位にある
抵抗に送る。上記第２の補助端子とアースとの間に接続
され制御信号を供給するブランチには、そのベースが第
１ブランチのトランスインピーダンスデバイスに交差接
続され、ベースがそのコレクタに短絡しているトランジ
スタを有するとよい。
電流制御デバイスが高位側にあり、特に、Ｈブリッジ
スイッチ回路の高位側にある電力分配回路に特に有用で
ある改良した電流検出回路が設けられている。この電流
検出回路は、第１及び第２ブランチを有する。各ブラン
チは、その一端が上記第１及び第２の補助端子の一方に
接続され、その他端が電力分配回路の基準電位に共通し
て接続させる手段を有する。具体的には、電流検出回路
には、トランジスタのような第１及び第３の直列接続の
半導体デバイスを有する第１ブランチと、トランジスタ
のような第２及び第４の半導体デバイスを有する第２ブ
ランチとからなり、第１及び第４の半導体デバイスがバ
イアス信号により制御されトランスインピーダンス動作
を行い、第２及び第３の半導体デバイスが第１及び第４
の半導体デバイスに、各々、交差接続されている。第１
ブランチでは抵抗のようなインピーダンス手段がある。
このインピーダンス手段は、上記半導体デバイスと直列
に接続され主デバイス電流に略比例する電圧をインピー
ダンス手段の一端のノードに供給する。このノードは、
所与の検出回路に接続可能である。
上記第１、第２、第３、及び第４半導体デバイスは、
夫々、バイポーラトランジスタからなる。第１及び第２
のトランジスタは一方の伝導性型であり、第３及び第４
のトランジスタは、逆極性の伝導性型からなる。電流制
御デバイスの上記第１の主電流端子は、逆極性の電源に
一方の極に接続され上記第２の主電流端子は、負荷の一
方の側に接続されている。負荷の他方の側には電源の他
方の極に接続されている。電流検出を有する電流制御デ
バイスは、電力分配回路の高位側に接続され負荷よりも
比較的正方向である。上記第１及び第２のトランジスタ
は、PNPトランジスタであり、一方、第３及び第４トラ
ンジスタは、NPNトランジスタである。電力分配回路の
基準電位は、好ましくは、アース電位である。
第１及び第２のトランジスタのベータβ（電流増幅
率）はほぼ同一であり、第３及び第４のトランジスタの
ベータ（β）は、ほぼ同一である。
上記第２及び第３のトランジスタの各々はベース−コ
レクタ間を短絡しており第２のトランジスタのベース
は、第１のトランジスタのベースに接続されており、第
３のトランジスタのベースが上記第４のトランジスタの
ベースに接続されている。第１ブランチのインピーダン
ス手段は、第１の抵抗である。実施例では、第２ブラン
チ回路には回路に直列に接続された第２の抵抗がある。
別の実施例では、単一の抵抗が第１及び第２のブランチ
に共通して接続され基準電位に接続されている。
更に別の実施例では、第５及び第６のトランジスタを
加えて電流検出回路の性能を改善している。これは、ベ
ース−コレクタ接続を短絡したものの代替えである。残
り４つのトランジスタのベータ（β）の変動、従って、
温度の変動に対しより応動しないようになる。
又、第５及び第６のトランジスタが電流検出回路に加
えられており、その１つが他のトランジスタの中間にブ
ランチの各々に直列に接続されている。第５及び第６の
トランジスタは、大きな電圧降下を生じさせ他のトラン
ジスタに係る電圧を最小限に抑える。その結果、電源電
圧の変動とは関係なく残りの４つのトランジスタのベー
タ（β）の変動を最小限に抑えるものである。
（実施例の説明） 以下、本発明に係る負荷電流検出を行う電力分配回路
に於ける電流制御回路の実施例を図面を参照しつつ説明
する。
第１図は、本発明に係る電力分配回路及び電力分配回
路に於ける電流検出（制御）回路の実施例の概略を示
す。
尚、第１図に於ける該電流検出回路は、Ｈブリッジ回
路10と関連して使用される。
第１図の電力分配回路には、更に、Ｈブリッジ回路10
に関連する制御回路12が含まれる。
先ず、Ｈブリッジ回路10の動作を考察すると、負荷接
続線Loが水平方向にあり負荷14に接続している。該負荷
14は、例えば、電気モータである。垂直線L1が負荷接続
線Loの図面左側端ノード16と上側ノード18との間に設け
てある。
尚、上側ノード18には、自動車等車両に適用するため
定格12ボルトの電圧が印加されている。
負荷接続線L2が、上記ノード16とノード20との間に設
けている。この接続線L2は、アース接続になっている。
又、別の負荷接続線L3が負荷接続線Loの図面右側端ノ
ード22と上側ノード18′とに接続されている。
更に、第１図に示すように、負荷接続線L4が端ノード
22とアース側ノード20′との間に接続されている。
尚、第１図に基づき説明した負荷接続線に於ける垂直
及び水平の意味は、便宜的なものであり実際のＨブリッ
ジ回路10を構成する場合問題となるものでない。
第１図に於いて、点線で示した高電圧のノード18、1
8′は、通常相互に接続されており、同様に、アース側
ノード20、20′も同様に相互に接続されている。
更に、電流スイッチS1〜S4が各々負荷接続線L1〜L4に
介設している。これら電流スイッチS1〜S4は、それぞれ
ゲートG1〜G4に供給される信号により制御される。
尚、本実施例ではゲートという用語は、各電流スイッ
チのスイッチ状態を切り換える制御リード線のすべての
形式を含むものとする。又、ゲートという用語は、例え
ば、バイポーラトランジスタに於けるベースと同義語と
解釈するものとする。即ち、電流スイッチS1〜S4は、バ
イポーラトランジスタのベースでもよい。
曲線の矢印25で示す方向に沿って負荷14に電流を流す
ため、適当な信号がスイッチS1、S4のゲートG1、G4に供
給されて対応する電流スイッチS1、S4がオンになり、一
方、その間電流スイッチS2、S3のゲートG2、G3にも適当
な信号が送られスイッチオフの状態を継続する。
又、過電流が負荷14、又は、Ｈブリッジ回路10の高電
位負荷接続線に有る電流スイッチS1、S3（高電位スイッ
チと称する）に流れて破壊するのを防止するため、制御
回路12の一部である過電流検出器24、30が高電位負荷接
続線L1、L3に於ける電気的条件に応動する。本実施例に
於いて、過電流検出器24は、第2A図及び第３図と関連し
て以下に説明するスイッチS1内の電気的条件に応動す
る。
第１図に戻って、過電流検出器24により過電流が検出
されると、ゲート優先（override）回路26が働き通常の
ゲート制御機能23に優先してスイッチS1、S4を強制的に
オフ状態にする。
同様に、スイッチS3の過電流状態を検出器30で検出す
ると、ゲート優先回路32が働き通常のゲート制御機能34
がスイッチS2、S3をオンになることを防止する。
第2A図に於いて、電流スイッチS1と過電流検出器24の
構成を示す。
電流スイッチS3と過電流検出器30とは、この電流スイ
ッチS1と過電流検出器24との構成と対応する。
第2A図に於いて、スイッチS1は、例えば、トレードマ
ーク“HEXSense"のもとでインターナショナル レクテ
ィファイヤ（International Rectifier）社版売のMOSF
ET（Metal Oxide Semiconductor Field Effect Tr
ansistor）デバイスのシンボルで表示している。
HEXSenseデバイスS1の主負荷端子を端子16、18で示
す。該スイッチS1の主ソース端子16が端子16で示し、ス
イッチS1の単独ドレイン端子が端子18である。ゲートG1
は、第１図の電流スイッチS1の対応するゲートG1に相当
する。
尚、第2A図におけるHEXSenseデバイスS1には、補助端
子40、42がある。
電流スイッチS1の主端子16、18に対する補助端子40、
42の関係は、以下第３図の電流スイッチS4で説明され
る。
第３図のセルC1〜Cnは、HEXSenseデバイスS1の個々の
セルを示す。共通ゲートG1は個々のセルC1〜Cnに対し共
通のゲート信号を与える。ドレイン電極18は、全セルC1
〜Cnに対し共通のドレイン電極となる。ソース電極16
は、電流スイッチS1の大部分のセル、即ち、セルC3〜Cn
に対する共通のソースとなる。一方、端子42（一般に、
ケルビン（Kelvin）端子、Ｋと称する）小さい金属化抵
抗（図示せず）を除きソース電極と共通に接続される補
助ソース電極となる。補助端子40（電流検出電極という
代わりにC.Sと略称される）は、電流スイッチS1の小部
分（minority）のセル、即ち、セルC1,C2に対してのソ
ース電極となる。数千又はそれ以上数のセルを有する実
際のデバイスでは、補助端子40は数百の数のセルのソー
スとなる。
HEXSenseデバイスS1は、その他のセルと同様の特性を
有する各々のセルの一つの集積回路として形成される。
この為、ドレイン18から補助ソース40に流れる電流はド
レイン18から主ソース16に流れる電流にほぼ正比例す
る。そこでこのような比例関係は端子49に接続された小
数（minority）のセルの数と端子16に接続された大多数
（majority）のセルとの比により決定される。
尚、HEXSenseデバイスS1の構成の詳細については、上
記インターナショナル レクティファイヤ社が1986年発
行の“Power MOSFET アプリケーション ノート 第A
N−959号に開示されている。
又、上記HEXSenseデバイスに代わり、他のマルチセル
のスイッチングデバイスも使用可能である。例えば、マ
ルチセル型のサイリスタでよい。
第2A図に於いて、補助端子40、42が電流センス回路43
に接続されている。この電流センス回路43は、２つの入
力端子があり又２つのPNPバイポーラ トランジスタ4
4、45と抵抗48、50からなる。電流スイッチS1から補助
端子40を介して流れる電流は、バイアス信号制御のトラ
ンジスタ44を介して流れて抵抗48間で電圧降下を生じ
る。このトランジスタ44と抵抗48とは直列接続にあり、
トランジスタ44が補助端子40に接続され抵抗48の一端が
アースされている。上記トランジスタ44のバイアス信号
又はベース電流を無視しても、抵抗48の電圧降下は、端
子40に流れる電流、従って、端子16を流れる負荷電流に
比例する。ノード52での電圧は、負荷電流に比例する。
トランジスタ44は、高電位側補助ノード40からの電流を
低電位側抵抗48に送るためのトランスインピーダンスデ
バイスとして機能する。このことにより抵抗48が特定の
負荷電流を示す所望検出電圧を与えるように選択され
る。
電流センス回路43のトランジスタ46は、ベースとコレ
クタとが短絡されＰ−Ｎダイオードとしてトランジスタ
44に対しバイアス信号（ベース電流）を与えるように機
能する。該トランジスタ46と抵抗50とは直列に接続され
そのエミッタが上記補助端子42に接続され抵抗50がその
コレクタとアースとの間に接続されている。
トランジスタ44、46は、整合シリコンで一体形成され
このトランジスタのベース電流はほぼ同じである。両ト
ランジスタ44、46のベース−エミッタ間の接合は、ほぼ
同じである。従って、検出回路43は、インピーダンスマ
ッチングバッファを形成し端子40の電圧を端子42の電圧
と同一に保つ。以上は、HEXSenseデバイスの電流比精度
を維持するに非常に重要な要件である。又、端子40、42
間の電圧が少しずれるだけで、HEXSenseデバイスの電流
比に大きな誤差を生む。
電流検出回路43の抵抗48、50の値は、負荷に過電流が
生じた時にそこに流れる電流がお互いに等しくなるよう
に選択してもよいが必ずしもそうでなくてもよい。
抵抗48、50は、ノード52の電圧が幾分リニアに上記補
助端子40に接続されるHEXSenseデバイススイッチS1のセ
ルの数と負荷14に接続されるスイッチのセルの数との比
に応じて負荷電流の特定値と共に変動するように選択さ
れる。
両抵抗48、50は、ノード52の電圧が負荷電流と共に上
記比と異なる比に応じて変動するように選択してもよ
い。又、ノード52の電圧の負荷14での電流レベルの相対
的変化を変えるように抵抗48、50を選択してもよい。
ノード18（第2A図）上の線間電圧は、定格12ボルトで
ある場合、各々のPNPトランジスタ44、46は、そのβ
（電流増幅率）値200を有しブレークダウン電圧が60ボ
ルトを有し、抵抗48、50はそれぞれ487オーム及び9.1キ
ロオーム（ＫΩ）とする。尚、第2A図にて破線で示すよ
うに、抵抗48間に0.001又は0.01マイクロファラッド
（μＦ）の容量（コンデンサ）49を設けトランジスタ44
がターンオンする時生じる電流スパイクを吸収するよう
に設けてもよい。
電流検出回路43の構成は比較的精度の高い安定したも
ので、ノード52に公差＋３％内で例えば車両にて行なわ
れる動作特性の比較的広い範囲の負荷電流の特定値で接
続した電流スイッチ（及び負荷）を流れる実際の電流に
比例する電圧を与えるようになっている。この回路構成
での動作範囲は、±３％内の精度となり定格12ボルトか
らの供給電位が±25％の変動を有する。トランジスタ4
4、46の動作条件に於ける利得（所謂β）の変動は、100
から500までの範囲とし約25℃の周囲温度から±60℃の
温度変動を有する。このような供給電位の変動は、バッ
テリィ電源上のインダクタンス負荷及びエージ又はロー
ディングのいずれか又は一方を介しての電力消費のいず
れか又は両方によっておこる。トランジスタの利得
（β）の変動は、初期不整合で起き、特に動作温度が変
化すると、比較的冷たい周囲温度で低い利得（即ち、10
0以下）で、そして高い動作温度で高い利得（即ち、500
以上）を有する時に起こる。
電流センス回路43のノード52上の電圧は、種々の使用
デバイスの入力となる。本実施例に於いては、比較器62
の入力ノード60に印加される。他の入力ノード60は、過
電流レベルを決定する為に選択された基準電圧レベル64
である。比較器62の出力は、その後、12ボルト対５ボル
トレベルシフタ66により処理され標準の論理回路で通常
の処理が行なわれる。ノード60での電圧が基準電圧44の
それを越えた時、比較器62の出力は電圧レベルシフタ66
により処理され第１図と第４図とで説明されるゲート優
先回路26に印加される。
電流センス回路43は、精度もほどよくコストも適当に
かかる負荷電流にほぼ比例する比較器62のノード60での
電圧を与える他の回路と変えてもよい。
電流センス回路の別の実施例は、第2B図に於いて符号
70として示す。第2A図の回路43と同様に、第2B図の回路
70は２つのPNPパイポーラトランジスタ44′、46′と抵
抗48′、50′とを有する。回路70のトランジスタ44′と
抵抗48′は、第2A図の同様な回路素子と同じ様に機能す
る。しかしながら、第2B図の実施例では、新たにPNPバ
イポーラトランジスタ72が上記トランジスタ46′と関連
して設けてある。トランジスタ72を付加することにより
利得安定の目安となり周囲温度と供給電圧の変動に対し
より一層回路全体70が矛盾なく動作する。
整合したシリコンのトランジスタ44、46を除けば、電
流センス回路43、70とも費用のかからない個別素子によ
り形成するのがよい。
電流センス回路70では、PNPトランジスタ44′、4
6′、及び72は、各々、β値が200であり、60ボルトのブ
レークダウン電圧を有する。抵抗48′、50′は好ましく
は240オーム及び6.5キロオームを有する。加えて、抵抗
48′のシャント（shunt）コンデンサ49′（破線で示
す）は、トランジスタのターンオン時電流のスパイクを
吸収するために使用される。典型的な値は0.001又は0.0
1マイクロファラッド（μＦ）である。
第４図では、第１図に関連した説明したゲート優先回
路26の詳細な構成を示す。
第４図では、過電流検出器24からの過電流指示信号
は、５ボルトレベルであり、リセット／セットラッチ80
のリセット端子に送られる。このリセット／セットラッ
チ80は、図示しない２つのCMOSのナンド（NAND）ゲート
により形成されるとよい。ラッチ80のリセット端子に印
加される信号はリセット／セットラッチ80のセット入力
に供給する。マイクロプロセッサから送られる５ボルト
レベルの信号である。リセット／セットラッチ80の出力
は、プレドライバ回路82により処理され第１図のスイッ
チS1、S4のゲートG1、G4に対する適当なバイアス信号を
与える為プレドライバ回路82により処理される。
高電位側ゲートG1、G3には、供給電圧以上の約12ボル
トのバイアス電圧が供給されている。この供給電圧は、
通常の（図示せず）電圧増倍回路で発生させてもよい。
このことは、低電圧側ゲートG2,G4に対し対照となり、
又、このゲートG2、G4には、12ボルトの供給電圧レベル
のバイアス電圧が備えられている。プレドライバ回路82
は、ゲート優先回路32の対応プレドライバ回路と共に協
動し上記バイアス電圧を供給する。
以上のプレドライバ回路は、ラッチ80からの１つの理
論入力と制御スイッチS2、S3及び（図示せず）他の論理
入力が他の２つのスイッチを制御する。代わりに、プレ
ドライバ回路は、１つの論理入力トグルスイッチS1、S2
又はトグルスイッチの他のスイッチを有するように設計
してもよい。
プレドライバ回路82とスイッチS2,S3に対するその片
割れ（図示せず）には、更に、ゲートG1〜G4上の制御信
号に対し遅延時間を設けるように設計されている。その
結果、電流は負荷を介し電流が他の方向に流れる前に負
荷を介し一方の方向には一杯にオフであることを確認す
る。その代わり、ゲート制御機能28、34（第１図）は、
マイクロプロセッサにより実施されこのような遅延時間
を与える。
第５図は、単一の電流スイッチＳ′１が負荷14′の高
電位側に位置する本発明のより一般化した形式を示す。
第５図に於いて、過電流検出器24′、ゲート優先回路2
6′、及びゲート制御機能28′は、Ｈブリッジ型の電力
分配回路に示す同様な符号で示した要素に対応する。
第６図は、第2A図と同じく総ての部材が同様に識別す
る符号を有する更に別の電流センス回路の実施例を示
す。第６図は、第2A図とは、抵抗90がトランジスタ44、
46のベースとアースの間に接続されトランジスタ46のコ
レクタが直接アースに接続されている点で異なる。第６
図の回路は、電圧と電流の変動、及び、トランジスタと
不整合、及び温度変化と共に電流比の著しい変動を受け
るのが観察される。
これらの問題点は、第2A図の回路に於いて大きく回避
される。特に、供給電圧、増幅率（β）の不整合及び温
度変化に応動して回避される。その点を考えれば、第６
図は、第2A図、第2B図の回路の動作原理を教示するもの
である。一定の動作条件を有するか又は著しく高い精度
が要求されない用途に対しては満足するであろうが、以
前に説明した動作範囲での±３％内の精度を要求する自
動車への用途には、概して、適当ではない。
第６図の回路に於いて、抵抗48は、1000オームの抵抗
を有し、抵抗90は、100KΩから1MΩまでの範囲の抵抗値
を有する。
複数の整合トランジスタを使用する逆電流ミラー構成
の電流センス回路は、上記米国特許第４、654、568号に
関連した従来の電流センス回路に対し有る種の利点を有
するので、それらは電力分配回路の供給電圧が変化する
際制限された負荷電流範囲に渡りセンス電流と負荷電流
との間に一定の電流比例関係を維持するようにある種の
制約を示す。これらの制約は、それ自身電流センスする
MOSFET比又は比例関係の誤差として示す。
しかしながら、第７図から第12図までに示す回路はこ
れら制約の殆どを克服するものである。
第７図から第12図までは、本発明に係る上記電力分配
回路のさらなる改良部分を示す。尚、同一符号は、同様
な要素を示す。
第７図は、本発明に係る電流センス回路の全体のブロ
ック図である。１又はそれ以上の電流制御デバイスと一
体的に動作するように接続されている。又、電流検出回
路が負荷に電力分配回路を介して接続されている。詳細
には、電流検出スイッチがＨブリッジスイッチ装置の一
部として負荷の両方向電流制御を行っている。特に、本
発明に係る電流センス回路が接続される各電流センスス
イッチは、負荷に対し電力分配回路の高電位側、即ち、
より正方向にあることは重要なことである。
第７図に於いて、Ｈブリッジ回路110は、両方向電気
モータのような負荷14を有する。Ｈブリッジ回路110の
上側、即ち、“高電位”側のアームには、車両に於ける
バッテリィ電源電圧に対応する電圧VBATのような正の電
源電位に接続されている。一方、Ｈブリッジ回路110の
低位即ち“低電位”のアームは、上記電源電圧の負極性
部に接続される。尚、第７図に於いては、アースに接続
されている。又、アーム電位は、電源回路に対し基準電
位となる。
又、Ｈブリッジ回路110の上方左及び上方右側アーム
には、電流検出が可能である電流検出スイッチS1及び電
流検出スイッチS3を夫々有する電流制御デバイスが接続
されている。
電流検出スイッチS1及びS3は、マルチセル型のパワー
FETからなる。各電流検出スイッチには、上記のよう
に、主電流供給セル部と副電流供給セル部とを有する。
この電流検出のMOSFETS1、S3は、制御用ゲート端子Ｇ
と、ドレインＤとソースＳとで示す主電流供給端子と、
主デバイス電流に概略正比例する電流を供給するように
電流検出MOSFETS1に於ける副セル部の一方の端に接続さ
れた第１補助端子C.S.と、上記スイッチS1の主セル部の
端に接続されたソース端子に電気的に共通の概略ケルビ
ン端子Ｋで示す第２補助端子とからなる。
尚、電気モータ14の回転方向の制御は、そこに流れる
電流の方向を制御することで行なわれる。
例えば、上方左脚部電流検出スイッチS1と下側右脚部
電流検出スイッチS3とを同時に導通状態にしモータ14の
回転を一方向にする。この場合、電源電圧VBATTからの
電流が電流検出スイッチS1のドレイン端子Ｄを介して流
れ、又、この電流がスイッチS1のソース端子Ｓ及び主セ
ル部からモータ14に、そして電源スイッチS4を介し電源
の逆極性（即ち、アース電位）に送られる電流の主部分
を有する。端子Ｓの主電流に比例するがそれ以下の電流
は、電流センス端子C.S.での副セル部を介し送られる。
主電流供給セル部と副電流供給セル部とのセル比従って
電流比は、1000:1程度である。
ソース端子Ｓにより搬送される主電流に比例する信号
を作るために、C.S端子の電位は、ソース端子Ｓと同電
位であることが必要でありそれが好ましい。従って、ケ
ルビン接点Ｋで示す補助接点は、ソース端子Ｓに電気的
に接続されソース端子Ｓの電位を示す信号を作り出して
いる。
以下に説明するように、電流検出MOSFETS1と接続する
電流検出回路は、ケルビン端子Ｋの電位と電流検出用端
子C.S.とがお互いに等しくなるように維持する。
電流検出スイッチS1によって搬送される電流を示す信
号を作成するため、第７図の破線ブロック120で囲んだ
電流検出回路は、電流検出スイッチS1のケルビン端子Ｋ
と電流検出用端子C.S.と電力分配回路の適当な電位部分
に電気的に接続されている。電流検出回路120の出力端
子には、公知の方法で以後使用するため比較器127に出
力信号125を送り出している。
この電流検出回路120から出る信号125は、上記スイッ
チS1の端子C.S.での電流を示す電圧レベルである。この
電流は、上記電流検出スイッチS1の主電流に比例し負荷
14を介して送られる。第７図の基準電圧VREFは、比較器
127の非反転端子（＋）に供給されその反転端子（−）
に供給される電流電圧変換した信号125と比較される。
上記VREFの電位は回路120と関連して選択される。この
電位は電流検出MOSFET回路の電流スレショルド値を示
す。このシュレショルド値は、比較器の出力を介し線12
9上で検出され指示されるものである。従って、線125上
の電圧がVREF以下である限り、電流センスMOSFETの電
流、即ち、Ｈブリッジ回路を介する電流は、モニタース
レショルド値より低いと推定され線125上の電圧がVREF
を超えると、比較器127はＨブリッジ回路の電流少くと
も電流検出MOSFETを通過する電流がモニタースレショル
ド値を超えていることを示す出力129を送り出す。尚、
信号125は、A/D変換器又は多段比較器に接続し連続的、
又は、多数の電流レベルをモニターするようにしてもよ
い。
信号125が出来る限りＨブリッジ回路に流れる電流、
又は、少くとも電流検出MOSFETS1を通過する電流を表わ
すようにするため、電源電位VBATTの変動及び回路の温
度変動による回路動作の変動及び負荷電流の変動又はこ
れらのいずれかに対し影響を受けないようにすることが
必要である。この点で、本発明に係る電流検出回路120
は十分達成しているものである。尚、第７図のように、
120で示す別の電流検出回路がＨブリッジ回路110の上方
右側アームの電流検出MOSFETS3のケルビン端子Ｋ及び電
流検出用端子C.S.に接続されている。この電流検出回路
120は、上方左側のスイッチS1に接続された電流検出回
路120と同一の構成である。
第７図の左側破線ブロックで示す電流検出回路120
は、２つの直列接続のブランチBR1,BR2を有する。各々
のブランチBR1,BR2には、バイポーラトランジスタのよ
うな少くとも２つの半導体デバイスを有し、その１つは
トランスインピーダン（transimpedance）モード動作を
する。
第７図のように、直列ブランチBR1は、その一端が電
流検出スイッチS1の電流検出用端子C.S.の端部に接続さ
れ、又、他端が電力分配回路の基準電位即ちアース電位
に接続されている。同様に、第２の直列ブランチBR
2は、その一端が電流検出スイッチS1のケルビン端子Ｋ
に接続されその他端が電力分配回路の基準電位即ちアー
ス電位に接続されている。
第７図に於いて、ブランチBR1には、２つの半導体デ
バイスQ1、Q3が直列接続されている。又、ブランチBR2
には、２つの半導体デバイスQ2,Q4が直列接続されてい
る。この半導体デバイスは、以後、便宜上トランジスタ
と称し互いが交差接続され特定のバイアス制御をする。
特に、トランジスタQ2は、リード線CC12を介しトランジ
スタQ1と交差接続されトランスインピーダンスモードで
動作し後者のトランジスタQ1のバイアス制御を行う。同
様に、トランジスタQ3は、リード線CC34を介しトランジ
スタQ4に交差接続されトランスインピーダンスモードで
動作し後者のトランジスタQ4に対しバイアス制御をす
る。
検出抵抗RsがブランチBR1のトランジスタQ1,Q3の直列
回路に設けられて上記比較器127に供給する電圧信号125
を作り出す。
尚、第７図では、検出抵抗RsをブランチBR1のトラン
ジスタQ3とアース電位との間に単一の抵抗として設けて
いるが、これに限ることはなく、他の抵抗器をブランチ
回路BR1,BR2のいずれかの場所に設けてもよく、又、ト
ランジスタQ1とトランジスタQ3との間に設けてもよい。
更に、コンデンサを上記検出抵抗Rsに並列に接続し上記
電流検出スイッチS1のターンオン及びターンオフの際の
電流スパイクを吸収するようにしてもよい。
ブランチ回路BR1、BR2は、回路120上側のトランジス
タQ1,Q2を介し上記スイッチS1の端子Ｋ、C.S.とに接続
されインピーダンス整合バッファ、又は、疑似或は逆電
流ミラー（mirror）の役割をし、一方、回路120の下側
のトランジスタQ3,Q4は、通常の電流ミラーを画定す
る。底の２つのトランジスタQ3,Q4は、電流ミラー状に
動作し、上側トランジスタQ1,Q2を介しほぼコレクタ電
流従ってベース−エミッタ電流を等しく保つ。
第７図の電流検出回路120をより深く理解するため、
第８図から第12図までにその電流検出回路120の別の実
施例を示す。
電流検出回路相互の違いを明確にするため、第８図の
電流検出回路は120′で、第９図では120″で、第10図で
は、120第11図では、120′、第12図では、120″
で夫々示してある。
尚、トランジスタQ1〜Q4の各々は、同一配置であるの
で同一符号で示している。
又、第11図と第12図とに於いては、トランジスタQ5及
びトランジスタQ6が加わっている。
これら実施例では、トランジスタQ1とトランジスタQ2
のベータ（β）値は同じでありトランジスタQ3とトラン
ジスタQ4とは又ベータ（β）値が同じであるとする。従
って、トランジスタQ1とトランジスタQ2とは、２つの整
合したPNPトランジスタであり、トランジスタQ3とトラ
ンジスタQ4とは２つの整合したNPNトランジスタである
とよい。更には、トランジスタQ1、Q2のベータ値（β）
がトランジスタQ3,Q4のそれと等しいことが望ましい。
尚、ベータ値（β）が高ければ高いほどトランジスタ
Q1、トランジスタQ2の間及びトランジスタQ3とQ4間の電
流ミラーがより高い精度を与えることとなる。その結
果、トランジスタQ1,Q2のベース−エミッタ間の電圧、
従って、C.S端子とケルビン端子Ｋの電圧は、更に正確
に等しくなる。上記実施例でのトランジスタは集積回路
に盛り込まれる。
電流検出電圧が発生する検出インピーダンス、即ち、
抵抗は、第８図ではRs′、第９図では、Rs″、第10図で
は、Rs、第11図では、Rs′、第12図では、Rs″で
示す。
尚、この検出抵抗Rs′〜Rs′の機能は、これら実施
例の各々で同一であり、その実際値及び回路内の配置は
幾分異なる。従って、′〜′で示すプライムは、各々
識別の為に付けたものである。各例では、検出抵抗Rs′
〜Rs″は、ブランチBR1でのトランジスタQ1とQ3と直
列接続され又電流検出スイッチS1の電流検出用端子C.S.
に接続されている。
第８図に於いて、電流検出回路120′には、上記電流
検出用端子C.S.とアース電位との間に直列に接続された
トランジスタQ1,Q3を有する。又、ケルビン端子Ｋとア
ース電位との間に直列に接続されたトランジスタQ2,Q4
を有する。トランジスタQ2は、短絡されたベース対コレ
クタ構成で接続され、又、そのベースがトランジスタQ1
のベースに交差接続線CC12を介し接続されている。この
トランジスタQ2は、トランジスタQ1を制御するバイアス
信号を与える。上記構成により、トランジスタQ2は、一
種のダイオードとして機能しトランジスタQ1のベース−
エミッタ間電圧を制御する。従って、トランジスタQ1の
ベース電流を制御する。この構成により、トランジスタ
Q1、Q2は、電流検出スイッチS1のケルビン端子Ｋと電流
検出用端子C.S.とに接続されるインピーダンス整合バッ
ファの機能を果たす。
次に、トランジスタQ3もそのベースとコレクタとが短
絡されており、又、そのベースがトランジスタQ4のベー
スに交差接続線CS34を介し接続されている。トランジス
タQ3のコレクタは、トランジスタQ1のコレクタに接続さ
れ、又、トランジスタQ4のコレクタは、トランジスタQ2
のコレクタに接続されている。トランジスタQ3は、交差
接続線CS34を介しトランジスタQ4に対しバイアス制御信
号を送る。トランジスタQ3,Q4は、電流ミラーとして動
作し、トランジスタQ1,Q2を介しコレクタ電流、従っ
て、ベース−エミッタ間電圧をほぼ等しく保つ。
電流検出回路の一方の脚部の電力消費を抑えるためブ
ランチBR1即ちトランジスタQ1,Q3のエミッタ面積とブラ
ンチBR2のトランジスタQ2,Q4のエミッタ面積との比を取
れば実現する。トランジスタQ3のコレクタ電流は、トラ
ンジスタQ4のコレクタ電流と等しくないがこの２つをト
ランジスタのエミッタ面積の同じ正比例の差だけ比例す
る。又、同様な効果が、トランジスタQ1,Q2に対し起き
る。その結果、トランジスタQ1,Q2のベース−エミッタ
間電圧が等しくなり、一方、電流検出回路の電力消費は
減少する。
バイアス抵抗RBは、トランジスタQ2,Q4と直列接続さ
れる。一方の端では、トランジスタQ4のエミッタに接続
され、他方の端は、アース電位に接続される。又、抵抗
RBは、トランジスタQ4を介し電力消費を最小に抑え、一
方、高電流が検出されると電力消費が著しくなる。トラ
ンジスタは、集積回路化される。
第８図では、検出抵抗Rs′が、トランジスタQ3のエミ
ッタと第１ブランチ回路のアース電位間に接続されてい
る。又、検出電圧が、抵抗Rs′とトランジスタQ3のエミ
ッタとの間の接合部にある出力ノードに現れる。従っ
て、この検出電圧は、検出抵抗Rs′に現れる差電圧であ
る。電流検出MOSFETのオン抵抗の変化は、検出電流比の
安定度に余り影響を与えない。検出抵抗Rs′は、アース
されており、その結果、検出電圧が供給電圧VBATTの実
際の電位と独立している。従って、定格12ボルトのV
BATTの電位が最小で６ボルトの電位から最大で45ボルト
過渡時にはそれ以上の間を変動することが予想される。
この回路120′は、又、負荷電流の変化に対し比較的影
響されない。電流検出回路が高電位側スイッチに接続さ
れる高電位駆動状態に対しては、比較器が電源電圧V
BATTの電位とほぼ等しい共通モード電圧を有する必要は
ない。又、基準電圧は、その供給電圧とは独立してい
る。更に、検出電圧は、従来の増幅が必要な米国特許第
４、654、568号に見られる回路よりも値が高い。
第８図の120′で示す電流検出回路の代替例として第
９図に示す符号120″の回路がある。
この回路は、４つのトランジスタQ1〜Q4の構成が第８
図の対応するトランジスタと同じであるが、第２ブラン
チBR2に於けるバイアス抵抗RBが省略されている。その
代わり、検出抵抗Rs″が第１ブランチのトランジスタ
Q1、Q3と直列回路のみに現れ、又、第２ブランチのトラ
ンジスタQ2,Q4と直列接続になっている。この単一の抵
抗Rs″を使用することにより、第８図の回路よりも少く
とも２つの利点を提供する。即ち、トランジスタが集積
回路の一部となり抵抗が外部の個別デバイスであるなら
ば１つ少ない入力／出力（I/O）ピンでよい。第２に
は、抵抗RS′、RBの間の抵抗整合（マッチング）による
電流比に依存する必要がないことである。勿論、Rs″の
値は、新規条件に対し必要な検出電圧のレベルを与える
ように選択されることである。
抵抗Rs″の公差（tolerance）は、検出するものが実
際は電圧であり電流でないので精度良く検出出来るよう
に影響を与えるように継続する。しかしながら、Rs″が
非常に低い公差を持つことは非常にコストが低いという
欠点となる。
第10図では、更に別の電流検出回路120を示す。第
８図及び第９図の電流検出回路120′、120″に対比して
みると、回路120のトランジスタQ1,Q2からなる逆電流
ミラーとトランジスタQ3,Q4の電流ミラーとほぼ同じ機
能をする。一方、回路120には、単一の抵抗Rsが第
１ブランチのトランジスタQ1のコレクタとトランジスタ
Q3のコレクタとの間の直列回路に挿入されている。又、
第２ブランチには、抵抗が入っていなくトランジスタ
Q2,Q4のコレクタ同志が直接接続されている。電流検出
回路120に於ける単一抵抗Rsは、使用抵抗素子の数
を少なくさせるものであるが、抵抗Rsの一端がトラン
ジスタQ3のコレクタに接続しなければならず、又、他端
をトランジスタQ1のコレクタに接続しなければならない
のでトランジスタを集積化すればI/Oピンの数は減少し
ない。更に、トランジスタQ2,Q4を有する第１ブランチ
に於ける抵抗を省略したことにより検出電流が高い場合
にはトランジスタQ4を介しての電力消費は所望以上に大
きくなる。更に、検出抵抗Rsの配置は、トランジスタ
Q3のベース−エミッタ間の電圧によって生じるオフセッ
ト電圧を招く。後者のために、検出抵抗の差電圧を検出
することが一層望まれる。この差電圧検出は、第８図及
び第９図の回路よりも一層うまく行なわれる。
第11図では、更に別の回路実施例を示す。
第11図の電流検出回路120′は、上記実施例のトラ
ンジスタQ1〜Q4に加え、各々、第５トランジスタQ5、ト
ランジスタQ6を有する。PNPトランジスタQ5のベース
が、トランジスタQ2,Q4のコレクタに接続されている。
トランジスタQ5のエミッタが、トランジスタQ1,Q2の共
通ベース接続線CS12に接続され、トランジスタQ5のコレ
クタが基準電位（アース電位）に接続されている。この
トランジスタQ5は、トランジスタQ2のベース−コレクタ
接続の代わりとなっている。
同様に、NPNトランジスタQ6のベースがトランジスタQ
1,Q3のコレクタに接続されている。尚、トランジスタQ6
のエミッタがトランジスタQ3,Q4の共通ベース接続線CS
34に接続されている。更に、トランジスタQ6のコレクタ
がトランジスタQ1のエミッタに接続されている。尚、ト
ランジスタQ6は、トランジスタQ3の短絡ベース−コレク
タ接続の代わりとなる。このように、トランジスタQ5,Q
6を加えたことで電流検出回路120′がトランジスタQ1
〜Q4でのベータβの変動従って温度変化に対し余り影響
を受けなくなる。
第11図の実施例では、検出抵抗Rs′の一端が基準電
位に接続されその他端が第２ブランチのトランジスタQ4
のエミッタに接続されている。検出電圧信号125が抵抗R
s′とトランジスタQ3,Q4のエミッタとの間のノードに
現れる。
第12図は、更に別の電流検出回路の実施例を示す。
第12図に於いて、電流検出回路120″は、第５及び
第６のトランジスタQ5,Q6を有する。しかしながら、そ
の配置は、第11図のトランジスタQ5,Q6とは異なる。
第９図の実施例のように、トランジスタQ1,Q2及びト
ランジスタQ3,Q4とは夫々のベースが共通ベース接続線C
S12,CS34を介し交差接続されている。又、同様に、トラ
ンジスタQ2,Q3のコレクタが夫々のベースに接続されて
いる。更に、検出抵抗Rs″が第１ブランチののトラン
ジスタQ1,Q3と直列に挿入されており、又、第２ブラン
チのトランジスタQ2,Q4とも直列接続されている。尚、
検出電圧125が、トランジスタQ3,Q4のエミッタと抵抗Rs
″との間の接合ノードで得られる。
しかしながら、トランジスタQ5,Q6が、第２及び第１
のブランチに、各々、直列接続されている。
第12図に於いては、トランジスタQ5はPNP型でありそ
のエミッタがトランジスタQ2のコレクタに接続されてい
る。一方、トランジスタQ6は、NPN型であり、そのエミ
ッタがトランジスタQ3のコレクタに接続され、又、その
コレクタがトランジスタQ1のコレクタに接続されてい
る。トランジスタQ5のベースが、共通ベース接続線CS56
を介しトランジスタQ6のベースに接続されている。更
に、トランジスタQ6のベースが共通ベース接続線CS65を
介し第２のブランチのトランジスタQ5のコレクタに接続
されている。
アーリィ（Early）電圧効果により、トランジスタの
電圧降下変動がトランジスタの増幅度（β）の変動をも
たらす。従って、電源電圧VBATTの変動に対し、トラン
スインピーダンスモードで動作するトランジスタ、即
ち、ここではQ1、Q4の電圧降下によってその各々のミラ
ートランジスタQ2,Q3の増幅度（β）に対しその増幅度
（β）が変化するように影響を受ける。従って、電流比
に変動が伴う。しかしながら、第12図のように接続され
たトランジスタQ5,Q6を加えたことにより上記トランジ
スタQ1,Q4間の電圧降下の殆どを落とし、その結果、ト
ランジスタQ1,Q4の電圧変動を最小化し、又、好ましく
ないアーリィ電圧効果を最小に抑える。以上の事は、ト
ランジスタQ3,Q4間の電圧が供給電源電圧とは関係なく
ただダイオードの電圧降下のみ異なるので供給電源電圧
の発生変動範囲にわたり優れた性能を発揮する。しかし
ながら、上記回路120″は、他の実施例のそれよりも
各ブランチの能動素子間で幾分大きめの電圧降下を示
す。このことは、所与の検出電流に対する動作電圧範囲
が幾分狭くなることとなる。
以上説明したように、本発明は実施例に示した態様に
限らず、他の実施例に示されるものである。例えば、電
流検出MOSFETは、スイッチとしてもよりリニア制御デバ
イスとして使用できる、電流検出デバイスの主及び副電
流セル部はより大きい電流を送る能力（current carry
ing capability）を有し、又、容量が小さくても良
い。出力信号125は、スレショルドの観点のみに対し利
用し監視してもよいがリニアに監視してもよい。又、電
流検出回路は全部品が集積化してもよいが、一部若しく
は全部が個別部品として構成しても良い。
（発明の効果） 以上説明したように、本発明に係る電流制御回路は特
許請求の範囲に示すとおりである。
電力分配回路において、電流検出スイッチが負荷の高
電位側に位置でき、又、負荷の過電流状態を簡単にしか
も信頼性良く検出できるものである。
又、上記電流検出スイッチに流れる電流を監視し、過
電流状態を検出すると直ちに上記電流を遮断し上記スイ
ッチ又は負荷の破壊を防止できる。電力分配回路は、車
両等に於ける単一極性の電源電圧を使用できるように構
成可能である。
又、電流検出スイッチを介して負荷に流れる電流を比
較的狭い公差範囲内で比較的広い動作領域内で精度良く
検出できる。
更に、過電流保護を行う電力分配回路によれば、車両
等で経験する周囲温度の大きな変動があっても信頼性良
くしかも精度良く過電流に対する保護が可能である。
この過電流保護を行う電力分配回路は、少ないコスト
で直ちに入手可能な個別素子を使用して簡単に製造可能
である。
電力分配回路に於ける電流制御デバイス（MOSFET）と
共に動作する電流検出回路は、電流検出スイッチにある
２つの補助端子を使用できる。電流検出回路では、供給
電圧及び負荷電流の変動とは無関係に一定の負荷電流
（IL）対検出電圧（Vs）変換比を与えることが出来る。
又、電流検出回路は、精度良く“高位置”構成の電流
検出デバイス即ちスイッチと共に使用できる。
更に、電流検出回路は、精度良くしかも高い安定度を
有し製造コストを抑え必要な抵抗の数も少ない。
その他、本発明に係る電流制御回路は、従来よりも優
れた効果を有するものである。
【図面の簡単な説明】
第１図は、本発明に係る電流制御回路を所謂Ｈブリッジ
回路に適用した場合の回路ブロック図を示す。 第2A図は、第１図に示す電流検出スイッチS1及び過電流
検出器24の回路ブロック図を示す。 第2B図は、第2A図の過電流検出器24に使用される電流検
出回路の別の実施例を示す回路図を示す。 第３図は、第１図の電流検出スイッチS1に使用されるマ
ルチセル型の電流検出スイッチの概略図を示す。 第４図は、第１図のゲート優先回路26に含まれるサブ回
路のブロック図を示す。 第５図は、本発明に係る電流制御回路の概略ブロック図
を示す。 第６図は、本発明に係る電流制御回路の他の実施例の概
略回路図を示す。 第７図は、本発明に係る電流制御回路の更に別の実施例
であってＨブリッジ回路に於ける電流検出スイッチのよ
うな電流制御デバイスと関連して動作する回路の概略ブ
ロック図を示す。 第８図は、第７図の電流制御回路の第２の実施例を示す
概略回路図を示す。 第９図は、第７図の電流制御回路の第３の実施例を示す
概略回路図を示す。 第10図は、第７図の電流制御回路の第４の実施例を示す
概略回路図を示す。 第11図は、第７図の電流制御回路の第５の実施例を示す
概略回路図を示す。 第12図は、第７図の電流制御回路の第６の実施例を示す
概略回路図を示す。 （符号の説明） Q1〜Q6……バイポーラトランジスタ、Rs〜Rs″……検
出抵抗、S1〜S4……電流検出スイッチ、VBATT……バッ
テリィ電源電圧、BR1,BR2……ブランチ、10……Ｈブリ
ッジ型電力分配回路、14……負荷、Ｋ……ケルビン端
子、C.S.……電流検出端子、Ｇ……ゲート端子、18、1
8′……高電位ノード、20、20′……アースノード、12
0、120′〜120″……電流検出回路、40、42……補助
端子、44、44′、46、46′……トランジスタ、48、4
8′、50、50′90……抵抗、125……電圧信号、127……
比較器、
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 1/10 - 1/10 304 H02M 1/00 H03K 17/08

Claims (23)

    (57)【特許請求の範囲】
  1. 【請求項１】負荷に対して負荷電流を供給するための電
    力分配回路で電流制御デバイスとの組み合わせにおいて
    電流検出回路を用いる電流制御回路であって、主電流セ
    ル部及び副電流セル部を備えたマルチセル型の電流制御
    デバイスと、 前記主電流セル部及び前記副電流セル部へと電流を供給
    し、電源に接続された第１主電流端子と、 制御信号を受け取るためのゲート端子と、 前記主電流セル部に接続される第２主電流端子と、 前記副電流セル部の一端に接続され、前記主デバイス電
    流に略比例した電流を供給するための第１の補助端子
    と、 前記主電流セル部に接続された前記第２主電流端子の一
    端に共通に接続される第２の補助端子とを有しており、 前記電流検出回路は、前記第１と第２の補助端子のうち
    のそれぞれ一方の一端に接続し、それぞれの他端を共に
    前記電力分配回路の基準電位へと接続させるための手段
    を備えた第１のブランチ及び第２のブランチを有してい
    て、 前記第１のブランチは、直列接続された第１の半導体デ
    バイスを備え、 前記第２のブランチは、直列接続された第２の半導体デ
    バイスを備え、 前記第１の半導体デバイスは、トランスインピーダンス
    モードで駆動され、かつバイアス信号によって制御され
    ており、 前記第２の半導体デバイスは、前記第１の半導体デバイ
    スと交差接続されて、それぞれのバイアス信号を与え、 前記第１のブランチはさらに、回路内に直列接続された
    インピーダンス手段を有していて、このインピーダンス
    手段は、前記主デバイス電流に略比例した電圧を電気イ
    ンピーダンス手段の一端のノードへと供給し、 前記第２の半導体デバイスは、前記第２のブランチへ
    と、前記第１の半導体デバイスを制御して前記ノードで
    の電圧を比較的広い動作範囲のうちの比較的狭い公差範
    囲内で前記主デバイス電流に比例する前記電位を前記ノ
    ードに生じさせるようにするバイアス信号を与えるよう
    にされていることを特徴とする電流制御回路。
  2. 【請求項２】前記電力分配回路は、所定定格電圧を有す
    る電源に接続可能であり、前記比較的小さい公差範囲と
    は、実際の主デバイス電流の約３％内であり、前記比較
    的広い動作範囲には前記定格供給電圧の少くとも±25％
    の供給電圧の変動と、前記第１及び第２の半導体デバイ
    スの利得（β）の変動と、約25℃の周囲温度から±60℃
    の温度変動とを含むことを特徴とする請求項第１項記載
    の電流制御回路。
  3. 【請求項３】前記第１及び第２の半導体デバイスは、そ
    れらのベースが共通して接続された互いに交差接続され
    た第１及び第２のバイポーラトランジスタであることを
    特徴とする請求項第２項記載の電流制御回路。
  4. 【請求項４】前記第１及び第２のバイポーラトランジス
    タは、PNPトランジスタであることを特徴とする請求項
    第３項記載の電流制御回路。
  5. 【請求項５】前記第１及び第２のバイポーラトランジス
    タは、整合シリコンであることを特徴とする請求項第３
    項記載の電流制御回路。
  6. 【請求項６】前記第２のバイポーラトランジスタのベー
    スとコレクタとは、互いに短絡していることを特徴とす
    る請求項第３項記載の電流制御回路。
  7. 【請求項７】前記第２ブランチは、前記第２の半導体デ
    バイスと直列に接続された別のインピーダンス部を有す
    ることを特徴とする請求項第６項記載の電流制御回路。
  8. 【請求項８】前記電流制御回路は、前記電流検出回路が
    所定レベル以上の負荷電流を検出する時ゲート端子を介
    し電流制御デバイスをターンオフする電流ターンオフ手
    段を有することを特徴とする請求項第１項記載の電流制
    御回路。
  9. 【請求項９】前記第１ブランチは、第１及び第３の直列
    接続した半導体デバイスを有し、 前記第２ブランチは、第２及び第４の直列接続された半
    導体デバイスを有し、 前記第１及び第４の半導体デバイスは、トランスインピ
    ーダンスモードで動作し、且つ各々バイアス信号で制御
    され、 前記第２及び第３の半導体デバイスは、各々、前記第１
    及び第４の半導体デバイスに交差接続されておりそれに
    対し夫々のバイアス信号を与えることを特徴とする請求
    項第１項記載の電流制御回路。
  10. 【請求項１０】前記第１、第２、第３、及び第４の半導
    体デバイスは、第１、第２、第３、及び第４のトランジ
    スタからなり前記第１及び第２のトランジスタは、２つ
    の伝導性型の一方であり、前記第３及び第４のトランジ
    スタはその２つの伝導性型の他方の型であることを特徴
    とする請求項第９項記載の電流制御回路。
  11. 【請求項１１】前記第１、第２、第３、及び第４のトラ
    ンジスタは、各々、バイポーラトランジスタであること
    を特徴とする請求項第10項記載の電流制御回路。
  12. 【請求項１２】前記電流制御デバイスの第１の主電流端
    子は、互いに逆極性の電源の一方の極に接続され前記電
    流制御デバイスの主電流端子は負荷の一方の側に接続さ
    れ、前記負荷の他方の側が前記電源の他の極に接続され
    ており、前記第１及び第２のトランジスタは、各々、PN
    Pトランジスタであり、前記第３及び第４のトランジス
    タは、NPNトランジスタであることを特徴とする請求項
    第11項記載の電流制御回路。
  13. 【請求項１３】前記第１及び第２ブランチが共通に接続
    する部分を有する前記電力分配回路の基準電位は、前記
    電源の他方の極であることを特徴とする請求項第12項記
    載の電流制御回路。
  14. 【請求項１４】前記第１及び第２のトランジスタのベー
    タ（β）（利得）は、互いにほぼ同一であり、前記第３
    及び第４のトランジスタのβも夫々ほぼ同一であること
    を特徴とする請求項第10項記載の電流制御回路。
  15. 【請求項１５】前記第２及び第３のトランジスタは、各
    々、ベースとコレクタとがお互いに短絡され、前記第２
    のトランジスタのベースは、第１のトランジスタのベー
    スに接続され、前記第３のトランジスタのベースが前記
    第４のトランジスタのベースに接続されていることを特
    徴とする請求項第11項記載の電流制御回路。
  16. 【請求項１６】前記第１ブランチに於けるインピーダン
    ス部は、第１の抵抗である．ことを特徴とする請求項第
    15項記載の電流制御回路。
  17. 【請求項１７】前記第２ブランチは、直列接続された第
    ２の抵抗を有することを特徴とする請求項第16項記載の
    電流制御回路。
  18. 【請求項１８】前記第１ブランチに於けるインピーダン
    ス部は、抵抗からなり、且つ、この抵抗は、前記第２ブ
    ランチに於いても直列に接続されており、従って該抵抗
    は、前記第１及び第２ブランチに共通接続されているこ
    とを特徴とする請求項第15項記載の電流制御回路。
  19. 【請求項１９】前記電源の一方の極は、前記電源の他方
    の極よりも相対的に高い正電位とされており、前記電流
    スイッチが負荷に対し前記電力分配回路のこの相対的に
    高い正電位側に接続されていることを特徴とする請求項
    第12項記載の電流制御回路。
  20. 【請求項２０】前記電流制御回路は、更に、第５及び第
    ６のバイポーラトランジスタを有し、前記第５のトラン
    ジスタは、前記第１及び第２のトランジスタと同じ伝導
    性型であり、一方、前記第６のトランジスタは、前記第
    ３及び第４のトランジスタと同じ伝導性型であり、前記
    第５のトランジスタのエミッタ−ベース結合は、前記第
    ２のトランジスタのベースとコレクタ間に接続され、前
    記第６のトランジスタのエミッタ−ベース結合は、前記
    第３のトランジスタのベース及びコレクタ間に接続さ
    れ、前記第５のトランジスタのコレクタは、前記基準電
    位に接続され、前記第６のトランジスタのコレクタは、
    前記電流制御デバイスの第１の補助端子に接続され、そ
    の結果、前記第１、第２、第３、及び第４のトランジス
    タのベータ（β）に対する感度が落ちることを特徴とす
    る請求項第12項記載の電流制御回路。
  21. 【請求項２１】前記電流制御回路は、更に、第５及び第
    ６のバイポーラトランジスタを有し、前記第２及び第３
    のトランジスタは、夫々、ベースとコレクタ間が短絡さ
    れ、前記第５のトランジスタのエミッタとコレクタと
    は、前記第２及び第４のトランジスタ間の第２ブランチ
    に直列に接続され、前記第６のトランジスタのエミッタ
    とコレクタとは、前記第１及び第３のトランジスタ間の
    第１ブランチの直列回路に接続され、前記第５及び第６
    のトランジスタのベースは、それに対応する第５及び第
    ６のトランジスタのコレクタに接続され、前記第５及び
    第６のトランジスタのエミッタとコレクタ間の電圧降下
    は前記第１及び第４のトランジスタのエミッタとコレク
    タ間の電圧降下を制限しその結果前記電力分配回路の電
    圧の変動に対し前記第１、第２、第３、及び第４のトラ
    ンジスタのベータ（β）の変動を少なくすることを特徴
    とする請求項第12項記載の電流制御回路。
  22. 【請求項２２】２つの端部ノード及び負荷に接続された
    負荷脚部と、 所定定格電圧を有し負荷に電流を供給する電源と、 負荷電流を電源に返す通路となるアースと、 前記電源と前記ノードの第１の端部ノードとの間に接続
    された第１の高電位脚部と、 前記ノードの第２の端部ノードと前記アースとの間に接
    続された第１の低電位脚部とからなり負荷に流れる負荷
    電流を第１の方向に流す第１の電流通路と、 前記電源と前記負荷脚部の第２の端部ノードとに接続さ
    れた第２の高電位脚部と、前記負荷脚部の第１のノード
    と前記アースとの間に接続された第２の低電位脚部とか
    らなり前記負荷に流れる負荷電流を第２の方向に流す第
    ２の電流通路とを有し、 前記高電位及ぴ低電位脚部の各々は、電流スイッチを含
    み、又、各高電位脚部の電流スイッチは、複数の端子を
    備えるマルチセル型とされていて、このマルチセルは、
    前記電源に接続された第１の主電流端子と、主デバイス
    セルを前記負荷脚部の端部ノードに接続する第２の主電
    流端子と、制御信号に応答しスイッチの切り換え状態を
    制御する制御端子と、スイッチデバイスの副デバイスセ
    ルの端部に接続され前記主電流に略比例する電流を与え
    る第１の補助端子と、前記スイッチデバイスの主デバイ
    スセルの一端に接続された第２の補助端子を有し、 前記電力分配回路は、更に、前記第１及び第２の高電位
    脚部の電気的条件に夫々応答し前記脚部のいずれかの電
    流レベルを検出する第１及び第２の電流検出回路を有
    し、 前記各々の電流検出回路は、前記第１の補助端子とアー
    スとの間に接続された第１ブランチと、前記第２の補助
    端子とアースとの間に接続された第２ブランチとからな
    り、前記第１ブランチには、その一端に直列に主スイッ
    チ電流にほぼ比例した電圧を与える抵抗とバイアス信号
    により制御された第１のバイポーラトランジスタからな
    り、前記第２ブランチは、直列の第２のバイポーラトラ
    ンジスタからなり、前記第２のトランジスタのベースが
    そのコレクタと短絡されて前記第１ブランチの第１のト
    ランジスタのベースに接続され前記第１のトランジスタ
    にバイアス信号を供給し、前記抵抗の一端の前記電圧が
    前記定格電源電圧の少くとも±25％の範囲で電源電圧の
    変動及ぴ前記第１及び第２のトランジスタの利得（β）
    が100から500の間での変動に対し±３％の範囲内で実際
    の主スイッチ電流に比例することを特徴とするＨブリッ
    ジ型の電力分配回路。
  23. 【請求項２３】Ｈブリッジ回路の各上側アームと前記Ｈ
    ブリッジ回路の各下側アームに有り、各々、第１の主電
    流端子と、制御信号を受信するゲート端子と、主デバイ
    スセルに接続される第２の主電流端子と、一端が副デバ
    イスセルに接続され、主デバイス電流と略比例する電流
    を供給する第１の補助端子と、一端が前記主デバイスセ
    ルに接続された第２の補助端子と、前記第１及び第２の
    補助端子に接続され、又、基準電位に接続され前記主デ
    バイス電流に略比例する出力信号電圧を送り出す電流検
    出回路とを有する電流検出MOSFETとで構成され、 前記電流検出回路は、第１及び第２ブランチとからな
    り、前記第１ブランチは、直列に、第１及び第３のバイ
    ポーラトランジスタと検出抵抗とからなり、前記第１の
    トランジスタは、各々の電流検出MOSFETの第１の補助端
    子に接続され、前記検出抵抗の一端が前記基準電位に接
    続されその他端がノードにて第３のトランジスタに接続
    され、前記第２ブランチは、直列に、第２及び第４のバ
    イポーラトランジスタからなり、前記第２のトランジス
    タが各々の電流検出MOSFETの第２の補助端子に接続さ
    れ、前記第４のトランジスタが前記ノードで前記検出抵
    抗に接続され、前記第１及び第４のトランジスタの各々
    が前記第２及び第３のトランジスタと交差接続されて供
    給される夫々のバイアス信号により制御され、前記出力
    信号電圧が前記ノードに現れる電圧からなることを特徴
    とする２つの上側アームが正の電源電位に接続され２つ
    の下側アームが基準電位に接続されるＨブリッジ型の電
    力分配回路。
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