JP2818553B2

JP2818553B2 - 干渉補償器及びその制御方法

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Publication number: JP2818553B2
Application number: JP14856495A
Authority: JP
Inventors: 雄三黒上; 秀樹松浦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-06-29
Filing date: 1995-06-15
Publication date: 1998-10-30
Anticipated expiration: 2013-10-30
Also published as: JPH0879144A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルマイクロ波
通信方式において、復調器に使用される干渉補償器に関
するものである。

【０００２】

【従来の技術】最近、ＱＡＭ直交振幅変調方式のディジ
タルマイクロ波通信において、周波数の有効利用のため
に送信と受信に同一の周波数を用いて単一周波数中継方
式が用いられてきている。しかし、本方式は、送受信に
同一周波数を用いるため中継局を飛び越したオーバーリ
ーチ干渉、自局内アンテナの結合等による自局内干渉、
ビル等の反射による遅れ干渉等が発生して通信品質の劣
化を起こす問題があった。

【０００３】以上の干渉波発生の減少を具体的に示すた
め図を用いて説明する。図５は、単一周波数中継方式の
ディジタルマイクロ回線において、中継局５１，５２，
５３，５４間にてディジタル無線信号を送受信する場合
の構成を示している。

【０００４】本図において、中継局５１から中継局５２
に対して希望波２１，中継局５２から中継局５３に対し
て希望波２２，中継局５３からは中継局５４に対して希
望波がそれぞれ伝送されている。

【０００５】ここで例えば中継局５３の受信信号につい
ては希望波２２の受信以外に、中継局５１の送信波２１
が中継局５２を飛び越したオーバーリーチ干渉波３１に
よるオーバーリーチ干渉，中継局５３の送信波２３が直
接受信側へ結合する自局内干渉波３３の発生による自局
内干渉，中継局５２の送信波２２が反射物体５５により
反射することに発生する反射干渉波３２による反射干渉
が発生する。

【０００６】これら干渉波の特性としては、オーバーリ
ーチ干渉は希望信号より早く到着する進み干渉、自局内
干渉は干渉波の伝搬距離が短いため遅延等の短い干渉、
ビル反射等による干渉は干渉波の伝搬距離が長いため非
常に遅延時間の長い干渉となる。

【０００７】このような干渉波を補償とする方法とし
て、干渉波の遅延時間が短い場合には、従来よりトラン
スバーサル等化器が使用されてきた。すなわち、従来の
トランスバーサル等化器では、比較的短時間の遅延時間
の干渉波等により波形歪の補償を目的としているためタ
ップ構成は９タップ程度が用いられていた。

【０００８】図６は９タップのトランスバーサルフィル
タを具備する干渉補償器の詳細な構成を表わす図であ
る。端子１０１に入力されたＱＡＭ直交振幅変調方式の
Ｐチャンネルの信号は、遅延器となるＦ／Ｆ（フリップ
フロップ）１１１とＦ／Ｆ（フリップフロップ）１２９
に入力され、一方、端子１０２に入力されたＱチャンネ
ルの信号は遅延器となるＦ／Ｆ（フリップフロップ）１
２９に入力され、一方、端子１０２に入力されたＱチャ
ンネルの信号は遅延器となるＦ／Ｆ１２０とＦ／Ｆ１３
８にそれぞれ入力される。Ｆ／Ｆ１１１の出力には、さ
らに８個の遅延器Ｆ／Ｆ１１２〜Ｆ／Ｆ１１９が各々縦
続接続され各出力ではクロック同期で１ビット，２ビッ
ト…８ビットの遅延されている。また、これら４個の遅
延器Ｆ／Ｆ１１１〜Ｆ／Ｆ１１４の出力にはそれぞれ乗
算器１５１〜１５４が接続され、同様にＦ／Ｆ１１６〜
Ｆ／Ｆ１１９の出力においても乗算器１５６〜１５９が
接続されている。

【０００９】同様にＦ／Ｆ１２９の出力には、さらに８
個の遅延器１３０〜Ｆ／Ｆ１３７が各々縦続接続され、
Ｆ／Ｆ１２９〜Ｆ／Ｆ１３２の出力には、乗算器１６９
〜１７２，Ｆ／Ｆ１３４〜Ｆ／Ｆ１３７には乗算器１７
４〜１７７がそれぞれ接続されている。

【００１０】一方、Ｑチャンネルについても、同等に９
個の遅延器Ｆ／Ｆ１２０〜Ｆ／Ｆ１２８においても、Ｆ
／Ｆ１２０〜Ｆ／Ｆ１２３の出力には乗算器１６０〜１
６３，Ｆ／Ｆ１２５〜Ｆ／Ｆ１２８の出力には乗算器１
６５〜１６８が接続されている。

【００１１】さらに、９個の遅延器Ｆ／Ｆ１３８〜Ｆ／
Ｆ１４６においても、Ｆ／Ｆ１３８〜Ｆ／Ｆ１４１の出
力には乗算器２２８〜２３１，Ｆ／Ｆ１４３〜Ｆ／Ｆ１
４６の出力には乗算器１８３〜１８６がそれぞれ接続さ
れている。

【００１２】Ｐチャンネルのデータは、上述した乗算器
１５１〜１５４，１５６〜１５９，１６０〜１６３，１
６５〜１６８の出力とＦ／Ｆ１１５の出力信号とを加算
器１０６にて加算されたデータとして出力端子１０３よ
り出力される。

【００１３】以上説明した構成は、周知のトランスバー
サル等化器となっている。すなわち、トランスバーサル
等化器は、タップ付遅延線の各タップ出力に重み付けを
して合成するものであり、重み付けを繰返し調整するＺ
Ｆ（Ｚｅｒｏ−Ｆｏｒｃｉｎｇ）法等によって伝送路の
逆特性をつくり波形歪を補償している。

【００１４】前述の図６の場合では、各タップに対する
重み付けは、制御信号発生回路１０５で与えられる各タ
ップ係数を乗算器１５１〜１５４，１５６〜１５９，１
６０〜１６３，１６５〜１６８と乗算している。

【００１５】さらに、Ｐチャンネルと同等にＱチャンネ
ルもトランスバーサル等化器を構成し、Ｆ／Ｆ１２９〜
１３７及びＦ／Ｆ１３８〜１４６に接続された乗算器１
６９〜１７２，１７４〜１７７，１７８〜１８１，１８
３〜１８６の出力信号及びＦ／Ｆ１４２，との出力信号
は加算器１０７にて加算されて端子１０４よりＱチャネ
ルデータとして出力される。

【００１６】上述したトランスバーサル等化器の制御を
行う制御信号発生回路１０５には、Ｐチャンネル、Ｑチ
ャンネルの信号の象限を示す識別信号ＤＰ，ＤＱと、Ｐ
チャンネル，Ｑチャンネルの信号の基準位置からのずれ
の方向を示す誤差信号ＥＰ，ＥＱと、クロック信号ＣＬ
Ｋとが入力されている。

【００１７】本制御信号発生回路１０５は、各タップご
とに識別信号と誤差信号との相関をとって周知のタップ
重み付け演算を行ないＰチャンネルデータ出力、Ｑチャ
ンネルデータ出力の両者に干渉波による波形歪がなくな
るようタップ係数を制御している。

【００１８】本実施例では、Ｐチャンネルデータ出力１
０３を得るため１６個のタップ係数、Ｑチャンネルデー
タ出力１０４を得るため１６個のタップ係数をそれぞれ
独立に制御している。すなわち、乗算器１５１〜１５
４，１５６〜１５９，１６０〜１６３，１６５〜１６
８，１６９〜１７２，１７４〜１７７，１７８〜１８
１，１８３〜１８６に入力されるタップ係数は、それぞ
れ、

【００１９】

【００２０】で表わされており、総数３２個有してい
る。この制御信号発生回路１０５の詳細構成及び動作に
ついては、周知のトランスバーサル等化器に用いられる
一般的な制御信号発生回路と同一のもので良く、例え
ば、特開平３−１３１１６号公報（１９９１）に開示さ
れているため説明を略す。

【００２１】以上説明した９タップのトランスバーサル
等化器の等化能力は、タップ間隔を信号間隔と同じ値と
すると、トランスバーサル等化器の入力信号の信号速度
が１５ＭＨｚと高速データの場合には、中心より±４タ
ップ分、すなわち、

【００２２】

【００２３】の遅延に対して等化能力を有している。し
かし、それ以上長い遅延時間には９タップ程度では適用
できないこととなる。

【００２４】例えば、ビル反射等による干渉波に対して
は±数（μＳ）以上の遅延等化が必要となるため本等化
器を使う場合には、９タップよりもタップ数を増大しな
ければならない。

【００２５】例えば、等化器入力にて信号速度１５ＭＨ
ｚとして±４μＳもの長い遅れ時間範囲の干渉を補償し
ようとすると、タップ間隔を信号間隔（Ｔ）と同一とし
たとき約１２０タップ、補償劣化のないようタップ間隔
をＴ／２間隔とすると２４０タップものタップ数が必要
となってしまう。

【００２６】図７は１２０タップのトランスバーサル等
化器による干渉波補償器の構成例を示したものである。
本図は、図６の９タップのトランスバーサル等化器によ
る構成例と同様に１２０個の遅延器Ｆ／Ｆ３０１−１〜
３０１−１２０を縦続接続し、各々の遅延器の出力に乗
算器３０２−１〜３０２−１１９を接続し、各々の出力
信号の和を加算器３０３にて加算するという周知のトラ
ンスバーサル等化器の構成を示している。

【００２７】また、以上のトランスバーサル等化器と同
一の構成をしたトランスバーサル等化器３１０，３２
０，３３０を用いることにより干渉波の補償された信号
がＰＤＡＴＡＯＵＴ及びＱＤＡＴＡＯＵＴに出力
される。

【００２８】

【発明が解決しようとする課題】図７に示すごとく多段
のタップ数を有する従来のトランスバーサル等化器構成
では、タップが多くなるほど遅延器の数や乗算器の数が
増大し、ハードが非常に大きくなると共に等化器自体の
遅延時間も増大してしまうため制御動作等に問題が生
じ、たとえ大規模なＬＳＩを使用しても実用上実現が不
可能であった。

【００２９】本発明の目的は、上述した単一周波数の中
継時に問題となる長時間遅延するオーバーリーチ干渉、
アンテナ結合等による自局内干渉、ビル反射等による遅
れ干渉等を除去する干渉補償器を簡単な回路構成にて提
供する事にある。

【００３０】

【課題を解決するための手段】以上の問題を解決するた
めに、本発明の干渉補償器は以下に示す構成を有する。

【００３１】単一周波数を送受信するディジタル無線通
信方式用中継にて発生する干渉波を補償するために前記
中継用送受信装置の復調器に設けられる干渉補償器にお
いて、前記復調器で復調されたディジタル信号をそれぞ
れ入力する遅延時間の異なる第１から第４のシフトレジ
スタと、前記遅延時間の最短時間である第１のシフトレ
ジスタに接続されたトランスバーサル型等化器の前方補
償器（フォワードイコライザー）（ＦＥ）と、前記
第１のシフトレジスタの遅延時間よりも長い第２のシフ
トレジスタに接続されたトランスバーサル型等化器の第
１の後方補償器（バックワードイコライザー）（Ｂ
Ｅ）と、前記第２のシフトレジスタの遅延時間よりも長
い第３のシフトレジスタに接続されたトランスバーサル
型等化器の第２の後方補償器と、前記第１のシフトレジ
スタの遅延時間よりも長く、第２のシフトレジスタの遅
延時間よりも短い第４のシフトレジスタに接続されたト
ランスバーサル型等化器の中央等化器（センターイコ
ライザー）（ＣＥ）、前記前方補償器、第１及び第２の
後方補償器、中央等化器の出力信号を加算する加算器
と、前記前方補償器、第１及び第２の後方補償器、中央
等化器のタップ係数をモニタし、各々のトランスバーサ
ルフィルタの遅延器の中央部にてタップ係数が最大とな
るよう前記第１から第４のシフトレジスタの遅延時間を
制御する遅延時間制御回路とを有する。

【００３２】

【実施例】次に、前記の如く構成される本発明の干渉補
償器について図面を参照して説明する。

【００３３】図１は本発明の干渉補償器の１実施例であ
り、１は信号入力端子、２〜５はそれぞれ遅延時間制御
出力１４で遅延時間を制御できる４種類のシフトレジス
タ（以下Ｓ／Ｒと記す）、６はトランスバーサル等化器
の前方補償器、７はトランスバーサル等化器の後方補償
器（１）、８はトランスバーサル等化器の後方補償器
（２）、９はトランスバーサル等化器の中央等化器、１
０〜１２は加算器、１３は信号出力端子、１４は遅延時
間、（タップ位置）制御出力、１５はタップ係数モニタ
入力、１６は遅延時間制御回路を示している。前述した
ごとく、ディジタル無線通信で発生する干渉信号として
は、オーバーリーチ干渉、アンテナ結合等による自局干
渉及び反射等による遅れ干渉の３種類があり、これらは
独立若しくは同時に発生するため、これら全てを補償す
る必要がある。このため、本発明では、復調信号を入力
すると各干渉波の遅延時間に合わせて最適な遅延時間を
有するシフトレジスタを通した後、それぞれをトランス
バーサル等化器で等化する方法をとっている。

【００３４】すなわち、図１の信号入力端子１より前記
各干渉を受けた復調信号が入力されると各シフトレジス
タＳ／Ｒ２，Ｓ／Ｒ３，Ｓ／Ｒ４，Ｓ／Ｒ５によりそれ
ぞれ干渉波の種類に合わせて異なった遅延信号に分割さ
れる。各シフトレジスタＳ／Ｒ２〜５は、各々長時間遅
延できるような多段のシフトレジスタが接続されてお
り、その段数は遅延時間制御回路１６の遅延時間制御出
力１４により制御される。

【００３５】遅延時間制御回路１６は、各シフトレジス
タＳ／Ｒ２〜５にそれぞれ接続された前方補償器６，後
方補償器（１）７，後方補償器（２）８，中央等化器９
のタップ係数を入力して、各シフトレジスタＳ／Ｒ２〜
５のシフトレジスタの段数を制御する傾きを有してい
る。

【００３６】この遅延時間制御回路１６は、例えば通常
のｃｐｕ，メモリ，入出力インターフェース等で構成さ
れる制御回路で構成できる。この場合に、遅延時間制御
回路１６の制御回路のソフトウェアの主なフローを図２
に示す。

【００３７】本図において、ＳＴＥＰ１からＳＴＥＰ４
までが、４個のシフトレジスタＳ／Ｒ２〜５のシフトレ
ジスタの段数を初期動作時に決定するプリセットルーチ
ンである。

【００３８】すなわち、ＳＴＥＰ１では、４つのシフト
レジスタの中で、フェージング等の干渉を保証する目的
の中央等化器用シフトレジスタＳ／Ｒ５は、シフトレジ
スタ段数の中央値にセットする。

【００３９】ここで、先に示した例と同様に、シフトレ
ジスタＳ／Ｒ２〜５には、各々信号速度１５ＭＨｚのデ
ータに対して±４μＳの最大遅延補償能力を持つように
している。すなわち、各シフトレジスタＳ／Ｒ２〜５
は、最大１２２段のシフトレジスタで良く、このような
シフトレジスタは通常のＩＣを用いて簡単に構成でき
る。

【００４０】いま、ｓｔｅｐ１において、中央等化器９
用Ｓ／Ｒ５のシフトレジスタの段数は、前述の１２２段
シフトレジスタの中央値６１１段目にセットされること
となる。

【００４１】ｓｔｅｐ２においては、前方補償器６用シ
フトレジスタＳ／Ｒ２のシフトレジスタ段数を０〜最大
値（上記例では１２２段）まで変化させる。

【００４２】ｓｔｅｐ３においては、前方補償器６のタ
ップ係数をモニタし、Ｓ／Ｒ２のシフトレジスタ段数を
０〜１２２まで変化したときの各段で中央タップ係数の
値すなわち、第５タップにおけるタップ係数をタップ係
数モニタ入力１５より入力してメモリ内に記憶してい
く。

【００４３】ｓｔｅｐ４においては、ｓｔｅｐ３で記憶
された係数のうち、上位より３ケ所を選択し、その時の
段数がそれぞれ、前方補償器７用Ｓ／Ｒ２，後方補償器
（１）７用Ｓ／Ｒ３，後方補償器（２）８用Ｓ／Ｒ４の
シフトレジスタの段数としてセットされる。

【００４４】この結果、シフトレジスタＳ／Ｒ２〜５の
遅延時間は、以下の関係を有することとなる。

【００４５】Ｓ／Ｒ２＜Ｓ／Ｒ５＜Ｓ／Ｒ３＜Ｓ／Ｒ４以上のプリセットルーチンで各シフトレジスタＳ／Ｒ２
〜５の段数がセットされた後、ＳＴＥＰ５〜１０の制御
ルーチンで、実際の回線状況に対応して、自動的に最適
なシフトレジスタの段数にそれぞれ制御される。

【００４６】すなわち、ＳＴＥＰ５は、前方補償器６の
各タップの値をモニタする。

【００４７】ＳＴＥＰ６は、図３に示されるタップ制御
プログラムにより前述のタップ係数の値に基づきシフト
レジスタＳ／Ｒ２の値を最適値に制御している。

【００４８】すなわち、図３において、ＳＴＥＰ１は、
タップ１〜９について、タップ係数の値をそれぞれ比較
して最大となるタップを計算する。

【００４９】ＳＴＥＰ２において、ＳＴＥＰ１で求めら
れたタップ係数が最大となるタップが１〜４の場合には
シフトレジスタＳ／Ｒ２の値から１だけ減算する。

【００５０】一方、ＳＴＥＰ２の最大タップ係数となる
タップが６〜９の場合には、Ｓ／Ｒ２の値に１だけ加算
する。

【００５１】ＳＴＥＰ７〜ＳＴＥＰ１０についても、Ｓ
ＴＥＰ５，６の動作と同様に、それぞれ後方補償器
（１）用シフトレジスタＳ／Ｒ３，後方補償器（２）用
シフトレジスタＳ／Ｒ４の最高値に制御される。

【００５２】以上説明したプリセットルーチンでは、前
方補償器用Ｓ／Ｒ２を段数０から最大値まで変化させた
が、これに限定されるものではなく、例えば後方補償器
（１）用３／Ｒ３，後方補償器（２）用Ｓ／Ｒ４，もし
くは、別回路を用いて段数を変化させてもよい。また、
中央等化器用Ｓ／Ｒ５は、本実施例では、Ｓ／Ｒレジス
タの中央値に設定したが、その値に限定されるものでは
ない。回路の性質に応じてその値を制御しても良い。

【００５３】以上の遅延時間制御回路１６の制御フロー
に基づいて本発明の干渉補償器は、以下の様に、動作す
る。

【００５４】すなわち、最初に、オーバーリーチ干渉
は、Ｓ／Ｒ２を通過後に前方補償器６に入力される。遅
延時間制御回路１６は、タップ係数モニタ入力１５より
前方補償器６のタップ係数をモニタし、オーバーリーチ
干渉が最大となる点をタップ係数より判定しその位置が
前方補償器６の中心タップとなるようにＳ／Ｒ２の遅延
時間を遅延時間制御出力１４にて制御する。

【００５５】また、自局内干渉Ｓ／Ｒ３を通過後、後方
補償器（１）７に入力される。遅延時間制御回路１６
は、後方補償器（１）７においても、自局内干渉が最大
となる点をタップ係数より判定しその位置が後方補償器
（１）７の中心タップとなるようにＳ／Ｒ３の遅延時間
を制御する。

【００５６】また、ビル反射等による遅れ干渉はＳ／Ｒ
４を通過後後方補償器（２）８に入力される。遅延時間
制御回路１６は、後方補償器（２）８においても、ビル
反射等による遅れ干渉が最大となる点をタップ係数より
反省しその位置が後方補償器（２）８の中心タップとな
るようにＳ／Ｒ４の遅延時間を制御する。

【００５７】次に、運用状態に入ると、各シフトレジス
タＳ／Ｒ２〜５の遅延時間は干渉波の発生に応じて、前
方補償器６，後方補償器（１）７，後方補償器（２）８
の中央タップとなるよう自動制御される。このため各補
償器のタップ数は、それぞれ９段のトランスバーサル等
化器で微小の遅延時間を制御すれば、各補償波を等化す
ることができる。

【００５８】次に、より詳細の動作について前方補償器
６の構成を基に説明する。

【００５９】図４は前方補償器６の構成の１例を示す。
尚、後方補償器（１）及び後方補償器（２）においても
この構成と全く同一の構成で実現できるための説明を省
略する。本図において、タップ数は図６の場合と同様に
短時間の遅延時間を補償する９タップで構成で示してあ
るが、これに限ることはなくＳ／Ｒ２〜５の遅延時間と
の関係でさらに少ないタップ数でも本発明は可能であ
る。本図において、直交補償器を伴うトランスバーサル
形等化器で構成されていて、各タップ間隔はＴ／２とな
っている。図４のＰチャンネルの信号は、入力端子Ｐ
ＩＮ１０１に入力され、また、Ｑチャンネルの信号は、
入力端子ＱＩＮ１０２に入力する。これら信号は、Ｐ
チャンネル，Ｑチャンネルそれぞれについてフリップフ
ロップＦ／Ｆ１１１〜１１９，Ｆ／Ｆ１２９〜１３７及
びＦ／Ｆ１２０〜１２８，Ｆ／Ｆ１３８〜１４６により
１ビットづつシフトされて、さらに、各々乗算器１５１
〜１５９，１６９〜１７７及び乗算器１６０〜１６８，
１７８〜１８６に入力される。

【００６０】各乗算器１５１〜１８６は制御信号発生回
路１０５にて発生された制御信号２０１〜２３６と各々
乗算され、乗算器１５１〜１６８の出力は加算器１０６
で加算し、乗算器１６９〜１８６の出力は加算器１０７
で加算される。その結果、加算器１０６の出力は、Ｐチ
ャンネル出力１０３となり、加算器１０７の出力は、Ｑ
チャンネル出力１０４となる。この制御信号発生回路１
０５は、図６で述べたごとく通常のトランスバーサル等
化器に用いられる制御信号発生回路と全く同一の構成で
良く、例えば特開平３−１３１１１６号公報に記載され
たトランスバーサル等化器制御回路を用いて構成でき
る。

【００６１】以上説明した図４で示したトランスバーサ
ル等化器と図６で示したトンランスバーサル等化器との
相違点は、前者は、中央タップすなわち、５タップ目の
遅延器出力とタップ係数との乗算出力が制御対象として
のに対して、後者は、５タップ目の遅延器出力が乗算処
理をされていない点だけある。

【００６２】これは、図６の構成では中央タップの遅延
器出力もタップ制御した場合に、入力信号に対して、自
動的に利得補償することとなり通常復調器で、設けられ
ているＡＧＣ（ＡｕｔｏｍｔｉｃＧａｉｎＣｏｎｔ
ｒｏｌ）と２重制御をしてしまう。このため、一般のト
ランスバーサル等化器では、中央タップの位置では固定
的になっている。

【００６３】しかし、本発明のトランスバーサル等化器
では、前方補償器や後方補償器（１），（２）として使
われるため、中央タップも制御対象とする必要性があ
り、また中央等化器に対しては、図６の構成のごとく、
中央タップの制御は必要ないが、この場合にタップ係数
制御として強制的に固定的な値としておけばこれらの補
償器の全てが同一構成となる利点があるため本構成とし
ている。

【００６４】また、制御信号発生回路１０５では各信号
の相関をとり出力補償信号１０３，１０４に波形歪がな
くなるように各タップに歪に対し逆の特性を持つ信号を
出力する。つまり歪量の大きなタップほど大きな制御信
号を発生する事になる。

【００６５】これによりタップ係数つまり制御信号発生
回路１０５より出力される各タップへの制御信号２０１
〜２３６をモニタする事により入力信号１０１，１０２
に対し歪の最も大きな位置を判定する。

【００６６】よって、この歪の最も大きな位置を本補償
器のセンタ（例えば乗算器１５５の位置）に持ってくる
事により最も効果的に歪を除去する。さらに、干渉位置
がずれた場合も図１の入力部シフトレジスタであるＳ／
Ｒ２の遅延時間を制御する事により干渉の中心に補償器
を持っていくることとなる。

【００６７】また、各タップ間隔をＴ／２とすることに
より干渉位置が入力信号の間であっても補償する事がで
きるためさらに効果がある。つまり、図４のＳ／Ｒ２を
制御する事により９タップ程度のわずかなタップ数でオ
ーバーリーチ干渉を除去する事が可能となる。また、後
方補償器（１）、後方補償器（２）についても同様の動
作をするため説明を省略する。

【００６８】以上説明した実施例では、３通りの干渉波
を干渉するため前方補償器６、後方補償器（１）７、後
方補償器（２）８、中央等化器９により構成していたが
常に全てが必要なるわけではない。干渉波の種類によっ
て中央等化器９と前方補償器６のみでも良く、また、中
央等化器９と後方補償器（１）７、後方補償器（２）８
のみでも良い場合がある。さらに、後方補償器について
は２種類の遅延時間で分けるだけでなくさらに、複数
（３以上の整数）の後方補償器を用いることができる。

【００６９】

【発明の効果】以上説明したように、本発明によると単
一周波中継時に問題となる進み干渉であるオーバーリー
チ干渉、アンテナ結合等による自局内干渉、ビル反射等
による遅れ干渉等を除去するための干渉補償器を提供す
ることができる。この結果、遅れ干渉等を除去するため
の干渉補償器を提供することができる。この結果、単一
中継時においても干渉による伝送特性の劣化をすること
なく、高信頼度のマイクロ波ディジタル回線の提供がで
きる効果を有している。また、本発明は単一中継方式に
限定することなくデジタルマイクロ回線等の広範囲な干
渉補償器として用いることもできる。

【図面の簡単な説明】

【図１】本発明の１実施例を示すブロック図である。

【図２】図１で示した遅延時間制御回路のプリセットル
ーチンと制御処理ルーチンを示す図である。

【図３】図１で示した遅延時間制御回路の制御処理ルー
チンの詳細図である。

【図４】図１で示した前方補償器の一実施例を示す構成
図である。

【図５】デジタルマイクロ波中継方式の中継器における
各反射波発生メカニズムを示す図である。

【図６】従来の９タップのトランスバーサル等化器の構
成を示す図である。

【図７】従来の１２０タップのトランスバーサル等化器
の構成を示す図である。

【符号の説明】

１入力端子２，３，４，５シフトレジスタ６前方補償器７後方補償器（１）８後方補償器（２）９中央等化器１０，１１，１２加算器１３出力端子１４遅延時間制御出力１５タップ係数モニタ入力１６遅延時間制御回路２１〜２３送信信号３１オーバーリーチ干渉波３２反射干渉波３３自局内干渉波５１〜５４中継局５５反射体１０１Ｐチャンネル入力１０２Ｑチャンネル入力１０３Ｐチャンネル出力１０４Ｑチャンネル出力１０５制御信号発生器１０６，１０７加算器１１１〜１４６フリップフロップ１５１〜１８６乗算器２０１〜２３６タップ係数３０１−１〜３０１−１２０フリップフロップ３０２−１〜３０２−１１９乗算器３０３，３０４，３０５加算器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−69216（ＪＰ，Ａ) 特開昭62−190935（ＪＰ，Ａ) 特開昭63−43425（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04B 3/04 - 3/23 H04B 7/005 - 7/015 H04B 1/707 H04B 1/10 H04B 7/15 H03H 15/00 - 21/00

Claims

(57)【特許請求の範囲】

【請求項１】直交するディジタル信号内の干渉波を補
償するための干渉補償器において、前記ディジタル信号に接続され前記干渉波の遅延時間の
差に応じてそれぞれ分割するよう異なる遅延時間を発生
する複数のシフトレジスタと、前記複数のシフトレジスタにそれぞれ接続された複数の
トランスバーサル型等化器と、前記複数のトランスバーサル型等化器の出力を加算する
加算器と、前記複数のトランスバーサル型等化器のタップ数をモニ
タし、前記複数のシフトレジスタの段数を各々中央とな
るように制御する遅延時間制御回路とを有することを特
徴とする干渉補償器。
【請求項２】前記ディジタル信号は、単一周波数を送
受信するディジタル無線中継方式用中継装置の復調信号
であることを特徴とする請求項１記載の干渉補償器。
【請求項３】前記干渉波は、オーバーリーチ干渉波、
自局アンテナ結合にる自局内干渉波、反射物体による遅
れ干渉、フェージングによる干渉波であることを特徴と
する請求項１記載の干渉補償器。
【請求項４】前記複数のシフトレジスタは、各々遅延時間が前記遅延時間制御回路で制御されるシフ
トレジスタの段数により可変される第１から第４のシフ
トレジスタで構成され、前記第１のシフトレジスタは、前記ディジタル信号の中
から主に前記オーバーリーチ干渉波の遅延時間を補償す
るシフトレジスタの段数を有し、前記第２のシフトレジスタは、前記ディジタル信号の中
から主に前記自局内干渉波の遅延時間を補償するシフト
レジスタの段数を有し、前記第３のシフトレジスタは、前記ディジタル信号の中
から主に前記遅れ干渉波の遅延時間を補償するシフトレ
ジスタの段数を有し、前記第４のシフトレジスタは、前記ディジタル信号の中
から主にフェージングによる干渉波の遅延時間を補償す
るシフトレジスタの段数を有することを特徴とする請求
項１記載の干渉補償器。
【請求項５】前記第１から第４のシフトレジスタの遅
延時間は、初期状態のおいて、第１のシフトレジスタは、最短の遅延時間、第２のシフトレジスタは、第１、第４のシフトレジスタ
の遅延時間より長く第３のシフトレジスタの遅延時間よ
り短い遅延時間、第３のシフトレジスタは、最長の遅延時間、第４のシフトレジスタは、第１のシフトレジスタの遅延
時間より長く、第２のシフトレジスタの遅延時間よりも
短い遅延時間であることを特徴とする請求項４記載の干
渉補償器。
【請求項６】前記複数のトランスバーサル型等化器
は、各々、前記ディジタル信号を直交するチャネル毎に
２分岐し、各々、複数の遅延器を継続接続し、前記遅延
器の出力と前記各々の遅延器に対応する制御信号発生器
で与えられるタップ係数とをそれぞれ複数の乗算器で乗
算し、前記乗算器の出力と直交するチャンネルごとに加算する
構成を有することを特徴とする請求項１記載の干渉補償
器。
【請求項７】前記複数のトランスバーサル型等化器
は、前記第１のシフトレジスタに接続された前方補償器
と、前記第２のシフトレジスタに接続された第１の後方
補償器と、前記第３のシフトレジスタに接続された第２
の後方補償器と、前記第４のシフトレジスタに接続され
た中央等化器とから構成されることを特徴とする請求項
６記載の干渉補償器。
【請求項８】前記トランスバーサル型等化器は、前記
第１，第２の後方補償器を有さない場合か、もしくは、
３個以上の後方補償器を有する場合でも構成しうること
を特徴とする請求項７記載の干渉補償器。
【請求項９】前記複数のトランスバーサル型等化器
は、タップ間隔をＴ／２（Ｔ：信号間隔）とすることを
特徴とする請求項１記載の干渉補償器。
【請求項１０】前記遅延時間制御回路において、第１
から第４のシフトレジスタの段数を決定する制御方法
は、以下の手順に基づくことを特徴とする請求項１記載
の干渉補償器の制御方法。（ａ）前記第４のシフトレジスタを、所定の段数にセッ
トする。（ｂ）前記第１のシフトレジスタの段数を０から最大値
まで可変する。（ｃ）前記第１のシフトレジスタの段数の変化に対し、
前記前方補償器の中央タップの位置におけるタップ係数
を記憶する。（ｄ）前記記憶されたタップ係数のうち、上位３ケ所
に、第１、第２、第３のシフトレジスタをセットする。
【請求項１１】前記遅延時間制御回路において、運用
状態における第１から第３のシフトレジスタの段数を決
定する制御方法は、以下の手順に基づくことを特徴とす
る請求項１記載の干渉補償器の制御方法。（ａ）前記前方補償器の各タップ係数をモニタする。（ｂ）前記各タップ係数で最大値となるタップを計算す
る。（ｃ）前記（ｂ）で得られたタップが１から４の場合に
は、前記第１のシフトレジスタのシフトレジスタの段数
を１だけ減少する。（ｄ）前記（ｂ）で得られたタップが６〜９の場合には
前記第１のシフトレジスタのシフトレジスタの段数を１
だけ増加する。（ｅ）前記（ｂ）で得られたタップが５の場合には、次
段のｓｔｅｐの処理を有する。（ｆ）（ａ）〜（ｅ）の同一の制御動作を、前記後方補
償器（１）及び前記信号補償器（２）についても行う。（ｇ）（ａ）〜（ｆ）について繰り返し制御動作を行
う。