JP2817167B2 - 画情報処理回路 - Google Patents
画情報処理回路Info
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- JP2817167B2 JP2817167B2 JP1037472A JP3747289A JP2817167B2 JP 2817167 B2 JP2817167 B2 JP 2817167B2 JP 1037472 A JP1037472 A JP 1037472A JP 3747289 A JP3747289 A JP 3747289A JP 2817167 B2 JP2817167 B2 JP 2817167B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画情報処理回路に関し、特にファクシミリ装
置に使用し画情報の圧縮符号化を行う画情報処理回路に
関する。
置に使用し画情報の圧縮符号化を行う画情報処理回路に
関する。
〔従来の技術〕 従来の画情報処理回路を使用したファクシミリ装置
は、原稿を送信するとき、操作者の判断によって原稿を
読み取る解像度を大きな文字のときは４本/mmの線密度
に、細かい文字のときは８本/mmの線密度に選択し設定
する。
は、原稿を送信するとき、操作者の判断によって原稿を
読み取る解像度を大きな文字のときは４本/mmの線密度
に、細かい文字のときは８本/mmの線密度に選択し設定
する。
上述した従来の画情報処理回路は大きな文字と細かい
文字とが混在した原稿では、操作者が８本/mmの線密度
に設定すると送信時間が長くかかり、また、４本/mmの
線密度に設定すると細かい文字が読めなくなるという問
題がある。
文字とが混在した原稿では、操作者が８本/mmの線密度
に設定すると送信時間が長くかかり、また、４本/mmの
線密度に設定すると細かい文字が読めなくなるという問
題がある。
本発明の画情報処理回路は、原稿から読み取った画情
報の注目画素とこの注目画素に隣接する前ライン、前前
ライン及び次ライン、次次ラインの参照画素とを記憶す
る第１の手段と、前記注目画素を含む主走査方向及び副
走査方向の画素列の５画素のの情報量が予め設定した基
準値に達しないとき前記注目画素を隣接する前ラインの
参照画素に置換した画情報を出力する第２の手段とを有
している。
報の注目画素とこの注目画素に隣接する前ライン、前前
ライン及び次ライン、次次ラインの参照画素とを記憶す
る第１の手段と、前記注目画素を含む主走査方向及び副
走査方向の画素列の５画素のの情報量が予め設定した基
準値に達しないとき前記注目画素を隣接する前ラインの
参照画素に置換した画情報を出力する第２の手段とを有
している。
次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例のブロック図、第２図は本実施例
の動作を説明するための注目画素と参照画素との配列図
である。
図は本発明の一実施例のブロック図、第２図は本実施例
の動作を説明するための注目画素と参照画素との配列図
である。
注目画素17（x00）は、現ラインの任意の画素で、注
目画素X00を中心とする主走査方向の画素列（x0-2,
x0-1,x00,x01,x02）の５画素を参照し、黒白の変化点数
により主走査方向の情報量の多い少いを判断する。ま
た、注目画素X00を中心とする副走査方向の画素列x20,x
10,x00,x-10,x-20の５画素を参照し、黒白の変化点数に
より副走査方向の情報量の多い少いを判断する。これら
の変化点数がいづれも、基準値以下（たとえば２以下）
のときは、x00＝x10とする。本実施例では、副走査方向
の参照画素を５つのラインメモリ（前前ラインメモリl2
1,前ラインメモリl12,現ラインメモリl03,次ラインメモ
リl-14,次次ラインメモリl-25）に格納する。
目画素X00を中心とする主走査方向の画素列（x0-2,
x0-1,x00,x01,x02）の５画素を参照し、黒白の変化点数
により主走査方向の情報量の多い少いを判断する。ま
た、注目画素X00を中心とする副走査方向の画素列x20,x
10,x00,x-10,x-20の５画素を参照し、黒白の変化点数に
より副走査方向の情報量の多い少いを判断する。これら
の変化点数がいづれも、基準値以下（たとえば２以下）
のときは、x00＝x10とする。本実施例では、副走査方向
の参照画素を５つのラインメモリ（前前ラインメモリl2
1,前ラインメモリl12,現ラインメモリl03,次ラインメモ
リl-14,次次ラインメモリl-25）に格納する。
PIXINから入力の画信号は、PIXCKからの転送クロック
に同期して各メモリ１〜５のOUTから出力された画素が
主走査画素のシフトレジスタ９と副走査画素のシフトレ
ジスタ８とに転送されそれぞれのシフトレジスタ8,9に
注目画素x00を中心とする参照画素列x01,x02,x00,x0-1,
x0-2及びx20,x10,x00,x-10,x-20が格納される。これら
画素列は、シフトレジスタ転送クロックジェネレータ６
が発生する転送クロックによって主走査変化点カウンタ
11、副走査変化点カウンタ10に送られ、規準カウント値
（例えば２）を超えたとき、AND回路13に出力される。
これにより、任意の注目画素周辺の情報量の大小を検出
することができる。
に同期して各メモリ１〜５のOUTから出力された画素が
主走査画素のシフトレジスタ９と副走査画素のシフトレ
ジスタ８とに転送されそれぞれのシフトレジスタ8,9に
注目画素x00を中心とする参照画素列x01,x02,x00,x0-1,
x0-2及びx20,x10,x00,x-10,x-20が格納される。これら
画素列は、シフトレジスタ転送クロックジェネレータ６
が発生する転送クロックによって主走査変化点カウンタ
11、副走査変化点カウンタ10に送られ、規準カウント値
（例えば２）を超えたとき、AND回路13に出力される。
これにより、任意の注目画素周辺の情報量の大小を検出
することができる。
また、この検出動作を１ライン単位に行なうために、
転送クロックカウンタ７により、１ライン分のクロック
を計数し、１ライン単位に発生するキャリー信号をフリ
ップフロップ12で受け、ライン単位に変化するゲート信
号を出力する。OR回路14は、AND回路13からのゲート信
号によって交互に有効と無効の信号を出力する。OR回路
14の出力は、現ライン画信号と前ライン画信号の切替を
行なうセレクタ15のセレクト信号となり、これにより情
報量が小のときに前ラインの主走査上の同一位置画素と
置換する回路を構成している。
転送クロックカウンタ７により、１ライン分のクロック
を計数し、１ライン単位に発生するキャリー信号をフリ
ップフロップ12で受け、ライン単位に変化するゲート信
号を出力する。OR回路14は、AND回路13からのゲート信
号によって交互に有効と無効の信号を出力する。OR回路
14の出力は、現ライン画信号と前ライン画信号の切替を
行なうセレクタ15のセレクト信号となり、これにより情
報量が小のときに前ラインの主走査上の同一位置画素と
置換する回路を構成している。
このようにすると、第２図に示す注目画素周辺の８画
素により、情報量の大小を判断し、端子PIX OUTから現
ラインl0又は前ラインl1の置換制御を画素単位に行ない
出力させることができる。ただし、この制御が１ライン
おきに有効と無効を切替えるので、前ライン置換は、最
大２ラインまでとなり、再生画像の劣化は置換された部
分で４本/mmの画品質を保つことができる。
素により、情報量の大小を判断し、端子PIX OUTから現
ラインl0又は前ラインl1の置換制御を画素単位に行ない
出力させることができる。ただし、この制御が１ライン
おきに有効と無効を切替えるので、前ライン置換は、最
大２ラインまでとなり、再生画像の劣化は置換された部
分で４本/mmの画品質を保つことができる。
なお、上記実施例では、画情報処理としてMR符号化方
式の特性を生かす方法で情報量を圧縮しているが、CCIT
Tで勧告のファクシミリ伝送手順や符号化方式などには
まったく影響しない。このため、CCITTで勧告されてい
る手順及びMR符号化機能を持つファクシミリ装置であれ
ば、本回路を持つ送信機から送られたデータを受信する
ことができ、効果の差は受信機の能力（最小伝送時間）
や原稿の情報量により異なるが、効果を期待することは
できる。
式の特性を生かす方法で情報量を圧縮しているが、CCIT
Tで勧告のファクシミリ伝送手順や符号化方式などには
まったく影響しない。このため、CCITTで勧告されてい
る手順及びMR符号化機能を持つファクシミリ装置であれ
ば、本回路を持つ送信機から送られたデータを受信する
ことができ、効果の差は受信機の能力（最小伝送時間）
や原稿の情報量により異なるが、効果を期待することは
できる。
以上説明したように本発明は、注目画素に隣接する参
照画素の情報量に応じて注目画素を前ラインの同一位置
画素に置換して情報量を圧縮することによって、８本/m
mの線密度で原稿を送信しても送信時間を短縮でき、か
つ画品質も保証できるという効果がある。
照画素の情報量に応じて注目画素を前ラインの同一位置
画素に置換して情報量を圧縮することによって、８本/m
mの線密度で原稿を送信しても送信時間を短縮でき、か
つ画品質も保証できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は本実
施例の動作を説明するための注目画素と参照画素の配列
図である。 １……前前ラインメモリ、２……前ラインメモリ、３…
…現ラインメモリ、４……次ラインメモリ、５……次次
ラインメモリ、６……シフトレジスタ転送クロックジェ
ネレータ、７……転送クロックカウンタ、８……副走査
画素シフトレジスタ、９……主走査画素シフトレジス
タ、10……副走査変化点カウンタ、11……主走査変化点
カウンタ、12……フリップフロップ、13……AND回路、1
3……AND回路、14……OR回路、15……セレクタ。
施例の動作を説明するための注目画素と参照画素の配列
図である。 １……前前ラインメモリ、２……前ラインメモリ、３…
…現ラインメモリ、４……次ラインメモリ、５……次次
ラインメモリ、６……シフトレジスタ転送クロックジェ
ネレータ、７……転送クロックカウンタ、８……副走査
画素シフトレジスタ、９……主走査画素シフトレジス
タ、10……副走査変化点カウンタ、11……主走査変化点
カウンタ、12……フリップフロップ、13……AND回路、1
3……AND回路、14……OR回路、15……セレクタ。
Claims (1)
- 【請求項１】原稿から読み取った画情報の注目画素とこ
の注目画素に隣接する前ライン、前前ライン及び次ライ
ン、次次ラインの参照画素とを記憶する第１の手段と、
前記注目画素を含む主走査方向及び副走査方向の画素列
の５画素の情報量が予め設定した基準値に達しないとき
前記注目画素を隣接する前記前ラインの参照画素に置換
した画情報として出力する第２の手段とを有することを
特徴とする画情報処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037472A JP2817167B2 (ja) | 1989-02-16 | 1989-02-16 | 画情報処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037472A JP2817167B2 (ja) | 1989-02-16 | 1989-02-16 | 画情報処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02216977A JPH02216977A (ja) | 1990-08-29 |
| JP2817167B2 true JP2817167B2 (ja) | 1998-10-27 |
Family
ID=12498468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037472A Expired - Lifetime JP2817167B2 (ja) | 1989-02-16 | 1989-02-16 | 画情報処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817167B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0767140B2 (ja) * | 1983-12-23 | 1995-07-19 | 三菱電機株式会社 | フアクシミリ装置 |
-
1989
- 1989-02-16 JP JP1037472A patent/JP2817167B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02216977A (ja) | 1990-08-29 |
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