JP2811133B2 - くし形ｙ・ｃ分離回路 - Google Patents
くし形ｙ・ｃ分離回路Info
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- JP2811133B2 JP2811133B2 JP4049784A JP4978492A JP2811133B2 JP 2811133 B2 JP2811133 B2 JP 2811133B2 JP 4049784 A JP4049784 A JP 4049784A JP 4978492 A JP4978492 A JP 4978492A JP 2811133 B2 JP2811133 B2 JP 2811133B2
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- signal
- circuit
- phase
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Description
【０００１】
【産業上の利用分野】本発明は、家庭用ＶＴＲあるいは
カメラ一体型ＶＴＲにおいて、高機能化の１つとして使
用される、複合映像信号を高帯域な輝度（Ｙ）およびク
ロマ（Ｃ）信号に分離するくし形Ｙ・Ｃ分離回路の改良
に関するものである。
カメラ一体型ＶＴＲにおいて、高機能化の１つとして使
用される、複合映像信号を高帯域な輝度（Ｙ）およびク
ロマ（Ｃ）信号に分離するくし形Ｙ・Ｃ分離回路の改良
に関するものである。
【０００２】
【従来の技術】図４は、従来のくし形Ｙ・Ｃ分離回路の
一例のブロック図である。複合映像信号は、２つに分け
られ、一方は１Ｈ（水平走査期間）遅延回路１、ローパ
スフィルタ（ＬＰＦ）２、位相調整器３よりなる回路に
送られ、複合映像信号に対して、周波数ｆSCにおいて、
ちょうど１Ｈ遅れた信号（１Ｈ信号）となる。１Ｈ遅延
回路１は、たとえばＣＣＤのような遅延素子を用い、そ
のクロックとしては３ｆ SC，４ｆSC（ｆSC：クロマサブ
キャリア）を用いる。ＬＰＦ２により、クロックの除去
および一定時間の遅延が行なわれる。他方の入力信号は
ゲイン調整器４を介して振幅が調整され０Ｈ信号とな
る。０Ｈ信号と１Ｈ信号は、減算器５により減算されて
Ｃ信号が得られ、またこれらは加算器６により加算され
てＹ信号が得られる。
一例のブロック図である。複合映像信号は、２つに分け
られ、一方は１Ｈ（水平走査期間）遅延回路１、ローパ
スフィルタ（ＬＰＦ）２、位相調整器３よりなる回路に
送られ、複合映像信号に対して、周波数ｆSCにおいて、
ちょうど１Ｈ遅れた信号（１Ｈ信号）となる。１Ｈ遅延
回路１は、たとえばＣＣＤのような遅延素子を用い、そ
のクロックとしては３ｆ SC，４ｆSC（ｆSC：クロマサブ
キャリア）を用いる。ＬＰＦ２により、クロックの除去
および一定時間の遅延が行なわれる。他方の入力信号は
ゲイン調整器４を介して振幅が調整され０Ｈ信号とな
る。０Ｈ信号と１Ｈ信号は、減算器５により減算されて
Ｃ信号が得られ、またこれらは加算器６により加算され
てＹ信号が得られる。
【０００３】この回路において、位相とゲインの調整
は、加算器６から出力されるＹ信号の残留クロマ成分を
観測し、それが最小となるように位相およびゲインを交
互に調整する必要がある。
は、加算器６から出力されるＹ信号の残留クロマ成分を
観測し、それが最小となるように位相およびゲインを交
互に調整する必要がある。
【０００４】図５は、位相調整器の一例の回路図であ
る。トランジスタＴｒ１のコレクタは抵抗Ｒ１を介して
電源と接続され、エミッタは抵抗Ｒ２を介して接地さ
れ、出力端子とコレクタとの間にはコンデンサＣ１、出
力端子とエミッタとの間には可変抵抗ＶＲ１が接続され
ている。可変抵抗ＶＲ１の調整により位相が調整され
る。
る。トランジスタＴｒ１のコレクタは抵抗Ｒ１を介して
電源と接続され、エミッタは抵抗Ｒ２を介して接地さ
れ、出力端子とコレクタとの間にはコンデンサＣ１、出
力端子とエミッタとの間には可変抵抗ＶＲ１が接続され
ている。可変抵抗ＶＲ１の調整により位相が調整され
る。
【０００５】図６（ａ）および（ｂ）は、ゲイン調整器
の例の回路図である。同図（ａ）の場合は、入出力端子
間に設けた可変抵抗ＶＲ２の調整によりゲインが調整さ
れる。同図（ｂ）の場合は、入出力端子間に電圧制御ア
ンプ４−１を設け、これをコンデンサＣ１１により接地
し、コンデンサＣ１１のアンプ側の電圧を可変抵抗ＶＲ
３により変化させてゲインを調整する。
の例の回路図である。同図（ａ）の場合は、入出力端子
間に設けた可変抵抗ＶＲ２の調整によりゲインが調整さ
れる。同図（ｂ）の場合は、入出力端子間に電圧制御ア
ンプ４−１を設け、これをコンデンサＣ１１により接地
し、コンデンサＣ１１のアンプ側の電圧を可変抵抗ＶＲ
３により変化させてゲインを調整する。
【０００６】前述の従来のくし形Ｙ・Ｃ分離回路では、
１Ｈ信号の位相調整と０Ｈ信号のゲイン調整とが必要で
あり、これらの調整は製品の製造工程において、セット
ごとに調整が行なわれていた。
１Ｈ信号の位相調整と０Ｈ信号のゲイン調整とが必要で
あり、これらの調整は製品の製造工程において、セット
ごとに調整が行なわれていた。
【０００７】
【発明が解決しようとする課題】製品の製造工程でセッ
トごとに位相およびゲインの調整を行なうことは繁雑で
あった。また、部品の経時変化に対応することができな
い。
トごとに位相およびゲインの調整を行なうことは繁雑で
あった。また、部品の経時変化に対応することができな
い。
【０００８】
【課題を解決するための手段】本発明においては、分離
されたＹ信号からバースト期間に残留するバースト信号
を検出する手段を設け、検出したバースト信号の振幅が
最小となるように、１Ｈ信号を得る回路の位相調整手段
および０Ｈ信号を得る回路のゲイン調整手段を制御する
ようにした。
されたＹ信号からバースト期間に残留するバースト信号
を検出する手段を設け、検出したバースト信号の振幅が
最小となるように、１Ｈ信号を得る回路の位相調整手段
および０Ｈ信号を得る回路のゲイン調整手段を制御する
ようにした。
【０００９】
【作用】本発明によれば、分離されたＹ信号のバースト
期間に残留するバースト信号を最小とするループを設け
ておくことにより、セットごとに位相およびゲインの調
整を行なう必要がなくなる。
期間に残留するバースト信号を最小とするループを設け
ておくことにより、セットごとに位相およびゲインの調
整を行なう必要がなくなる。
【００１０】
【実施例】図１は本発明の一実施例のブロック図であ
る。図５と同一のものには同一の番号を付してある。く
し形Ｙ・Ｃ分離回路の基本部分である１Ｈ遅延回路１〜
加算器６までは、図５の従来例と同一であるから説明を
省略する。ただし、図１の回路では、位相調整器３およ
びゲイン調整器４は、電圧制御型のものを使用し、後述
のように、制御マイコン１３により、それぞれＤ／Ａコ
ンバータ７および８により制御する。
る。図５と同一のものには同一の番号を付してある。く
し形Ｙ・Ｃ分離回路の基本部分である１Ｈ遅延回路１〜
加算器６までは、図５の従来例と同一であるから説明を
省略する。ただし、図１の回路では、位相調整器３およ
びゲイン調整器４は、電圧制御型のものを使用し、後述
のように、制御マイコン１３により、それぞれＤ／Ａコ
ンバータ７および８により制御する。
【００１１】加算器６から出力したＹ信号は、ゲート回
路９に入力され、図示されていない信号処理回路から導
かれたバーストゲートパルスにより、バースト期間のみ
が抽出される。この抽出されたＹ信号に残留するバース
ト成分を、アンプ１０で増幅し、検波器１１で振幅をＤ
Ｃ電圧に変換する。Ｙ・Ｃ分離回路の特性がずれており
残留クロマ量が大きければ、このＤＣ電圧は高く、小さ
ければＤＣ電圧は低くなる。
路９に入力され、図示されていない信号処理回路から導
かれたバーストゲートパルスにより、バースト期間のみ
が抽出される。この抽出されたＹ信号に残留するバース
ト成分を、アンプ１０で増幅し、検波器１１で振幅をＤ
Ｃ電圧に変換する。Ｙ・Ｃ分離回路の特性がずれており
残留クロマ量が大きければ、このＤＣ電圧は高く、小さ
ければＤＣ電圧は低くなる。
【００１２】このＤＣ電圧をＡ／Ｄコンバータ１２に送
りデジタルデータ化し、このデータに基づき、制御マイ
コン１３により２つのＤ／Ａコンバータ７および８の制
御出力を変化させる。このとき後述の二次元探索の、あ
る一定のアルゴリズムを用いて、ＤＣ電圧の最小点（Ｙ
・Ｃ分離回路の位相およびゲインの最適調整点）を探
す。Ｄ／Ａコンバータ７および８の出力は、それぞれ、
ゲイン調整器４および位相調整器３に送られる。
りデジタルデータ化し、このデータに基づき、制御マイ
コン１３により２つのＤ／Ａコンバータ７および８の制
御出力を変化させる。このとき後述の二次元探索の、あ
る一定のアルゴリズムを用いて、ＤＣ電圧の最小点（Ｙ
・Ｃ分離回路の位相およびゲインの最適調整点）を探
す。Ｄ／Ａコンバータ７および８の出力は、それぞれ、
ゲイン調整器４および位相調整器３に送られる。
【００１３】この自動制御ループにより、くし形Ｙ・Ｃ
分離回路の調整を行なうが、最適点の探索において、最
適点から微小幅、制御を振る必要があり、その際くし形
特性が微小のずれを持ってしまうので、製品において
は、このループ動作は、たとえばテープに記録をしな
い、一般にいうＥＥの状態において動作し、記録中は保
持する等の仕様で行なうことになる。
分離回路の調整を行なうが、最適点の探索において、最
適点から微小幅、制御を振る必要があり、その際くし形
特性が微小のずれを持ってしまうので、製品において
は、このループ動作は、たとえばテープに記録をしな
い、一般にいうＥＥの状態において動作し、記録中は保
持する等の仕様で行なうことになる。
【００１４】図２（ａ）および（ｂ）はそれぞれ、電圧
制御型の位相調整器およびゲイン調整器の一例のブロッ
ク図である。
制御型の位相調整器およびゲイン調整器の一例のブロッ
ク図である。
【００１５】図２（ａ）において、図５と同一の部分は
同一の符号を付してある。トランジスタＴｒ１のエミッ
タに正相、コレクタに逆相の信号を作り、エミッタとコ
レクタとの間に抵抗Ｒ３、コンデンサＣ２およびＣ３、
バリキャップダイオードＶＣ１等を接続することによ
り、正逆相を加え合わせて、信号の高域成分の位相を遅
らせる回路が構成できる。このバリキャップダイオード
ＶＣ１のアノードに抵抗Ｒ４により０ボルトを印加し、
カソードには抵抗Ｒ５によりＤ／Ａコンバータ８の出力
の電圧を印加し、印加するＤＣ電圧を変化させることで
高域の移相量が変化できる。この回路を位相調整手段と
して用いて、１Ｈ信号のｆSCにおける遅延量をＤＣ電圧
制御により調整できる。
同一の符号を付してある。トランジスタＴｒ１のエミッ
タに正相、コレクタに逆相の信号を作り、エミッタとコ
レクタとの間に抵抗Ｒ３、コンデンサＣ２およびＣ３、
バリキャップダイオードＶＣ１等を接続することによ
り、正逆相を加え合わせて、信号の高域成分の位相を遅
らせる回路が構成できる。このバリキャップダイオード
ＶＣ１のアノードに抵抗Ｒ４により０ボルトを印加し、
カソードには抵抗Ｒ５によりＤ／Ａコンバータ８の出力
の電圧を印加し、印加するＤＣ電圧を変化させることで
高域の移相量が変化できる。この回路を位相調整手段と
して用いて、１Ｈ信号のｆSCにおける遅延量をＤＣ電圧
制御により調整できる。
【００１６】図２（ｂ）はゲイン調整器の一例の回路図
であり、図６（ｂ）とほぼ同一であり、可変抵抗ＶＲ３
の代わりにＤ／Ａコンバータ７が接続されている。電圧
制御アンプ４−１としては、電圧制御可変アンプ（ＶＣ
Ａ）が一般に容易に入手できる。
であり、図６（ｂ）とほぼ同一であり、可変抵抗ＶＲ３
の代わりにＤ／Ａコンバータ７が接続されている。電圧
制御アンプ４−１としては、電圧制御可変アンプ（ＶＣ
Ａ）が一般に容易に入手できる。
【００１７】最適調整点探索のアルゴリズムとしては、
数多くのものが考えられるが、二次元探索の一例として
図３に概念図を示す。（１）→（２）→（３）→…は、
位相およびゲインの調整点を変化させていく様子を示
す。それぞれの調整点において、残留バーストレベルを
評価し、収束の判断をする。図３に示したアルゴリズム
は、位相またはゲインの一方のみを変化させ、１回また
は２回の残留バースト最小点の探索を行ない、位相とゲ
インを交互に探していくという規則に従うものである。
最適なアルゴリズムは、ステップ数が少なく、かつ、そ
の処理が単純なものがよいのが当然である。
数多くのものが考えられるが、二次元探索の一例として
図３に概念図を示す。（１）→（２）→（３）→…は、
位相およびゲインの調整点を変化させていく様子を示
す。それぞれの調整点において、残留バーストレベルを
評価し、収束の判断をする。図３に示したアルゴリズム
は、位相またはゲインの一方のみを変化させ、１回また
は２回の残留バースト最小点の探索を行ない、位相とゲ
インを交互に探していくという規則に従うものである。
最適なアルゴリズムは、ステップ数が少なく、かつ、そ
の処理が単純なものがよいのが当然である。
【００１８】
【発明の効果】本発明によれば、くし形Ｙ・Ｃ分離回路
で従来必要であった製造工程での位相およびゲインの調
整が不要となり、製造コストの低減ができるほかに、自
動制御ループにする処理であるから、調整が部品特性の
経時変化により、ずれることも吸収でき、安定なくし形
分離特性が維持できる。
で従来必要であった製造工程での位相およびゲインの調
整が不要となり、製造コストの低減ができるほかに、自
動制御ループにする処理であるから、調整が部品特性の
経時変化により、ずれることも吸収でき、安定なくし形
分離特性が維持できる。
【図１】本発明の一実施例のブロック図である。
【図２】（ａ）および（ｂ）は、それぞれ位相調整器お
よびゲイン調整器の回路図である。
よびゲイン調整器の回路図である。
【図３】二次元探索の概念図の一例である。
【図４】従来の回路の一例のブロック図である。
【図５】従来の位相調整器の一例の回路図である。
【図６】（ａ）および（ｂ）は、それぞれゲイン調整器
の例の回路図である。
の例の回路図である。
１ １Ｈ遅延回路 ２ ローパスフィルタ ３ 位相調整器 ４ ゲイン調整器 ５ 減算器 ６ 加算器 ７，８ Ｄ／Ａコンバータ ９ ゲート回路 １０ アンプ １１ 検波器 １２ Ａ／Ｄコンバータ １３ 制御マイコン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 9/78
Claims (1)
- 【請求項１】 遅延され位相調整手段を経由した複合映
像信号とゲイン調整手段を経由した複合映像信号とを加
算する回路からＹ信号を得るようにし、前記の両信号を
減算する回路からＣ信号を得るくし形Ｙ・Ｃ分離回路に
おいて、 分離されたＹ信号からバースト期間に残留するバースト
信号を検出する手段と、検出したバースト信号の振幅が
最小となるように前記の位相調整手段およびゲイン調整
手段を制御する手段と、を有することを特徴とするくし
形Ｙ・Ｃ分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049784A JP2811133B2 (ja) | 1992-03-06 | 1992-03-06 | くし形ｙ・ｃ分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049784A JP2811133B2 (ja) | 1992-03-06 | 1992-03-06 | くし形ｙ・ｃ分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252533A JPH05252533A (ja) | 1993-09-28 |
| JP2811133B2 true JP2811133B2 (ja) | 1998-10-15 |
Family
ID=12840790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4049784A Expired - Fee Related JP2811133B2 (ja) | 1992-03-06 | 1992-03-06 | くし形ｙ・ｃ分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811133B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6264085U (ja) * | 1985-10-09 | 1987-04-21 | ||
| JPH01181212A (ja) * | 1988-01-14 | 1989-07-19 | Hitachi Ltd | くし形フイルタ |
-
1992
- 1992-03-06 JP JP4049784A patent/JP2811133B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05252533A (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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