JP2809298B2 - 表面実装用基板を用いた半導体装置 - Google Patents
表面実装用基板を用いた半導体装置Info
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H05K3/4007—Surface contacts, e.g. bumps
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- Manufacturing Of Printed Wiring (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は微細な電子部品を搭載で
きるとともに高い信頼性を備えた表面実装用基板を用い
た半導体装置に関する。
きるとともに高い信頼性を備えた表面実装用基板を用い
た半導体装置に関する。
【０００２】
【従来の技術】図３は従来の半導体装置の断面を示し、
表面に銅箔のホトエッチング法等により形成されるリー
ドパターン２と、リードパターン２の表面にメタルマス
クスクリーン印刷法、または部分的塗布機（ディスペン
サー）等によって印刷塗布される半田ペースト５とを表
面に有する基板１に、電子部品６の端子７をリードパタ
ーン２に合わせて搭載し、半田ペースト５を溶融固化さ
せることにより固定している。
表面に銅箔のホトエッチング法等により形成されるリー
ドパターン２と、リードパターン２の表面にメタルマス
クスクリーン印刷法、または部分的塗布機（ディスペン
サー）等によって印刷塗布される半田ペースト５とを表
面に有する基板１に、電子部品６の端子７をリードパタ
ーン２に合わせて搭載し、半田ペースト５を溶融固化さ
せることにより固定している。
【０００３】この半田ペースト５はＳｎ６０重量％−Ｐ
ｂの組成を有する共晶半田であって粘着性を有し、電子
部品６の端子７をリードパターン２のパターンに位置さ
せた後にリフロー炉に導いて加熱することにより半田ペ
ースト５の溶剤成分および粘着性付与剤（バインダー）
等が揮発または分解して半田のみが溶融固化して残り、
電子部品６の固定が完了する。
ｂの組成を有する共晶半田であって粘着性を有し、電子
部品６の端子７をリードパターン２のパターンに位置さ
せた後にリフロー炉に導いて加熱することにより半田ペ
ースト５の溶剤成分および粘着性付与剤（バインダー）
等が揮発または分解して半田のみが溶融固化して残り、
電子部品６の固定が完了する。
【０００４】この方法によると、半導体装置を安価で量
産することが可能である反面、近年の電子部品の小型化
によって要求される端子ピッチが０．３mmと微細化して
いることから、半田ペーストの印刷時のダレ、あるいは
リフロー時の流れが生じて端子間が短絡するという不都
合がある。
産することが可能である反面、近年の電子部品の小型化
によって要求される端子ピッチが０．３mmと微細化して
いることから、半田ペーストの印刷時のダレ、あるいは
リフロー時の流れが生じて端子間が短絡するという不都
合がある。
【０００５】上記の理由により、電気めっきあるいは無
電解めっき法によって基板上の配線パターン表面にＳｎ
６０重量％−Ｐｂの半田めっき膜を設けるものが提案さ
れている。
電解めっき法によって基板上の配線パターン表面にＳｎ
６０重量％−Ｐｂの半田めっき膜を設けるものが提案さ
れている。
【０００６】図４は、リードパターン２の表面に半田め
っき膜８を有する基板１と電子部品６の接合状況を示
し、半田めっき膜８に塩素系のフラックスを塗布してリ
フローを行うことにより良好な接合性を得ている。余剰
のフラックスはリフロー後にフロン、トリエタン等で洗
浄することにより除去される。
っき膜８を有する基板１と電子部品６の接合状況を示
し、半田めっき膜８に塩素系のフラックスを塗布してリ
フローを行うことにより良好な接合性を得ている。余剰
のフラックスはリフロー後にフロン、トリエタン等で洗
浄することにより除去される。
【０００７】今日、フロンやトリエタンは環境に悪影響
をもたらすことが指摘されており、また、Ｓｎ−Ｐｂの
半田めっき膜を有する基板を使用する電子機器が廃棄さ
れて放置されるとＰｂが溶出して環境を汚染し、ひいて
は人体に悪影響を及ぼすことが懸念されている。更に、
半田めっき膜は保管時、輸送時に酸化して接合強度が低
下する恐れがある。
をもたらすことが指摘されており、また、Ｓｎ−Ｐｂの
半田めっき膜を有する基板を使用する電子機器が廃棄さ
れて放置されるとＰｂが溶出して環境を汚染し、ひいて
は人体に悪影響を及ぼすことが懸念されている。更に、
半田めっき膜は保管時、輸送時に酸化して接合強度が低
下する恐れがある。
【０００８】一方、Ｐｂを含有せず、ＡｕとＳｎの共晶
合金によりフレキシブルフィルム上のインナーリードと
外枠のアウターリードを接合する方法が特開平５−１３
６３１８号公報に開示されているように、本出願人によ
って実用化されている。
合金によりフレキシブルフィルム上のインナーリードと
外枠のアウターリードを接合する方法が特開平５−１３
６３１８号公報に開示されているように、本出願人によ
って実用化されている。
【０００９】このＡｕ−Ｓｎ接合法は、インナーリード
上のＡｕめっき層とアウターリード上のＳｎめっき層の
間でＡｕ−Ｓｎ共晶合金を形成して接合するものであ
り、Ａｕ−Ｓｎ接合層におけるＡｕの比率は１０〜４０
重量％になるようにＡｕおよびＳｎのめっき層の厚さを
規定している。
上のＡｕめっき層とアウターリード上のＳｎめっき層の
間でＡｕ−Ｓｎ共晶合金を形成して接合するものであ
り、Ａｕ−Ｓｎ接合層におけるＡｕの比率は１０〜４０
重量％になるようにＡｕおよびＳｎのめっき層の厚さを
規定している。
【００１０】ここで、このＡｕ−Ｓｎ共晶合金法により
前述した表面実装用基板の半田ペースト法、あるいは半
田めっき膜法を置換すると、半田ペースト法における端
子間の短絡、および半田めっき膜法における環境汚染、
人体への影響、酸化等の問題を解決できると考えられ
る。
前述した表面実装用基板の半田ペースト法、あるいは半
田めっき膜法を置換すると、半田ペースト法における端
子間の短絡、および半田めっき膜法における環境汚染、
人体への影響、酸化等の問題を解決できると考えられ
る。
【００１１】
【発明が解決しようとする課題】しかし、従来の表面実
装用基板にＡｕ−Ｓｎ接合法を適用した場合に以下の問
題が予想される。 （１）Ａｕの比率を１０〜４０重量％にするとＡｕめっ
き層が厚くなり、また、ＴＡＢのような微細な配線パタ
ーンをもつフレキシブルフィルムに比較して配線パター
ンの面積が大きいのでコストアップになる。 （２）表面実装用基板は融点の低い有機材料（ガラスエ
ポキシ、ガラスイミド等）で構成されているので、Ａｕ
−Ｓｎ接合時に熱劣化する恐れがある。 従って、本発明の目的は、金めっき層の薄膜化が可能な
表面実装用基板を用いた半導体装置を提供することにあ
る。
装用基板にＡｕ−Ｓｎ接合法を適用した場合に以下の問
題が予想される。 （１）Ａｕの比率を１０〜４０重量％にするとＡｕめっ
き層が厚くなり、また、ＴＡＢのような微細な配線パタ
ーンをもつフレキシブルフィルムに比較して配線パター
ンの面積が大きいのでコストアップになる。 （２）表面実装用基板は融点の低い有機材料（ガラスエ
ポキシ、ガラスイミド等）で構成されているので、Ａｕ
−Ｓｎ接合時に熱劣化する恐れがある。 従って、本発明の目的は、金めっき層の薄膜化が可能な
表面実装用基板を用いた半導体装置を提供することにあ
る。
【００１２】本発明の他の目的は、Ａｕ−Ｓｎ共晶合金
層の融点を低下することにより接合時間を短縮して基板
の熱劣化を抑えた表面実装用基板を用いた半導体装置を
提供することにある。
層の融点を低下することにより接合時間を短縮して基板
の熱劣化を抑えた表面実装用基板を用いた半導体装置を
提供することにある。
【００１３】
【課題を解決するための手段】本発明は、金めっき層の
薄膜化と基板の熱劣化を抑えるため、板状の絶縁性材料
に銅箔を接着し、フォトエッチングによってリードパタ
ーンを形成した後にリードパターンの表面に厚さ０．０
１〜０．５μｍの金めっき層を有する表面実装用基板
と、表面実装用基板に搭載され、リードパターンに接合
される端子部に厚さ１．０〜１０．０μｍの錫めっきを
有するＬＳＩ、トランジスタ、コンデンサおよび抵抗器
等の電子部品とを金の含有量が０．１〜１０重量％であ
る金錫共晶接合部により接合した半導体装置を提供す
る。
薄膜化と基板の熱劣化を抑えるため、板状の絶縁性材料
に銅箔を接着し、フォトエッチングによってリードパタ
ーンを形成した後にリードパターンの表面に厚さ０．０
１〜０．５μｍの金めっき層を有する表面実装用基板
と、表面実装用基板に搭載され、リードパターンに接合
される端子部に厚さ１．０〜１０．０μｍの錫めっきを
有するＬＳＩ、トランジスタ、コンデンサおよび抵抗器
等の電子部品とを金の含有量が０．１〜１０重量％であ
る金錫共晶接合部により接合した半導体装置を提供す
る。
【００１４】
【００１５】ここで、基板配線パターン上の金めっき層
を０．０１〜０．５μｍとしたのは、０．０１μｍ未満
ではピンホールが発生し易くなって下地層、例えば、Ｎ
ｉめっき層が酸化して端子部との接合強度が低下するか
らであり、０．５μｍを越えるとコストアップになると
ともにＡｕ−Ｓｎ接合層のＡｕ比率が大になってＡｕ−
Ｓｎ共晶合金層の融点を高くする。
を０．０１〜０．５μｍとしたのは、０．０１μｍ未満
ではピンホールが発生し易くなって下地層、例えば、Ｎ
ｉめっき層が酸化して端子部との接合強度が低下するか
らであり、０．５μｍを越えるとコストアップになると
ともにＡｕ−Ｓｎ接合層のＡｕ比率が大になってＡｕ−
Ｓｎ共晶合金層の融点を高くする。
【００１６】また、電子部品の端子上の錫めっき厚を
１．０〜１０．０μｍにしたのは、前述した金めっき層
との間でＡｕ−Ｓｎ共晶合金層を形成し、金の組成比率
が０．１〜１０重量％になるようにするためである。
１．０〜１０．０μｍにしたのは、前述した金めっき層
との間でＡｕ−Ｓｎ共晶合金層を形成し、金の組成比率
が０．１〜１０重量％になるようにするためである。
【００１７】
【作用】表面実装用基板の配線パターンにめっきされる
Ａｕと、電子部品の端子にめっきされるＳｎのそれぞれ
の厚さを規定してＡｕ−Ｓｎ接合層におけるＡｕの比率
が０．１〜１０．０重量％になるようにしたので、Ａｕ
−Ｓｎ接合層の融点はＳｎの融点（２３２℃）より更に
低くなり、特に、Ａｕが７重量％のときは第１共晶点と
なって２１７℃のＡｕ−Ｓｎ共晶合金の最低融点が得ら
れる。
Ａｕと、電子部品の端子にめっきされるＳｎのそれぞれ
の厚さを規定してＡｕ−Ｓｎ接合層におけるＡｕの比率
が０．１〜１０．０重量％になるようにしたので、Ａｕ
−Ｓｎ接合層の融点はＳｎの融点（２３２℃）より更に
低くなり、特に、Ａｕが７重量％のときは第１共晶点と
なって２１７℃のＡｕ−Ｓｎ共晶合金の最低融点が得ら
れる。
【００１８】
【実施例１】以下、本発明の表面実装用基板を用いた半
導体装置を図面を参照しつつ詳細に説明する。
導体装置を図面を参照しつつ詳細に説明する。
【００１９】まず、厚さ１．０mmのガラス補強エポキシ
板に１８μｍ厚さの銅板を貼り合わせることによって構
成されるプリントボード用エポキシ板（１７０×１００
mm）を用意し、この銅箔面にホトエッチング法によりリ
ードパターンを形成する。
板に１８μｍ厚さの銅板を貼り合わせることによって構
成されるプリントボード用エポキシ板（１７０×１００
mm）を用意し、この銅箔面にホトエッチング法によりリ
ードパターンを形成する。
【００２０】次に、加熱拡散により下地の銅が後で施さ
れるめっき層表面に浮上することを防ぐため、リードパ
ターンの表面に下地層として厚さ０．５μｍのＮｉめっ
きを施し、更に表面層として厚さ０．１μｍのＡｕめっ
きを施した表面実装用基板を作成する。
れるめっき層表面に浮上することを防ぐため、リードパ
ターンの表面に下地層として厚さ０．５μｍのＮｉめっ
きを施し、更に表面層として厚さ０．１μｍのＡｕめっ
きを施した表面実装用基板を作成する。
【００２１】このＡｕめっきを施した直後の表面実装用
基板を試料Ａとし、更に部品の搭載を行う前に表面エー
ジング処理を施した試料ＢおよびＣを用意した。試料Ｂ
は９５％ＲＨ９０℃の高温高湿で２４時間保管した表面
実装用基板であり、試料Ｃは１５０℃の高温大気中で１
００時間保管した表面実装用基板である。
基板を試料Ａとし、更に部品の搭載を行う前に表面エー
ジング処理を施した試料ＢおよびＣを用意した。試料Ｂ
は９５％ＲＨ９０℃の高温高湿で２４時間保管した表面
実装用基板であり、試料Ｃは１５０℃の高温大気中で１
００時間保管した表面実装用基板である。
【００２２】一方、Ａｕめっきを表面層とする表面実装
用基板との比較を行うために、厚さ１０μｍのＳｎ６０
重量％−Ｐｂの共晶半田めっき表面層を設けた表面実装
用基板を作成し、Ａｕめっき表面実装用基板と同様にめ
っき直後の試料Ａ、表面エージング処理を施した試料Ｂ
およびＣを比較例として用意した。
用基板との比較を行うために、厚さ１０μｍのＳｎ６０
重量％−Ｐｂの共晶半田めっき表面層を設けた表面実装
用基板を作成し、Ａｕめっき表面実装用基板と同様にめ
っき直後の試料Ａ、表面エージング処理を施した試料Ｂ
およびＣを比較例として用意した。
【００２３】次に、前述の実施例および比較例にそれぞ
れ電子部品を搭載した。搭載される電子部品は２種類の
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）および
ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）
であり、ＱＦＰはアウターリードにＳｎ９０重量％−Ｐ
ｂめっきを、ＴＣＰはアウターリードにＳｎめっきを施
している。
れ電子部品を搭載した。搭載される電子部品は２種類の
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）および
ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）
であり、ＱＦＰはアウターリードにＳｎ９０重量％−Ｐ
ｂめっきを、ＴＣＰはアウターリードにＳｎめっきを施
している。
【００２４】図１は、表面実装用基板への電子部品の搭
載状況を示し、表面にＡｕめっき２Ａを有するリードパ
ターン２が形成された表面実装用基板１にＳｎ９０重量
％−Ｐｂめっきされた端子９を有するＱＦＰ３およびＳ
ｎめっきされた端子１０を有するＴＣＰ４を位置合わせ
した後、加熱されたヒートツールによって圧着接合す
る。この表面実装用基板１の配線ピッチ、配線幅、そし
てＱＦＰ３およびＴＣＰ４の端子数、めっきの種類、お
よびめっき厚を表１に示す。図１において基板１に設け
られるめっき用の配線は図示されていない。
載状況を示し、表面にＡｕめっき２Ａを有するリードパ
ターン２が形成された表面実装用基板１にＳｎ９０重量
％−Ｐｂめっきされた端子９を有するＱＦＰ３およびＳ
ｎめっきされた端子１０を有するＴＣＰ４を位置合わせ
した後、加熱されたヒートツールによって圧着接合す
る。この表面実装用基板１の配線ピッチ、配線幅、そし
てＱＦＰ３およびＴＣＰ４の端子数、めっきの種類、お
よびめっき厚を表１に示す。図１において基板１に設け
られるめっき用の配線は図示されていない。
【表１】
【００２５】これらの接合はすべてヒートツールを用い
た。接合を短時間で完了させるために電子部品のアウタ
ーリードと表面実装用基板のリードパターンとの位置合
わせ後に３５０〜４００℃に加熱した加熱ツールを当接
する。当接する圧力、時間は電子部品の種類により変え
る。
た。接合を短時間で完了させるために電子部品のアウタ
ーリードと表面実装用基板のリードパターンとの位置合
わせ後に３５０〜４００℃に加熱した加熱ツールを当接
する。当接する圧力、時間は電子部品の種類により変え
る。
【００２６】ＴＣＰはアウターリードが厚さ３５μｍの
銅箔で作成されていることから熱伝導が速やかであり、
押さえ付け圧力を小さくでき、時間も短くて済む。これ
に対してＱＦＰのリードフレームは厚さ０．１５mmの銅
合金よりなるため、ＴＣＰより押さえ付け圧力は高く、
時間は長くする必要がある。
銅箔で作成されていることから熱伝導が速やかであり、
押さえ付け圧力を小さくでき、時間も短くて済む。これ
に対してＱＦＰのリードフレームは厚さ０．１５mmの銅
合金よりなるため、ＴＣＰより押さえ付け圧力は高く、
時間は長くする必要がある。
【００２７】実施例および比較例に対して行ったＱＦＰ
およびＴＣＰの実装結果を接合条件とともに表２に示
す。全ピンについて良好な接合性を得られたものを○で
示し、めっき面の表面酸化による半田の接合剥がれによ
り全ピンについて不良な接合性を生じたものを×で示し
ている。
およびＴＣＰの実装結果を接合条件とともに表２に示
す。全ピンについて良好な接合性を得られたものを○で
示し、めっき面の表面酸化による半田の接合剥がれによ
り全ピンについて不良な接合性を生じたものを×で示し
ている。
【表２】
【００２８】実装の結果、リードパターンの表面にＡｕ
めっきを有する実施例は良好な接合性を有し、エージン
グ処理後も変わらずに良好な接合強度を得ていることが
わかる。一方、リードパターンの表面に半田めっきを有
する比較例はめっき直後は良好であるが、エージングに
よって半田の接合割れが多発し、めっき面の深さ方向に
も酸化が進展していることを示している。
めっきを有する実施例は良好な接合性を有し、エージン
グ処理後も変わらずに良好な接合強度を得ていることが
わかる。一方、リードパターンの表面に半田めっきを有
する比較例はめっき直後は良好であるが、エージングに
よって半田の接合割れが多発し、めっき面の深さ方向に
も酸化が進展していることを示している。
【００２９】このリードパターンの表面のＡｕめっき
と、ＱＦＰおよびＴＣＰのアウターリードに施されため
っき部の錫とが共晶合金を形成する過程を以下に説明す
る。
と、ＱＦＰおよびＴＣＰのアウターリードに施されため
っき部の錫とが共晶合金を形成する過程を以下に説明す
る。
【００３０】図２はＡｕ−Ｓｎ系の平衡状態図を示し、
Ｓｎの融点は２３２℃であり、このＳｎの中のＡｕの濃
度が増すに伴って基本的に融点は上昇する。しかし、Ａ
ｕの濃度が約１０％未満の領域、例えば、Ａｕの濃度が
７％の点に第１共晶点（融点２１７℃）があって融点が
低下する。
Ｓｎの融点は２３２℃であり、このＳｎの中のＡｕの濃
度が増すに伴って基本的に融点は上昇する。しかし、Ａ
ｕの濃度が約１０％未満の領域、例えば、Ａｕの濃度が
７％の点に第１共晶点（融点２１７℃）があって融点が
低下する。
【００３１】このことにより１０％未満の領域において
は比較的低温の接合が可能となる。現在、基板の材質は
ガラスエポキシ、ガラスポリイミド等の有機材料が多用
されており、より低温の接合が好ましい。
は比較的低温の接合が可能となる。現在、基板の材質は
ガラスエポキシ、ガラスポリイミド等の有機材料が多用
されており、より低温の接合が好ましい。
【００３２】また、第２共晶点はＡｕの濃度が７０％の
点にあって、一般に通常の共晶接合法に用いられる組成
として知られているが、この点は融点が２７０℃と高い
ことから低温接合が不可能であり、また、Ａｕの量が多
くなりめっき基板が高価となる。
点にあって、一般に通常の共晶接合法に用いられる組成
として知られているが、この点は融点が２７０℃と高い
ことから低温接合が不可能であり、また、Ａｕの量が多
くなりめっき基板が高価となる。
【００３３】
【実施例２】実施例１において、Ａｕめっきの厚さを
０．０１μｍとした。部品搭載の結果、実施例１と同様
に良好な接合が可能であったが、高温エージングのみに
おいて若干の接合不良が起こった。
０．０１μｍとした。部品搭載の結果、実施例１と同様
に良好な接合が可能であったが、高温エージングのみに
おいて若干の接合不良が起こった。
【００３４】
【実施例３】実施例１において、Ａｕめっきの厚さを
０．５μｍとした。部品搭載の結果は実施例１と同様良
好であった。
０．５μｍとした。部品搭載の結果は実施例１と同様良
好であった。
【００３５】このように、リードパターンの表面にＡｕ
めっきを施すことにより、半導体装置の小型化に伴って
リードパターンが微細化されてもめっき面に割れを生じ
ることなく、電子部品との良好な接合性が得られ、接合
後の強度低下を防ぐことが可能になる。更にリードパタ
ーンが酸化に対して安定し、優れた耐性を有するので輸
送時や保管時の扱いを簡便にすることができる。
めっきを施すことにより、半導体装置の小型化に伴って
リードパターンが微細化されてもめっき面に割れを生じ
ることなく、電子部品との良好な接合性が得られ、接合
後の強度低下を防ぐことが可能になる。更にリードパタ
ーンが酸化に対して安定し、優れた耐性を有するので輸
送時や保管時の扱いを簡便にすることができる。
【００３６】他方、電子部品側は通常形状が小さいこと
と吸湿による性能、信頼性低下等を理由に窒素ガス梱
包、真空包装等が行われているので、これらのめっき面
の劣化は抑制されている。
と吸湿による性能、信頼性低下等を理由に窒素ガス梱
包、真空包装等が行われているので、これらのめっき面
の劣化は抑制されている。
【００３７】
【発明の効果】以上説明した通り、本発明の表面実装用
基板を用いた半導体装置によると、基板のリードパター
ンの表面に厚さ０．０１〜０．５μｍの金めっき層を有
するようにすると共に、この表面実装用基板と接合され
る端子部に厚さ１．０〜１０．０μｍの錫めっきを有す
るＬＳＩ、トランジスタ、コンデンサおよび抵抗器等の
電子部品を金の含有量が０．１〜１０重量％である金錫
共晶接合部により接合したため、低温による短時間接合
が可能になる。また、酸化に対する高い耐性を有し、接
合部の強度低下を生じない高い信頼性を備えた半導体装
置を提供することができる。また、接合部にＰｂを使用
しないため、電子機器の組立時および廃却時に環境を汚
染したり、人体に悪影響を及ぼすことを未然に防止する
ことができる。
基板を用いた半導体装置によると、基板のリードパター
ンの表面に厚さ０．０１〜０．５μｍの金めっき層を有
するようにすると共に、この表面実装用基板と接合され
る端子部に厚さ１．０〜１０．０μｍの錫めっきを有す
るＬＳＩ、トランジスタ、コンデンサおよび抵抗器等の
電子部品を金の含有量が０．１〜１０重量％である金錫
共晶接合部により接合したため、低温による短時間接合
が可能になる。また、酸化に対する高い耐性を有し、接
合部の強度低下を生じない高い信頼性を備えた半導体装
置を提供することができる。また、接合部にＰｂを使用
しないため、電子機器の組立時および廃却時に環境を汚
染したり、人体に悪影響を及ぼすことを未然に防止する
ことができる。
【００３８】
【図１】本発明に係る半導体装置の表面実装用基板への
電子部品の搭載を示す説明図である。
電子部品の搭載を示す説明図である。
【図２】Ａｕ−Ｓｎ系の平衡状態図である。
【図３】従来の半導体装置を示す断面図である。
【図４】従来の半導体装置を示す断面図である。
１ 基板 ２ リードパターン ２Ａ Ａｕめっき ３ ＱＦＰ ４ ＴＣＰ ５ 半田ペースト ６ 電子部品 ７ 端子 ８ 半田めっき膜 ９ 端子 １０ 端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 参木 貞彦 茨城県土浦市木田余町3550番地 日立電 線株式会社 システムマテリアル研究所 内 (56)参考文献 特開 昭47−20666（ＪＰ，Ａ) 特開 昭63−249666（ＪＰ，Ａ) 特開 昭57−143836（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H05K 3/34 501 H05K 3/24
Claims (1)
- 【請求項１】板状の絶縁性材料に銅箔を接着し、フォト
エッチングによってリードパターンを形成した後に前記
リードパターンの表面に厚さ０．０１〜０．５μｍの金
めっき層を有する表面実装用基板と、 前記表面実装用基板に搭載され、前記リードパターンに
接合される端子部に厚さ１．０〜１０．０μｍの錫めっ
きを有するＬＳＩ、トランジスタ、コンデンサおよび抵
抗器等の電子部品とを有し、 前記リードパターンと前記端子部とが金の含有量が０．
１〜１０重量％である金錫共晶接合部により接合される
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252239A JP2809298B2 (ja) | 1993-09-14 | 1993-09-14 | 表面実装用基板を用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252239A JP2809298B2 (ja) | 1993-09-14 | 1993-09-14 | 表面実装用基板を用いた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786730A JPH0786730A (ja) | 1995-03-31 |
| JP2809298B2 true JP2809298B2 (ja) | 1998-10-08 |
Family
ID=17234453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252239A Expired - Fee Related JP2809298B2 (ja) | 1993-09-14 | 1993-09-14 | 表面実装用基板を用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809298B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4661050B2 (ja) * | 2004-01-06 | 2011-03-30 | エプソントヨコム株式会社 | 圧電発振器 |
| KR102588790B1 (ko) * | 2016-02-04 | 2023-10-13 | 삼성전기주식회사 | 음향파 필터 장치, 음향파 필터 장치 제조용 패키지 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143836A (en) * | 1981-02-27 | 1982-09-06 | Citizen Watch Co Ltd | Mounting of ic |
| JPS63249666A (ja) * | 1987-04-06 | 1988-10-17 | Hitachi Ltd | サ−マルヘツド |
-
1993
- 1993-09-14 JP JP5252239A patent/JP2809298B2/ja not_active Expired - Fee Related
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| JPH0786730A (ja) | 1995-03-31 |
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