JP2800785B2 - 微細配線実装基板およびその製造方法 - Google Patents
微細配線実装基板およびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
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- C23C18/1851—Pretreatment of the material to be coated of surfaces of non-metallic or semiconducting in organic material
- C23C18/1855—Pretreatment of the material to be coated of surfaces of non-metallic or semiconducting in organic material by mechanical pretreatment, e.g. grinding, sanding
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
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Description
【０００１】
【発明の属する技術分野】本発明は、微細配線を有する
半導体実装用基板の構造およびその製造方法に関し、特
に従来不可能であった微細配線を有する実装基板を低コ
ストで製造する方法に関するものである。
半導体実装用基板の構造およびその製造方法に関し、特
に従来不可能であった微細配線を有する実装基板を低コ
ストで製造する方法に関するものである。
【０００２】
【従来の技術】近年、半導体実装用基板は、ＣＳＰ（チ
ップサイズパッケージ）等の要求も高くなり、より配線
の微細化，高密度化が求められている。また、低コスト
化も求められている。
ップサイズパッケージ）等の要求も高くなり、より配線
の微細化，高密度化が求められている。また、低コスト
化も求められている。
【０００３】従来、半導体実装用基板は、セラミックス
基板，ガラスセラミック基板あるいはプリント配線板が
用いられている。セラミックス基板およびガラスセラミ
ック基板は、一般的に厚膜でメタライズを形成するのが
一般的であり、量産性に優れているという長所があっ
た。
基板，ガラスセラミック基板あるいはプリント配線板が
用いられている。セラミックス基板およびガラスセラミ
ック基板は、一般的に厚膜でメタライズを形成するのが
一般的であり、量産性に優れているという長所があっ
た。
【０００４】しかし、厚膜メタライズは、スクリーン印
刷で形成するために微細化に問題があった。セラミック
ス多層配線基板およびガラスセラミック多層配線基板に
ついても、グリーンシートにペーストを厚膜印刷して形
成している点で同様の問題があった。図９は配線部を示
す断面図であり、図９において、従来は基板１上の厚膜
メタライズ１１の配線幅ｗと配線ピッチｐの最小値は、
それぞれ５０μｍ，１００μｍ程度が限界であった。
刷で形成するために微細化に問題があった。セラミック
ス多層配線基板およびガラスセラミック多層配線基板に
ついても、グリーンシートにペーストを厚膜印刷して形
成している点で同様の問題があった。図９は配線部を示
す断面図であり、図９において、従来は基板１上の厚膜
メタライズ１１の配線幅ｗと配線ピッチｐの最小値は、
それぞれ５０μｍ，１００μｍ程度が限界であった。
【０００５】これは、ペーストをスクリーンの編み目か
ら吐出させ、基板に転写するという方法によるためであ
る。さらには印刷法によるため、平坦な導体が得られな
いという問題もあった。微細化の限界による欠点は、基
板の面積が大きくなってしまうということばかりでな
く、多層配線基板の場合、１層内での配線密度に限界が
あるため、層数も大きくなってしまい層数低下によるコ
スト低減もできないことがあげられる。
ら吐出させ、基板に転写するという方法によるためであ
る。さらには印刷法によるため、平坦な導体が得られな
いという問題もあった。微細化の限界による欠点は、基
板の面積が大きくなってしまうということばかりでな
く、多層配線基板の場合、１層内での配線密度に限界が
あるため、層数も大きくなってしまい層数低下によるコ
スト低減もできないことがあげられる。
【０００６】そのため、さらに微細な配線を形成しよう
とする場合は、薄膜法によりメタライズの形成が行われ
ている。薄膜法によるメタライズの形成は、プリント配
線板，ビルドアップ基板にも用いられている。図１０
に、薄膜法により形成した配線部の断面図を示す。薄膜
法を用いた場合、厚膜法に比べて微細で平坦な配線が形
成でき、薄膜メタライズ１２の配線幅ｗ，配線ピッチｐ
は、基板１の種類によって異なるが、形成できる最小の
ものでそれぞれ１０μｍ，２０μｍに到達している。
とする場合は、薄膜法によりメタライズの形成が行われ
ている。薄膜法によるメタライズの形成は、プリント配
線板，ビルドアップ基板にも用いられている。図１０
に、薄膜法により形成した配線部の断面図を示す。薄膜
法を用いた場合、厚膜法に比べて微細で平坦な配線が形
成でき、薄膜メタライズ１２の配線幅ｗ，配線ピッチｐ
は、基板１の種類によって異なるが、形成できる最小の
ものでそれぞれ１０μｍ，２０μｍに到達している。
【０００７】しかし、図１１の薄膜法によるメタライズ
形成のフローチャートの一例に示したように工程が多く
なり、量産性の低下とコスト増大の問題があった。多層
配線プリント基板についても、銅張り積層板をフォトリ
ソグラフィーを用いてエッチングして製造しているため
に、同様の問題があった。
形成のフローチャートの一例に示したように工程が多く
なり、量産性の低下とコスト増大の問題があった。多層
配線プリント基板についても、銅張り積層板をフォトリ
ソグラフィーを用いてエッチングして製造しているため
に、同様の問題があった。
【０００８】低コストで配線用メタライズが形成できる
厚膜法によるセラミックパッケージのインナーリードの
製造方法として、特開平４−８３３９２号公報に焼成前
の導体印刷部をレーザーによるスクライバによりカット
する製造方法が報告されている。この方法によれば、平
坦な導体が形成できるが、導体の幅とピッチは、それぞ
れ８０〜１６０μｍ，１２０〜２００μｍであり、薄膜
法を用いたものには及ばなかった。
厚膜法によるセラミックパッケージのインナーリードの
製造方法として、特開平４−８３３９２号公報に焼成前
の導体印刷部をレーザーによるスクライバによりカット
する製造方法が報告されている。この方法によれば、平
坦な導体が形成できるが、導体の幅とピッチは、それぞ
れ８０〜１６０μｍ，１２０〜２００μｍであり、薄膜
法を用いたものには及ばなかった。
【０００９】
【発明が解決しようとする課題】以上説明したように従
来の半導体実装基板の配線形成方法では、低コスト化と
配線の微細化が両立しないことが判明している。すなわ
ち、従来の厚膜法によれば、量産性に優れ、低コストで
あるが、微細配線の形成では問題があり、工程が多くな
り、低コスト化が困難であるという問題があった。
来の半導体実装基板の配線形成方法では、低コスト化と
配線の微細化が両立しないことが判明している。すなわ
ち、従来の厚膜法によれば、量産性に優れ、低コストで
あるが、微細配線の形成では問題があり、工程が多くな
り、低コスト化が困難であるという問題があった。
【００１０】したがって、本発明の目的は、低コストで
微細な配線を有した半導体実装用基板およびその製造方
法を提供することにある。
微細な配線を有した半導体実装用基板およびその製造方
法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る微細配線実装基板は、微細配線を有す
る微細配線実装基板であって、微細配線は、半導体実装
用基板に形成したきずの部分に無電解めっきによりメタ
ライズを形成したものである。
め、本発明に係る微細配線実装基板は、微細配線を有す
る微細配線実装基板であって、微細配線は、半導体実装
用基板に形成したきずの部分に無電解めっきによりメタ
ライズを形成したものである。
【００１２】また基板を多層化した微細配線実装基板で
あって、基板は、微細配線を有し、基板に形成したきず
の部分に無電解めっきによりメタライズを形成したもの
である。
あって、基板は、微細配線を有し、基板に形成したきず
の部分に無電解めっきによりメタライズを形成したもの
である。
【００１３】また基板を多層化した微細配線実装基板で
あって、表層の基板は、微細配線を有し、該微細配線
は、表層の基板のみに形成したきずの部分に無電解めっ
きによりメタライズを形成したものである。
あって、表層の基板は、微細配線を有し、該微細配線
は、表層の基板のみに形成したきずの部分に無電解めっ
きによりメタライズを形成したものである。
【００１４】また前記微細配線は、微細なリード又はパ
ッドを含むものである。
ッドを含むものである。
【００１５】また本発明に係る微細配線実装基板の製造
方法は、スクライブ工程と、無電解めっき工程とを有す
る微細配線実装基板の製造方法であって、スクライブ工
程は、基板にきずをスクライブにより形成する処理であ
り、無電解めっき工程は、基板のきずの部分に無電解め
っきによりメタライズを形成する処理である
方法は、スクライブ工程と、無電解めっき工程とを有す
る微細配線実装基板の製造方法であって、スクライブ工
程は、基板にきずをスクライブにより形成する処理であ
り、無電解めっき工程は、基板のきずの部分に無電解め
っきによりメタライズを形成する処理である
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１７】図１は、本発明の一実施形態に係る微細配
線実装基板を示す断面図である。
線実装基板を示す断面図である。
【００１８】図１において、本発明に係る微細配線基板
は、基板１の表面に配線幅ｗの範囲でスクライブにより
きず２を付け、スクライブにより形成したきず２上に無
電解めっきメタライズ層３による微細配線を設けたもの
である。無電解めっきメタライズ層３による微細配線
は、その配線幅ｗおよび配線ピッチｐがそれぞれ１０〜
１００μｍ，２０μｍ以上、つまり最小でそれぞれ１０
μｍ，２０μｍほどである。
は、基板１の表面に配線幅ｗの範囲でスクライブにより
きず２を付け、スクライブにより形成したきず２上に無
電解めっきメタライズ層３による微細配線を設けたもの
である。無電解めっきメタライズ層３による微細配線
は、その配線幅ｗおよび配線ピッチｐがそれぞれ１０〜
１００μｍ，２０μｍ以上、つまり最小でそれぞれ１０
μｍ，２０μｍほどである。
【００１９】また基板１としては、セラミックス基板，
ガラスセラミック基板，ガラス基板，厚膜多層基板，プ
リント基板，ビルドアップ基板等が好適に用いられる
が、これらのものに限定されるものではない。
ガラスセラミック基板，ガラス基板，厚膜多層基板，プ
リント基板，ビルドアップ基板等が好適に用いられる
が、これらのものに限定されるものではない。
【００２０】図２，図３，図４は、配線部を拡大した断
面図である。図２は、無電解めっきメタライズが１層，
図３は２層，図３は３層の場合である。図１の場合、無
電解めっきメタライズ層３として低抵抗めっき層４を用
い、そのめっき層４としてはＣｕ，Ａｕ，Ａｇ等を用い
ている。
面図である。図２は、無電解めっきメタライズが１層，
図３は２層，図３は３層の場合である。図１の場合、無
電解めっきメタライズ層３として低抵抗めっき層４を用
い、そのめっき層４としてはＣｕ，Ａｕ，Ａｇ等を用い
ている。
【００２１】図２の場合、無電解めっきメタライズ層３
としては、低抵抗めっき層４と接着めっき層５の２層を
用いており、接着めっき層５としてはＮｉ，Ｐｄ，Ｃｕ
等を用いている。また図３の場合、無電解めっきメタラ
イズ層３としては、低抵抗めっき層４とバリアめっき層
６を用いており、バリアめっき層６としては、Ｎｉ，Ｒ
ｕ，Ｒｈ等を用いている。ただし、これらに限定される
ものではない、
としては、低抵抗めっき層４と接着めっき層５の２層を
用いており、接着めっき層５としてはＮｉ，Ｐｄ，Ｃｕ
等を用いている。また図３の場合、無電解めっきメタラ
イズ層３としては、低抵抗めっき層４とバリアめっき層
６を用いており、バリアめっき層６としては、Ｎｉ，Ｒ
ｕ，Ｒｈ等を用いている。ただし、これらに限定される
ものではない、
【００２２】また、無電解めっきメタライズ層３をなす
めっき層の層数については、コストの観点から図２に示
した１層が好適であり、低抵抗めっき層４が接着の機能
も兼ねるが、用途によって２層以上が用いられ、層数も
図示のものには限定されないものである。
めっき層の層数については、コストの観点から図２に示
した１層が好適であり、低抵抗めっき層４が接着の機能
も兼ねるが、用途によって２層以上が用いられ、層数も
図示のものには限定されないものである。
【００２３】図５は、本発明の一実施形態に係る微細配
線実装基板の製造方法のフローチャートを示す図であ
る。すなわち、図６，図７に示すようにそれぞれ超音波
振動を与えたダイアモンド圧子７或いはレーザー光８に
より基板１にきずを形成する。
線実装基板の製造方法のフローチャートを示す図であ
る。すなわち、図６，図７に示すようにそれぞれ超音波
振動を与えたダイアモンド圧子７或いはレーザー光８に
より基板１にきずを形成する。
【００２４】次に図６において、基板１のきず２上に無
電解めっきによりメタライズ層３を形成することによ
り、微細配線を設ける。
電解めっきによりメタライズ層３を形成することによ
り、微細配線を設ける。
【００２５】以上のように本発明の製造工程は、従来の
薄膜メタライズ製造工程に比べて短いことが明らかであ
る。スクライブにより基板１にきず２を形成する方法に
ついても上記の２種類が好適に用いられるが、これらに
限定されるものではない。
薄膜メタライズ製造工程に比べて短いことが明らかであ
る。スクライブにより基板１にきず２を形成する方法に
ついても上記の２種類が好適に用いられるが、これらに
限定されるものではない。
【００２６】スクライブによるきず２は、形成する配線
のデータをあらかじめ入力し、制御できる装置を使用す
ることにより所望のパターンに形成することができる。
のデータをあらかじめ入力し、制御できる装置を使用す
ることにより所望のパターンに形成することができる。
【００２７】また、無電解めっき工程は、Ｐｄ触媒によ
る活性化後のＣｕ無電解めっきが好適に用いられるが、
前述したように無電解めっきメタライズの種類について
は限定されるものではない。
る活性化後のＣｕ無電解めっきが好適に用いられるが、
前述したように無電解めっきメタライズの種類について
は限定されるものではない。
【００２８】また、従来用いられていた銅張り積層板の
替えて、本発明による微細配線基板を用いてプリプレグ
等を介して積層，スルーホール形成，スルーホール内め
っきすることにより、多層の微細配線基板も製造するこ
とができた。また、厚膜多層基板の各層の配線製造に本
発明の技術を使用することによっても、多層の微細多層
配線を有する実装基板が製造できる。ビルドアップ基板
についても同様に製造できる。
替えて、本発明による微細配線基板を用いてプリプレグ
等を介して積層，スルーホール形成，スルーホール内め
っきすることにより、多層の微細配線基板も製造するこ
とができた。また、厚膜多層基板の各層の配線製造に本
発明の技術を使用することによっても、多層の微細多層
配線を有する実装基板が製造できる。ビルドアップ基板
についても同様に製造できる。
【００２９】また、図８に示したような従来の方法で製
造した多層配線実装基板の表層のみに本発明の技術を使
用して微細なリード１０あるいはパッドを含む微細配線
を形成することも可能であり、従来不可能であった微細
ピッチの接続用として使用することができる。この多層
配線実装基板についても限定されるものでなく、広範な
基板に適用できる。
造した多層配線実装基板の表層のみに本発明の技術を使
用して微細なリード１０あるいはパッドを含む微細配線
を形成することも可能であり、従来不可能であった微細
ピッチの接続用として使用することができる。この多層
配線実装基板についても限定されるものでなく、広範な
基板に適用できる。
【００３０】
【実施例】次に本発明の実施例について図面と表を参照
して説明する。
して説明する。
【００３１】（実施例１）基板１としてアルミナセラミ
ックス基板を用い、ダイアモンド圧子７を用いて１０μ
ｍの幅でスクライプによるきず２を基板１上に、種々の
ピッチで形成し、その後、脱脂洗浄，塩化パラジウムと
塩化第一スズの混合塩酸水溶液に基板１を浸漬した後、
硫酸洗浄して活性化し、無電解銅めっき液に浸漬して微
細配線基板を製造した。
ックス基板を用い、ダイアモンド圧子７を用いて１０μ
ｍの幅でスクライプによるきず２を基板１上に、種々の
ピッチで形成し、その後、脱脂洗浄，塩化パラジウムと
塩化第一スズの混合塩酸水溶液に基板１を浸漬した後、
硫酸洗浄して活性化し、無電解銅めっき液に浸漬して微
細配線基板を製造した。
【００３２】結果は、微細配線の配線幅ｗ，形成できた
最小配線ピッチｐを表１にまとめて示した。厚膜印刷法
では不可能な微小ピッチの配線を従来の薄膜法よりも少
ない工程で短時間で形成することができた。
最小配線ピッチｐを表１にまとめて示した。厚膜印刷法
では不可能な微小ピッチの配線を従来の薄膜法よりも少
ない工程で短時間で形成することができた。
【００３３】（実施例２）基板１としてガラスセラミッ
ク基板を用い、実施例１と同様の方法により微細配線基
板を製造した。結果は表１に示した。
ク基板を用い、実施例１と同様の方法により微細配線基
板を製造した。結果は表１に示した。
【００３４】（実施例３）基板１としてガラス基板を用
い、実施例１と同様の方法により微細配線基板を製造し
た。結果は表１に示した。
い、実施例１と同様の方法により微細配線基板を製造し
た。結果は表１に示した。
【００３５】（実施例４）基板１としてプリント基板用
材料のＦＲ−４樹脂を用い、実施例１と同様の方法によ
り微細配線基板を製造した。結果は表１に示した。
材料のＦＲ−４樹脂を用い、実施例１と同様の方法によ
り微細配線基板を製造した。結果は表１に示した。
【００３６】（実施例５）実施例４と同様に製造した微
細配線を有する樹脂基板を従来の多層プリント配線基板
と同様の工程によりプリプレグを介して積層，スルーホ
ール形成，スルーホール内めっきすることにより多層の
微細配線基板を製造した。従来の多層プリント配線板に
比較して少ない工程で短時間で従来の多層プリント配線
板よりも微細配線を有する基板を製造できた。基板間の
配線接続性は良好であった。
細配線を有する樹脂基板を従来の多層プリント配線基板
と同様の工程によりプリプレグを介して積層，スルーホ
ール形成，スルーホール内めっきすることにより多層の
微細配線基板を製造した。従来の多層プリント配線板に
比較して少ない工程で短時間で従来の多層プリント配線
板よりも微細配線を有する基板を製造できた。基板間の
配線接続性は良好であった。
【００３７】（実施例６）基板１として内部にＷ（タン
グステン）多層配線を有し、表層には直径２５０μｍの
ビア９のみが存在するアルミナセラミックス多層配線基
板を用い、実施例１と同様の方法によりビア９に接続し
た微細配線基板を製造した。この配線部製造に際して、
ビアとの接続部のスクライブは、ビアの中心まで行っ
た。製造できた最小ピッチｐは、表１にまとめた。形成
した微細配線１０と基板のビア９との接続性は、良好で
あった。
グステン）多層配線を有し、表層には直径２５０μｍの
ビア９のみが存在するアルミナセラミックス多層配線基
板を用い、実施例１と同様の方法によりビア９に接続し
た微細配線基板を製造した。この配線部製造に際して、
ビアとの接続部のスクライブは、ビアの中心まで行っ
た。製造できた最小ピッチｐは、表１にまとめた。形成
した微細配線１０と基板のビア９との接続性は、良好で
あった。
【００３８】（実施例７）基板１として内部にＡｇＰｄ
多層配線を有し、表層には直径２００μｍのビア９のみ
が存在するアルミナセラミックス多層配線基板を用い、
実施例６と同様の方法によりビア９に接続した微細配線
基板を製造した。製造できた最小ピッチｐは、表１にま
とめた。形成した微細配線と基板のビアとの接続性は、
良好であった。
多層配線を有し、表層には直径２００μｍのビア９のみ
が存在するアルミナセラミックス多層配線基板を用い、
実施例６と同様の方法によりビア９に接続した微細配線
基板を製造した。製造できた最小ピッチｐは、表１にま
とめた。形成した微細配線と基板のビアとの接続性は、
良好であった。
【００３９】（実施例８）基板１としてＣｕ多層配線プ
リント配線基板を用い、実施例１と同様の方法により微
細配線基板を製造した。ただし、この配線部製造に際し
てスルーホールとの接続部のスクライブは、スルーホー
ルの端部につながるように行った。製造できた最小ピッ
チｐは、表１にまとめた。形成した微細配線と基板のビ
アとの接続性は、良好であった。
リント配線基板を用い、実施例１と同様の方法により微
細配線基板を製造した。ただし、この配線部製造に際し
てスルーホールとの接続部のスクライブは、スルーホー
ルの端部につながるように行った。製造できた最小ピッ
チｐは、表１にまとめた。形成した微細配線と基板のビ
アとの接続性は、良好であった。
【００４０】（実施例９）基板１としてＣｕ配線ビルド
アップ基板を用い、実施例８と同様の方法により微細配
線基板を製造した。製造できた最小ピッチｐは、表１に
まとめた。形成した微細配線と基板のビアとの接続性
は、良好であった。
アップ基板を用い、実施例８と同様の方法により微細配
線基板を製造した。製造できた最小ピッチｐは、表１に
まとめた。形成した微細配線と基板のビアとの接続性
は、良好であった。
【００４１】（実施例１０）基板１としてＡｇＰｄ配線
厚膜多層基板を用い、実施例７と同様の方法により微細
配線基板を製造した。形成した微細配線と基板のビア９
との接続性は、良好であった。
厚膜多層基板を用い、実施例７と同様の方法により微細
配線基板を製造した。形成した微細配線と基板のビア９
との接続性は、良好であった。
【００４２】（比較例１）基板１としてアルミナセラミ
ックス基板を用い、Ｗペーストをスクリーン印刷後、焼
成して種々の配線幅ｗ，ピッチｐのＷ配線を形成した。
結果は表１に示した。
ックス基板を用い、Ｗペーストをスクリーン印刷後、焼
成して種々の配線幅ｗ，ピッチｐのＷ配線を形成した。
結果は表１に示した。
【００４３】（比較例２）基板１としてガラスセラミッ
ク基板を用い、Ａｇ−Ｐｄ系合金ペーストをスクリーン
印刷後、焼成して種々の配線幅ｗ，ピッチｐのＡｇ−Ｐ
ｄ系合金配線を形成した。結果は表１に示した。
ク基板を用い、Ａｇ−Ｐｄ系合金ペーストをスクリーン
印刷後、焼成して種々の配線幅ｗ，ピッチｐのＡｇ−Ｐ
ｄ系合金配線を形成した。結果は表１に示した。
【００４４】（比較例３）プリント基板用の銅張りＦＲ
−４樹脂積層板を用い、通常のプリント板製造工程であ
るレジスト塗布，露光，現像，エッチングの工程により
種々の配線幅ｗ，ピッチｐのＣｕ配線を形成した。結果
は表１に示した。
−４樹脂積層板を用い、通常のプリント板製造工程であ
るレジスト塗布，露光，現像，エッチングの工程により
種々の配線幅ｗ，ピッチｐのＣｕ配線を形成した。結果
は表１に示した。
【００４５】（比較例４）プリント基板用ＦＲ−４樹脂
材料にＣｒ，Ｐｄの順でスパッタリングにより薄膜を形
成し、レジスト塗布，露光，現像，電解Ｃｕめっき，エ
ッチングの工程により種々の配線幅ｗ，ピッチｐのＣｕ
配線を形成した。結果は表１に示した。
材料にＣｒ，Ｐｄの順でスパッタリングにより薄膜を形
成し、レジスト塗布，露光，現像，電解Ｃｕめっき，エ
ッチングの工程により種々の配線幅ｗ，ピッチｐのＣｕ
配線を形成した。結果は表１に示した。
【００４６】
【表１】
【００４７】
【発明の効果】以上説明したように本発明によれば、低
コストで高密度な半導体実装基板を提供することがで
き、種々の装置の高密度化，小型化を実現できる。
コストで高密度な半導体実装基板を提供することがで
き、種々の装置の高密度化，小型化を実現できる。
【００４８】また従来の厚膜配線技術と比較すると、配
線の微細化が大幅に改善されており、基板の小型化やチ
ップとの微細接続パッドの形成を容易に行うことができ
る。その理由は、従来の厚膜技術では、導体ペーストを
スクリーン印刷で行っているためペーストの印刷限界に
より制限されていたが、本発明の形成方法では、スクリ
ーン等を介さずにダイアモンド圧子やレーザー光等によ
り直接きずを基板に形成し、その部分に無電解めっき層
を形成することを特徴としているためである。
線の微細化が大幅に改善されており、基板の小型化やチ
ップとの微細接続パッドの形成を容易に行うことができ
る。その理由は、従来の厚膜技術では、導体ペーストを
スクリーン印刷で行っているためペーストの印刷限界に
より制限されていたが、本発明の形成方法では、スクリ
ーン等を介さずにダイアモンド圧子やレーザー光等によ
り直接きずを基板に形成し、その部分に無電解めっき層
を形成することを特徴としているためである。
【００４９】また従来の薄膜配線技術と比較すると、工
程時間が大幅に低減されており、低コスト化を実現する
ことができる。その理由は、スパッタリング工程やフォ
トリソグラフィー工程を含まずにきずを基板に直接形成
し、その部分に無電解めっき層を形成するという簡単な
工程により行っているためである。
程時間が大幅に低減されており、低コスト化を実現する
ことができる。その理由は、スパッタリング工程やフォ
トリソグラフィー工程を含まずにきずを基板に直接形成
し、その部分に無電解めっき層を形成するという簡単な
工程により行っているためである。
【図１】本発明の実施形態に係る微細配線実装基板を示
す断面図である。
す断面図である。
【図２】本発明の実施形態に係る微細配線部を示す断面
図である。
図である。
【図３】本発明の実施形態に係る微細配線部を示す断面
図である。
図である。
【図４】本発明の実施形態に係る微細配線部を示す断面
図である。
図である。
【図５】本発明の実施形態に係る微細配線実装基板の製
造方法を示すプロセスフロー図である。
造方法を示すプロセスフロー図である。
【図６】本発明の実施形態に係る微細配線実装基板の製
造方法を説明する図である。
造方法を説明する図である。
【図７】本発明の実施形態に係る微細配線実装基板の製
造方法を説明する図である。
造方法を説明する図である。
【図８】本発明の実施形態に係る微細配線実装基板の一
例を説明する図である。
例を説明する図である。
【図９】従来の厚膜配線実装基板を示す断面図である。
【図１０】従来の薄膜配線実装基板を示す断面図であ
る。
る。
【図１１】従来の薄膜配線形成の一例を示すプロセスフ
ロー図である。
ロー図である。
１ 基板 ２ スクライブによるきず ３ 無電解めっきメタライズ層 ４ 低抵抗めっき層 ５ 接着めっき層 ６ バリアめっき層 ７ 超音波振動ダイアモンド圧子 ８ レーザー光 ９ ビア １０ 微細配線リード １１ 厚膜メタライズ １２ 薄膜メタライズ ｗ 配線幅 ｐ 配線ピッチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H05K 3/18 H05K 3/00 H05K 3/46
Claims (5)
- 【請求項１】 微細配線を有する微細配線実装基板であ
って、 微細配線は、半導体実装用基板に形成したきずの部分に
無電解めっきによりメタライズを形成したものであるこ
とを特徴とする微細配線実装基板。 - 【請求項２】 基板を多層化した微細配線実装基板であ
って、 基板は、微細配線を有し、該微細配線は、基板に形成し
たきずの部分に無電解めっきによりメタライズを形成し
たものであることを特徴とする微細配線実装基板。 - 【請求項３】 基板を多層化した微細配線実装基板であ
って、 表層の基板は、微細配線を有し、微細配線は、表層の基
板のみに形成したきず部分に無電解めっきによりメタラ
イズを形成したものであることを特徴とする微細配線実
装基板。 - 【請求項４】 前記微細配線は、微細なリード又はパッ
ドを含むものであることを特徴とする請求項１，２又は
３に記載の微細配線実装基板。 - 【請求項５】 スクライブ工程と、無電解めっき工程と
を有する微細配線実装基板の製造方法であって、 スクライブ工程は、基板にきずをスクライブにより形成
する処理であり、 無電解めっき工程は、基板のきずの部分に無電解めっき
によりメタライズを形成する処理であることを特徴とす
る微細配線実装基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156881A JP2800785B2 (ja) | 1996-06-18 | 1996-06-18 | 微細配線実装基板およびその製造方法 |
| EP97108814A EP0814504A3 (en) | 1996-06-18 | 1997-06-02 | Semiconductor mounting substrate having micronized wire and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156881A JP2800785B2 (ja) | 1996-06-18 | 1996-06-18 | 微細配線実装基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH104253A JPH104253A (ja) | 1998-01-06 |
| JP2800785B2 true JP2800785B2 (ja) | 1998-09-21 |
Family
ID=15637439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8156881A Expired - Fee Related JP2800785B2 (ja) | 1996-06-18 | 1996-06-18 | 微細配線実装基板およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0814504A3 (ja) |
| JP (1) | JP2800785B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010232438A (ja) * | 2009-03-27 | 2010-10-14 | Kyocera Corp | 配線基板およびプローブカード用基板 |
| KR101213958B1 (ko) * | 2012-10-12 | 2012-12-20 | 주식회사 엘티에스 | 레이저를 이용한 내장형 안테나 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4976069A (ja) * | 1972-11-27 | 1974-07-23 | ||
| JPS55141786A (en) * | 1979-04-20 | 1980-11-05 | Hitachi Ltd | Method of forming infinitesimal pattern |
| US5334488A (en) * | 1985-08-02 | 1994-08-02 | Shipley Company Inc. | Method for manufacture of multilayer circuit board |
| JPS62218580A (ja) * | 1986-03-18 | 1987-09-25 | Toshiba Corp | レ−ザを用いた選択的めつき方法 |
| JPH02190474A (ja) * | 1989-01-11 | 1990-07-26 | Internatl Business Mach Corp <Ibm> | 金属化のための基板の処理方法 |
| EP0501095A1 (fr) * | 1991-03-01 | 1992-09-02 | Lucien Diégo Laude | Procédé de métallisation de surfaces diélectriques contenant un métal |
-
1996
- 1996-06-18 JP JP8156881A patent/JP2800785B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-02 EP EP97108814A patent/EP0814504A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0814504A3 (en) | 1998-05-27 |
| JPH104253A (ja) | 1998-01-06 |
| EP0814504A2 (en) | 1997-12-29 |
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