JP2798453B2 - サンプリングされたアナログ電気信号処理用回路装置 - Google Patents
サンプリングされたアナログ電気信号処理用回路装置Info
- Publication number
- JP2798453B2 JP2798453B2 JP1320373A JP32037389A JP2798453B2 JP 2798453 B2 JP2798453 B2 JP 2798453B2 JP 1320373 A JP1320373 A JP 1320373A JP 32037389 A JP32037389 A JP 32037389A JP 2798453 B2 JP2798453 B2 JP 2798453B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- transistor
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/028—Current mode circuits, e.g. switched current memories
Landscapes
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はサンプリングされたアナログ電気信号処理用
回路装置に関するもので、各サンプルは電流の形態であ
り、該回路装置は所定の比率で現在のサンプル期間の入
力サンプル電流を１回又はそれ以上前のサンプル期間の
１個又は複数の入力サンプル電流から得られた電流と結
合させる手段及び連続するサンプル期間中に前記結合手
段により発生した結合された電流として又はその電流か
ら処理された出力信号を得る手段を具えている。
回路装置に関するもので、各サンプルは電流の形態であ
り、該回路装置は所定の比率で現在のサンプル期間の入
力サンプル電流を１回又はそれ以上前のサンプル期間の
１個又は複数の入力サンプル電流から得られた電流と結
合させる手段及び連続するサンプル期間中に前記結合手
段により発生した結合された電流として又はその電流か
ら処理された出力信号を得る手段を具えている。
（従来の技術） そのような回路装置はEP−Ａ−308008に開示されてお
り、そのような種類の回路装置は切換え電流回路（swit
ched current circuit）と称されてきた。切換え電流回
路はアナログ信号処理のために普通の切換えコンデンサ
回路（switched capacitor circuit）の代わりに用いる
ことができる。電流ミラー（current mirror）と電流運
搬機回路（current conveyor circuit）との両方あるい
はいずれか一方をそのような回路装置に電流スケーリン
グ回路として使用でき、適当な電流比率を作り出すこと
により回路機能を定義するために用いられるアルゴリズ
ムに使用された係数を供給できる。これらの比率が整数
の場合は、単位トランジスタを複数個使用することによ
り、信頼でき且つ比較的正確に達成できる。然し乍ら一
般に係数及び従って電流比率は必ずしも整数ではない。
明らかに、電流ミラー又は電流運搬機回路を得るために
用いられるトランジスタの定数、例えばMOS（酸化金属
半導体）トランジスタのチャネル幅／長さ比率は、所望
の非整数比率を有するように選択できる。然し乍ら、こ
の解答が適用された場合には、活性又は有効チャネル幅
に誤差を生じ、従って係数の限定に誤差を生じる多数の
“縁効果”（edge effect）が存在する。そのような縁
効果の例は不正確なマスク寸法又は不正確にエッチング
された窓を含む。これらの誤差の影響はより大きいトラ
ンジスタを用いることにより減少できるが、これではチ
ップ面積を浪費する。
り、そのような種類の回路装置は切換え電流回路（swit
ched current circuit）と称されてきた。切換え電流回
路はアナログ信号処理のために普通の切換えコンデンサ
回路（switched capacitor circuit）の代わりに用いる
ことができる。電流ミラー（current mirror）と電流運
搬機回路（current conveyor circuit）との両方あるい
はいずれか一方をそのような回路装置に電流スケーリン
グ回路として使用でき、適当な電流比率を作り出すこと
により回路機能を定義するために用いられるアルゴリズ
ムに使用された係数を供給できる。これらの比率が整数
の場合は、単位トランジスタを複数個使用することによ
り、信頼でき且つ比較的正確に達成できる。然し乍ら一
般に係数及び従って電流比率は必ずしも整数ではない。
明らかに、電流ミラー又は電流運搬機回路を得るために
用いられるトランジスタの定数、例えばMOS（酸化金属
半導体）トランジスタのチャネル幅／長さ比率は、所望
の非整数比率を有するように選択できる。然し乍ら、こ
の解答が適用された場合には、活性又は有効チャネル幅
に誤差を生じ、従って係数の限定に誤差を生じる多数の
“縁効果”（edge effect）が存在する。そのような縁
効果の例は不正確なマスク寸法又は不正確にエッチング
された窓を含む。これらの誤差の影響はより大きいトラ
ンジスタを用いることにより減少できるが、これではチ
ップ面積を浪費する。
電流運搬機回路は非常に異なったインピーダンス水準
で２つの門の間を電流が運搬される回路である。電流運
搬機はx,y及びｚで表され得る３つの門を有する３門回
路網である。その端子特性は３つの対応する入力端子に
よって３つの門の出力を与える混合マトリックスによっ
て表現できる。
で２つの門の間を電流が運搬される回路である。電流運
搬機はx,y及びｚで表され得る３つの門を有する３門回
路網である。その端子特性は３つの対応する入力端子に
よって３つの門の出力を与える混合マトリックスによっ
て表現できる。
第１世代電流運搬機（CC1）については、この関係式
は である。
は である。
第２世代電流運搬機（CC2）については、この関係式
は である。
は である。
電流運搬機とそれらの実行とに関係する別の情報はIE
EE Circuits and Systems Magazineの1981年Vol.3,No.
1,の10〜14頁とそこに示された参考文献とに発表され
た、Umesh Kumar氏による、“Current Conveyors:A Rev
iew of the State of Art"の表題の論文を参照すること
によって得ることができる。その刊行物で論じられたよ
うに、門ｘとｚとの間の伝達特性は入力端子ｘで事実上
の短絡回路を有する電流制御された電流源の伝達特性で
ある。門ｚでの出力インピーダンスはカスコーティング
（cascoding）のような、従って入力インピーダンスと
出力インピーダンスとの間に大きい差異を与えるような
技術により、非常に高くすることができる。非常に低い
（事実上の短絡回路）入力インピーダンスは、電流運搬
機への入力端子が合計結節点を形成する場合にもっと正
確な電流合計を可能にする。
EE Circuits and Systems Magazineの1981年Vol.3,No.
1,の10〜14頁とそこに示された参考文献とに発表され
た、Umesh Kumar氏による、“Current Conveyors:A Rev
iew of the State of Art"の表題の論文を参照すること
によって得ることができる。その刊行物で論じられたよ
うに、門ｘとｚとの間の伝達特性は入力端子ｘで事実上
の短絡回路を有する電流制御された電流源の伝達特性で
ある。門ｚでの出力インピーダンスはカスコーティング
（cascoding）のような、従って入力インピーダンスと
出力インピーダンスとの間に大きい差異を与えるような
技術により、非常に高くすることができる。非常に低い
（事実上の短絡回路）入力インピーダンスは、電流運搬
機への入力端子が合計結節点を形成する場合にもっと正
確な電流合計を可能にする。
（発明が解決しようとする課題） 電流ミラーと電流運搬機回路との両方あるいはいずれ
か一方を形成するトランジスタ中の縁効果によって生じ
る不正確さを低減する、電流ミラーと電流運搬機回路と
の両方あるいはいずれか一方のようなスケーリング回路
を与えることによって、切換え電流回路内にアルゴリズ
ム係数を供給する正確な電流比率ができるようにするこ
とが本発明の目的である。
か一方を形成するトランジスタ中の縁効果によって生じ
る不正確さを低減する、電流ミラーと電流運搬機回路と
の両方あるいはいずれか一方のようなスケーリング回路
を与えることによって、切換え電流回路内にアルゴリズ
ム係数を供給する正確な電流比率ができるようにするこ
とが本発明の目的である。
（課題を解決するための手段） 本発明は、サンプリングされたアナログ電気信号処理
用回路装置を提供し、各サンプルは電流の形態であり、
該回路装置は所定の比率で現在のサンプル期間の入力サ
ンプル電流を１回又はそれ以上前のサンプル期間の１個
又は複数の入力サンプル電流から得られた電流と結合す
る手段及び連続するサンプル期間中に前記結合手段によ
り発生した結合された電流として又はその電流から処理
された出力信号を得る手段を具えており、そこでこの回
路装置は更に、スケーリングされるべき電流を受け取る
第１分枝と受け取った電流に比例する第１及び第２補助
出力電流を発生する第２及び第３分枝とを具える電流を
スケーリングする手段と、第１及び第２補助出力電流の
間の差を形成する手段、及び前記電流スケーリング手段
の出力端子へ前記差電流を供給する手段とを具える。
用回路装置を提供し、各サンプルは電流の形態であり、
該回路装置は所定の比率で現在のサンプル期間の入力サ
ンプル電流を１回又はそれ以上前のサンプル期間の１個
又は複数の入力サンプル電流から得られた電流と結合す
る手段及び連続するサンプル期間中に前記結合手段によ
り発生した結合された電流として又はその電流から処理
された出力信号を得る手段を具えており、そこでこの回
路装置は更に、スケーリングされるべき電流を受け取る
第１分枝と受け取った電流に比例する第１及び第２補助
出力電流を発生する第２及び第３分枝とを具える電流を
スケーリングする手段と、第１及び第２補助出力電流の
間の差を形成する手段、及び前記電流スケーリング手段
の出力端子へ前記差電流を供給する手段とを具える。
スケーリング回路へ印加された入力電流と、第１及び
第２分枝中の電流比率の間の差としてスケーリング回路
により発生される出力電流との間の電流比率を形成する
ことによって、不正確さを生じる組織的な影響は相殺さ
れ得る。従って出力電流に対する入力電流の比率の一層
正確な限定が達成できる。
第２分枝中の電流比率の間の差としてスケーリング回路
により発生される出力電流との間の電流比率を形成する
ことによって、不正確さを生じる組織的な影響は相殺さ
れ得る。従って出力電流に対する入力電流の比率の一層
正確な限定が達成できる。
電流スケーリング回路は、ダイオード接続された第１
電界効果トランジスタにより形成された入力分枝と、第
２電界効果トランジスタで形成された第１出力分枝、及
び第３電界効果トランジスタにより形成された第２出力
分枝とを具えた電流ミラー回路と、第１及び第２出力分
枝の電流の間の差を形成する手段、及び電流ミラー回路
の出力端子へ前記差電流を供給する手段とを具えてい
る。
電界効果トランジスタにより形成された入力分枝と、第
２電界効果トランジスタで形成された第１出力分枝、及
び第３電界効果トランジスタにより形成された第２出力
分枝とを具えた電流ミラー回路と、第１及び第２出力分
枝の電流の間の差を形成する手段、及び電流ミラー回路
の出力端子へ前記差電流を供給する手段とを具えてい
る。
電流比率は２つの出力分枝の電流比率の間の差によっ
て定義され、２つの電流の間の差を取ることによって
“縁効果”は相殺される。従って一層正確な電流比率の
限定が達成でき、所定の精度のためにトランジスタに対
して一層小さい寸法を用いることができる。
て定義され、２つの電流の間の差を取ることによって
“縁効果”は相殺される。従って一層正確な電流比率の
限定が達成でき、所定の精度のためにトランジスタに対
して一層小さい寸法を用いることができる。
差を形成する手段は、出力分枝の一方で発生した電流
を反転する手段及びこの反転された電流と他方の分枝か
らの電流とが印加される合計する接合点を具えている。
反転回路は、第1,第２及び第３トランジスタと反対の導
電型のトランジスタで形成された別の電流ミラー回路を
具えており、前記出力分枝の一方の出力がこの別の電流
ミラー回路の入力端子へ供給され、この別の電流ミラー
回路の出力端子が前記合計する接合点へ結合される。CM
OS（相補酸化金属半導体）工程がこの回路を実施するた
めに用いられる場合には、これが便利な構造である。
を反転する手段及びこの反転された電流と他方の分枝か
らの電流とが印加される合計する接合点を具えている。
反転回路は、第1,第２及び第３トランジスタと反対の導
電型のトランジスタで形成された別の電流ミラー回路を
具えており、前記出力分枝の一方の出力がこの別の電流
ミラー回路の入力端子へ供給され、この別の電流ミラー
回路の出力端子が前記合計する接合点へ結合される。CM
OS（相補酸化金属半導体）工程がこの回路を実施するた
めに用いられる場合には、これが便利な構造である。
代わりに、電流スケーリング回路は、入力分枝へ接続
されたｘ入力端子と、基準電位へ接続されたｙ入力端子
と、第１及び第２補助出力分枝とを有する電流運搬機回
路と、この第１及び第２補助出力分枝中の電流の間の差
を形成する手段、及び電流運搬機回路のｚ出力端子へ前
記差電流を供給する手段とを具えることができる。
されたｘ入力端子と、基準電位へ接続されたｙ入力端子
と、第１及び第２補助出力分枝とを有する電流運搬機回
路と、この第１及び第２補助出力分枝中の電流の間の差
を形成する手段、及び電流運搬機回路のｚ出力端子へ前
記差電流を供給する手段とを具えることができる。
電流運搬機回路としてスケーリング回路を形成する
と、この電流運搬機回路の非常に低い入力インピーダン
スによって、その入力端子における電流の一層正確な合
計ができるようになる。電流運搬機回路の種々の態様を
使用できるが、以下に第９図に関して述べた態様が唯一
の実施例である。特に、出願人が同時出願中の英国特許
出願No.8903705.5に開示した電流運搬機は、第９図に開
示した方法で改装できる。
と、この電流運搬機回路の非常に低い入力インピーダン
スによって、その入力端子における電流の一層正確な合
計ができるようになる。電流運搬機回路の種々の態様を
使用できるが、以下に第９図に関して述べた態様が唯一
の実施例である。特に、出願人が同時出願中の英国特許
出願No.8903705.5に開示した電流運搬機は、第９図に開
示した方法で改装できる。
電流スケーリング手段は入力分枝を補助出力分枝から
定期的に絶縁する手段と、補助出力分枝が入力分枝から
絶縁された場合に補助出力分枝中の電流を維持する手段
とを具えることができる。
定期的に絶縁する手段と、補助出力分枝が入力分枝から
絶縁された場合に補助出力分枝中の電流を維持する手段
とを具えることができる。
これで電流を記憶し且つスケーリングすることの両方
に使用できる記憶素子の構成が可能となる。
に使用できる記憶素子の構成が可能となる。
前記の絶縁手段はクロック信号によって制御されるス
イッチを具えることができ、維持手段はコンデンサを具
えることができる。コンデンサが酸化ゲート又は拡散コ
ンデンサとして実現された場合には、記憶素子はディジ
タルVLSI（巨大集積回路）用に設計された標準CMOS工程
を用いて構成することができ、従って単一チップ上にデ
ィジタル及びアナログの信号処理回路の集積が可能とな
る。
イッチを具えることができ、維持手段はコンデンサを具
えることができる。コンデンサが酸化ゲート又は拡散コ
ンデンサとして実現された場合には、記憶素子はディジ
タルVLSI（巨大集積回路）用に設計された標準CMOS工程
を用いて構成することができ、従って単一チップ上にデ
ィジタル及びアナログの信号処理回路の集積が可能とな
る。
電流スケーリング手段は、双方向入力電流からスケー
リングされた双方向出力電流を発生するように配設で
き、その電流スケーリング手段は、単一方向電流を発生
するためにバイアス電流を双方向入力電流に加える手段
と、単一方向電流をスケーリングする手段、及び出力双
方向電流を発生するために適当にスケーリングされたバ
アイス電流をスケーリングされた単一方向電流から減じ
る手段とを具える。
リングされた双方向出力電流を発生するように配設で
き、その電流スケーリング手段は、単一方向電流を発生
するためにバイアス電流を双方向入力電流に加える手段
と、単一方向電流をスケーリングする手段、及び出力双
方向電流を発生するために適当にスケーリングされたバ
アイス電流をスケーリングされた単一方向電流から減じ
る手段とを具える。
電流スケーリング手段はスケーリングされた差動出力
電流を発生するために、差動入力電流をスケーリングす
るように配設できる。これによって、処理されるべき差
動の形態での信号電流が共通モード混信及び偶数高周波
歪を低減させることを可能にする。
電流を発生するために、差動入力電流をスケーリングす
るように配設できる。これによって、処理されるべき差
動の形態での信号電流が共通モード混信及び偶数高周波
歪を低減させることを可能にする。
この回路装置は、単一方向電流を発生させるためにバ
イアス電流を双方向入力電流に加える手段を具えた双方
向入力電流を記憶するように配設された電流記憶回路
と、単一方向電流を記憶する手段、及び双方向出力電流
を発生するためにバイアス電流を記憶された単一方向電
流から減じる手段とを含み得る。電流記憶回路は差動入
力電流を記憶するために配設され得る。
イアス電流を双方向入力電流に加える手段を具えた双方
向入力電流を記憶するように配設された電流記憶回路
と、単一方向電流を記憶する手段、及び双方向出力電流
を発生するためにバイアス電流を記憶された単一方向電
流から減じる手段とを含み得る。電流記憶回路は差動入
力電流を記憶するために配設され得る。
これが電流ミラー又は電流運搬機回路の入力ダイオー
ドを逆バイアスすることなしに双方向入力電流信号を取
り扱えるようにし、双方向信号を受け入れ且つ発生する
機能的なスケーリング，記憶装置，積分器又は微分器モ
ジュールの準備を可能にする。それらが集積回路基板上
に物理的に密接して製作できるので、すべてのバイアス
電流がバイアス源の一層密接な整合を可能にする回路モ
ジュールへ部分的に発生できる。
ドを逆バイアスすることなしに双方向入力電流信号を取
り扱えるようにし、双方向信号を受け入れ且つ発生する
機能的なスケーリング，記憶装置，積分器又は微分器モ
ジュールの準備を可能にする。それらが集積回路基板上
に物理的に密接して製作できるので、すべてのバイアス
電流がバイアス源の一層密接な整合を可能にする回路モ
ジュールへ部分的に発生できる。
（実施例） 以下、本発明の各態様を添付の図面を参照しつつ、例
を用いて説明する。
を用いて説明する。
第１図は、サンプリングされたアナログ電流の態様で
入力信号を受け取る入力端子４とサンプリングされたア
ナログ信号の形態で出力信号が発生する出力端子５とを
具える、本発明による回路装置の一実施例を示す。この
入力端子４はスケーリング回路６の入力端子と電流記憶
回路７の入力端子とへ接続される。電流記憶回路７の出
力端子は、別のスケーリング回路８を介して結合回路９
の第１入力端子へ接続され、一方スケーリング回路６の
出力端子は結合回路９の第２入力端子へ接続される。結
合回路９の出力端子はこの回路装置の出力端子５へ接続
される。電流記憶回路７は１サンプリング期間中その出
力端子に、前のサンプリング期間中にその入力端子へ印
加された電流に依存する電流を発生するように配設され
る。結合回路９は電流合計結節点を具え得る。
入力信号を受け取る入力端子４とサンプリングされたア
ナログ信号の形態で出力信号が発生する出力端子５とを
具える、本発明による回路装置の一実施例を示す。この
入力端子４はスケーリング回路６の入力端子と電流記憶
回路７の入力端子とへ接続される。電流記憶回路７の出
力端子は、別のスケーリング回路８を介して結合回路９
の第１入力端子へ接続され、一方スケーリング回路６の
出力端子は結合回路９の第２入力端子へ接続される。結
合回路９の出力端子はこの回路装置の出力端子５へ接続
される。電流記憶回路７は１サンプリング期間中その出
力端子に、前のサンプリング期間中にその入力端子へ印
加された電流に依存する電流を発生するように配設され
る。結合回路９は電流合計結節点を具え得る。
サンプリングされた電流が入力端子４へ供給された場
合、現在のサンプリング期間中に印加された、スケーリ
ング回路６の構造に依存する係数によってスケーリング
された電流が、前のサンプリング期間中に印加された、
スケーリング回路８の構造に依存する係数によってスケ
ーリングされた電流へ、出力端子５で出力電流を発生す
る結合回路９内で加えられる。少なくともスケーリング
回路の一方はスケーリングされるべき電流を受け取る第
１分枝と、それぞれ受け取った電流に比例する第１及び
第２補助出力電流を発生する第２及び第３分枝と、第１
及び第２補助出力電流の間の差を形成する手段、及びこ
の差電流をスケーリング回路出力端子へ供給する手段と
を具える。スケーリング回路は、非平衡終端（single e
nded）又は微分形式のいずれででも単一方向又は双方向
電流のいずれでもスケーリングでき、また必要ならば電
流記憶回路と全体的に形成される種々の形態で構成でき
る。代表的な解説例を本明細書の第２〜９図に示す。
合、現在のサンプリング期間中に印加された、スケーリ
ング回路６の構造に依存する係数によってスケーリング
された電流が、前のサンプリング期間中に印加された、
スケーリング回路８の構造に依存する係数によってスケ
ーリングされた電流へ、出力端子５で出力電流を発生す
る結合回路９内で加えられる。少なくともスケーリング
回路の一方はスケーリングされるべき電流を受け取る第
１分枝と、それぞれ受け取った電流に比例する第１及び
第２補助出力電流を発生する第２及び第３分枝と、第１
及び第２補助出力電流の間の差を形成する手段、及びこ
の差電流をスケーリング回路出力端子へ供給する手段と
を具える。スケーリング回路は、非平衡終端（single e
nded）又は微分形式のいずれででも単一方向又は双方向
電流のいずれでもスケーリングでき、また必要ならば電
流記憶回路と全体的に形成される種々の形態で構成でき
る。代表的な解説例を本明細書の第２〜９図に示す。
第１図は本回路装置の多くの可能性のうちの単に一つ
を示すに過ぎないことは注意されるべきである。例え
ば、結合回路９の出力端子は出力端子５を付加的に接続
されたスケーリング回路８の出力端子と共に出力端子５
の代わりに電流記憶回路７の入力端子へ供給してもよ
い。その上に、一個以上の記憶手段と結合手段との両方
又はいずれか一方を有し、また種々の帰還ループを有す
る、もっと複雑な装置を構成してもよい。
を示すに過ぎないことは注意されるべきである。例え
ば、結合回路９の出力端子は出力端子５を付加的に接続
されたスケーリング回路８の出力端子と共に出力端子５
の代わりに電流記憶回路７の入力端子へ供給してもよ
い。その上に、一個以上の記憶手段と結合手段との両方
又はいずれか一方を有し、また種々の帰還ループを有す
る、もっと複雑な装置を構成してもよい。
第２図はｐチャネル電界効果トランジスタT1のドレイ
ン電極へ接続された入力端子を有する、本発明による電
流ミラー回路を示す。トランジスタT1のドレイン電極は
そのゲート電極へ接続されると共に、別の２個のｐチャ
ネル電界効果トランジスタT2及びT3のゲート電極へも接
続される。トランジスタT1,T2及びT3のソース電極は共
通にされる。トランジスタT2のドレイン電極は差異形成
回路２の第１入力端子へ接続され、一方トランジスタT3
のドレイン電極は差異形成回路２の第２入力端子へ接続
される。差異形成回路２の出力端子はこの電流ミラー回
路の出力端子３へ接続される。トランジスタT1のゲート
幅／長さとT2のゲート幅／長さとの比率は1:A1に選ば
れ、トランジスタT1のゲート幅／長さとT3のゲート幅／
長さとの比率は1:A2に選ばれる。その結果、電流ｉが入
力端子１へ印加された場合、トランジスタT2のドレイン
電極で発生する電流はA1・ｉと等しくなり、トランジス
タT3の出力端子で発生する電流はA2・ｉと等しくなる。
従って、出力端子３で発生する出力電流は（A1−A2）・
ｉとなる。
ン電極へ接続された入力端子を有する、本発明による電
流ミラー回路を示す。トランジスタT1のドレイン電極は
そのゲート電極へ接続されると共に、別の２個のｐチャ
ネル電界効果トランジスタT2及びT3のゲート電極へも接
続される。トランジスタT1,T2及びT3のソース電極は共
通にされる。トランジスタT2のドレイン電極は差異形成
回路２の第１入力端子へ接続され、一方トランジスタT3
のドレイン電極は差異形成回路２の第２入力端子へ接続
される。差異形成回路２の出力端子はこの電流ミラー回
路の出力端子３へ接続される。トランジスタT1のゲート
幅／長さとT2のゲート幅／長さとの比率は1:A1に選ば
れ、トランジスタT1のゲート幅／長さとT3のゲート幅／
長さとの比率は1:A2に選ばれる。その結果、電流ｉが入
力端子１へ印加された場合、トランジスタT2のドレイン
電極で発生する電流はA1・ｉと等しくなり、トランジス
タT3の出力端子で発生する電流はA2・ｉと等しくなる。
従って、出力端子３で発生する出力電流は（A1−A2）・
ｉとなる。
特定機能のアルゴリズムに用いられる係数を限定する
ために、特開平１−102798号公報に開示したように、電
流ミラー回路を切換え電流回路に用いることができる。
これらの係数は実際には、ダイオード接続された入力ト
ランジスタと電流ミラー回路を形成する出力トランジス
タとのチャネル幅の比率によって限定される。この比率
が整数である場合は単位トランジスタを複数個用いて簡
単に実行できる。然し乍ら、一般にアルゴリズムは非整
数である係数を生じることもあり、その時はトランジス
タの幅を必要な非整数比率を達成するように選択しなけ
ればならない。例えば、値0.12の係数が必要な場合に
は、100μｍのチャネル幅を有するダイオード接続され
たトランジスタ及び12μｍのチャネル幅を有する出力ト
ランジスタによって形成できる。然し乍ら、トランジス
タは活性又は有効幅に誤差を生じる“縁効果”を有す
る。これらの誤差は、例えば、不正確なマスク寸法又は
不正確にエッチングされた窓によって起こされる。これ
らの影響はトランジスタの有効幅の誤差として一括され
得る。与えられた数値例では、幅誤差が１μｍである場
合、トランジスタ幅の比は101:13となり、それは７％の
係数誤差を生じる。明らかにこの誤差は係数が小さくな
るに従って大きくなる。より大きい面積を有するトラン
ジスタを用いることによってそれは改善されるが、それ
ではチップ面積の浪費であり、単一チップ上に集積でき
る機能の複雑性を制限することになる。
ために、特開平１−102798号公報に開示したように、電
流ミラー回路を切換え電流回路に用いることができる。
これらの係数は実際には、ダイオード接続された入力ト
ランジスタと電流ミラー回路を形成する出力トランジス
タとのチャネル幅の比率によって限定される。この比率
が整数である場合は単位トランジスタを複数個用いて簡
単に実行できる。然し乍ら、一般にアルゴリズムは非整
数である係数を生じることもあり、その時はトランジス
タの幅を必要な非整数比率を達成するように選択しなけ
ればならない。例えば、値0.12の係数が必要な場合に
は、100μｍのチャネル幅を有するダイオード接続され
たトランジスタ及び12μｍのチャネル幅を有する出力ト
ランジスタによって形成できる。然し乍ら、トランジス
タは活性又は有効幅に誤差を生じる“縁効果”を有す
る。これらの誤差は、例えば、不正確なマスク寸法又は
不正確にエッチングされた窓によって起こされる。これ
らの影響はトランジスタの有効幅の誤差として一括され
得る。与えられた数値例では、幅誤差が１μｍである場
合、トランジスタ幅の比は101:13となり、それは７％の
係数誤差を生じる。明らかにこの誤差は係数が小さくな
るに従って大きくなる。より大きい面積を有するトラン
ジスタを用いることによってそれは改善されるが、それ
ではチップ面積の浪費であり、単一チップ上に集積でき
る機能の複雑性を制限することになる。
第２図に示した電流ミラー回路は入力電流の（A1−A
2）倍の出力電流を発生し、従って係数は（A1−A2）に
より定義される。さて、0.12の係数が必要であり且つ前
記のように100μｍの幅を有するダイオード接続された
トランジスタが与えられた場合には、トランジスタT2と
T3との幅は、それらの差が12μｍになるように、例えば
56μｍと44μｍを選択できる。この場合に、理想状態を
想定して寸法が正しい場合には、トランジスタT2のドレ
イン電極で発生する電流は0.56・ｉになり、トランジス
タT3のドレイン電極で発生する電流は0.44・ｉになる。
その結果、出力端子３での電流はこの時前述のごとく0.
12・ｉになる。
2）倍の出力電流を発生し、従って係数は（A1−A2）に
より定義される。さて、0.12の係数が必要であり且つ前
記のように100μｍの幅を有するダイオード接続された
トランジスタが与えられた場合には、トランジスタT2と
T3との幅は、それらの差が12μｍになるように、例えば
56μｍと44μｍを選択できる。この場合に、理想状態を
想定して寸法が正しい場合には、トランジスタT2のドレ
イン電極で発生する電流は0.56・ｉになり、トランジス
タT3のドレイン電極で発生する電流は0.44・ｉになる。
その結果、出力端子３での電流はこの時前述のごとく0.
12・ｉになる。
さて、実際の場合について“縁効果”がτw/wにより
定義されると、A1は となり、A2は となり、従って、 である。すなわち、誤差は１％である。この誤差はA1,A
2及びA1−A2の全ての値に対してτw/wのまである。明ら
かに、この誤差はより大きいトランジスタを用いること
によってなお一層減少できる。
定義されると、A1は となり、A2は となり、従って、 である。すなわち、誤差は１％である。この誤差はA1,A
2及びA1−A2の全ての値に対してτw/wのまである。明ら
かに、この誤差はより大きいトランジスタを用いること
によってなお一層減少できる。
第３図は本発明による回路装置に使用するためのスケ
ーリング手段を形成する電流ミラー回路の第２実施例を
示し、第３図において第２図の電流ミラー回路の構成要
素と対応する構成要素には同じ参照符号を付してある。
第３図に示した回路は第２図に示した回路と類似してお
り、差異形成回路２の実施例をもっと詳細に示した点の
みが異なる。第３図に示したように、トランジスタT2の
ドレイン電極はｎチャネル電界効果トランジスタT4のド
レイン電極へ接続される。トランジスタT4のドレイン電
極はそのゲート電極へも接続されると共に、ｎチャネル
電界効果トランジスタT5のゲート電極へも接続される。
トランジスタT4とT5とのソース電極は共通にされる。ト
ランジスタT3のドレイン電極は出力端子３とトランジス
タT5のドレイン電極とへ接続される。第２図に示した装
置と同様に、トランジスタT1,T2及びT3のチャネル幅／
長さの率はトランジスタT2のドレイン電極で発生する電
流が入力電流のA1倍であり、トランジスタT3のドレイン
電極で発生する電流が入力電流のA2倍であるように選ば
れる。トランジスタT4とT5とにより形成された電流ミラ
ー回路がその入力及び出力分枝の間で１の電流比率を有
するように配設される。
ーリング手段を形成する電流ミラー回路の第２実施例を
示し、第３図において第２図の電流ミラー回路の構成要
素と対応する構成要素には同じ参照符号を付してある。
第３図に示した回路は第２図に示した回路と類似してお
り、差異形成回路２の実施例をもっと詳細に示した点の
みが異なる。第３図に示したように、トランジスタT2の
ドレイン電極はｎチャネル電界効果トランジスタT4のド
レイン電極へ接続される。トランジスタT4のドレイン電
極はそのゲート電極へも接続されると共に、ｎチャネル
電界効果トランジスタT5のゲート電極へも接続される。
トランジスタT4とT5とのソース電極は共通にされる。ト
ランジスタT3のドレイン電極は出力端子３とトランジス
タT5のドレイン電極とへ接続される。第２図に示した装
置と同様に、トランジスタT1,T2及びT3のチャネル幅／
長さの率はトランジスタT2のドレイン電極で発生する電
流が入力電流のA1倍であり、トランジスタT3のドレイン
電極で発生する電流が入力電流のA2倍であるように選ば
れる。トランジスタT4とT5とにより形成された電流ミラ
ー回路がその入力及び出力分枝の間で１の電流比率を有
するように配設される。
動作中に、入力電流−ｉが入力端子１へ印加された場
合、電流A1・ｉがトランジスタT2のドレイン電極で発生
し、ダイオード接続されたトランジスタT4へ供給され
る。その結果、電流A1・ｉがトランジスタT5のドレイン
電極で発生する。入力電流−ｉはトランジスタT3のドレ
イン電極で発生するべき電流A2・ｉをも引き起こし、従
って電流ｉ（A2−A1）が出力端子３で発生する。これは
−（A1−A2）・ｉに等しい。これが正電流が入力端子へ
流れ込み出力端子の外へ流れるものとして定義されるこ
とを想定する。アナログ回路設計の技術に熟達した人に
は、適当な電力供給母線を有してトランジスタT1〜T3が
ｎチャネル装置であり、T4及びT5がｐチャネル装置であ
った場合には、入力電流ｉが入力端子へ印加された時に
（A1−A2）・ｉの出力電流が発生することは明らかであ
ろう。
合、電流A1・ｉがトランジスタT2のドレイン電極で発生
し、ダイオード接続されたトランジスタT4へ供給され
る。その結果、電流A1・ｉがトランジスタT5のドレイン
電極で発生する。入力電流−ｉはトランジスタT3のドレ
イン電極で発生するべき電流A2・ｉをも引き起こし、従
って電流ｉ（A2−A1）が出力端子３で発生する。これは
−（A1−A2）・ｉに等しい。これが正電流が入力端子へ
流れ込み出力端子の外へ流れるものとして定義されるこ
とを想定する。アナログ回路設計の技術に熟達した人に
は、適当な電力供給母線を有してトランジスタT1〜T3が
ｎチャネル装置であり、T4及びT5がｐチャネル装置であ
った場合には、入力電流ｉが入力端子へ印加された時に
（A1−A2）・ｉの出力電流が発生することは明らかであ
ろう。
電流ミラー回路が１の又は整数の利得で使用されたと
しても、電流ミラー回路はアナログ回路設計では有益な
回路要素である。然し乍ら、切換え電流回路を実行する
ために用いた場合には、実際には所定の回路機能を発生
するために用いられるアルゴリズムによって定義される
係数は非整数電流比率を必要とするので、非整数電流比
率を発生する能力が特に有益である。ここで開示した電
流ミラー回路は、説明の単純化と明確化のために最も簡
単な形で示してある。然し乍ら、もっと高級な動作が必
要な場合には、電源変性抵抗（source degeneration re
sistor）の使用，トランジスタのカスコード接続，及び
ダイナミック素子整合のような、種々の高級化技術を組
み込むことができる。
しても、電流ミラー回路はアナログ回路設計では有益な
回路要素である。然し乍ら、切換え電流回路を実行する
ために用いた場合には、実際には所定の回路機能を発生
するために用いられるアルゴリズムによって定義される
係数は非整数電流比率を必要とするので、非整数電流比
率を発生する能力が特に有益である。ここで開示した電
流ミラー回路は、説明の単純化と明確化のために最も簡
単な形で示してある。然し乍ら、もっと高級な動作が必
要な場合には、電源変性抵抗（source degeneration re
sistor）の使用，トランジスタのカスコード接続，及び
ダイナミック素子整合のような、種々の高級化技術を組
み込むことができる。
第４図は非整数利得を有する電流ミラー回路を組み込
んでいる切換え電流回路中に使用するための静的モジュ
ールを示す。第４図に示した静的モジュールは電流源11
とｎチャネル電界効果トランジスタT10のドレイン電極
との接合点へ接続された入力端子10を有する。電流源11
の他端は正の供給母線12へ接続され、一方トランジスタ
T10のソース電極は負の供給母線13へ接続される。トラ
ンジスタT10のドレイン電極はそのゲート電極へ接続さ
れると共に、ソース電極が負の供給母線13へ接続され且
つドレイン電極がｐチャネル電界効果トランジスタT12
のドレイン電極へ接続されたｎチャネル電界効果トラン
ジスタT11のゲート電極へ接続される。トランジスタT12
のドレイン電極はそのゲート電極と２個の別のｐチャネ
ル電界効果トランジスタT13及びT14のゲート電極とへ接
続される。トランジスタT12,T13及びT14のソース電極は
正の供給母線12へ接続される。トランジスタT13のドレ
イン電極は出力端子14と、ソース電極が負の供給母線13
へ接続されたｎチャネル電界効果トランジスタT15のド
レイン電極とへ接続される。ｎチャネル電界効果トラン
ジスタT16のドレイン電極がそのゲート電極と、トラン
ジスタT15のゲート電極と、及びトランジスタT14のドレ
イン電極とへ接続される。電流源15が正の供給母線12と
ｎチャネル電界効果トランジスタT17のドレイン電極と
の間へ接続される。トランジスタT17のドレイン電極は
そのゲート電極と、ドレイン電極が出力端子14へ接続さ
れたｎチャネル電界効果トランジスタT18のゲート電極
とへ接続される。トランジスタT16,T17及びT18のソース
電極が負の供給母線13へ接続される。
んでいる切換え電流回路中に使用するための静的モジュ
ールを示す。第４図に示した静的モジュールは電流源11
とｎチャネル電界効果トランジスタT10のドレイン電極
との接合点へ接続された入力端子10を有する。電流源11
の他端は正の供給母線12へ接続され、一方トランジスタ
T10のソース電極は負の供給母線13へ接続される。トラ
ンジスタT10のドレイン電極はそのゲート電極へ接続さ
れると共に、ソース電極が負の供給母線13へ接続され且
つドレイン電極がｐチャネル電界効果トランジスタT12
のドレイン電極へ接続されたｎチャネル電界効果トラン
ジスタT11のゲート電極へ接続される。トランジスタT12
のドレイン電極はそのゲート電極と２個の別のｐチャネ
ル電界効果トランジスタT13及びT14のゲート電極とへ接
続される。トランジスタT12,T13及びT14のソース電極は
正の供給母線12へ接続される。トランジスタT13のドレ
イン電極は出力端子14と、ソース電極が負の供給母線13
へ接続されたｎチャネル電界効果トランジスタT15のド
レイン電極とへ接続される。ｎチャネル電界効果トラン
ジスタT16のドレイン電極がそのゲート電極と、トラン
ジスタT15のゲート電極と、及びトランジスタT14のドレ
イン電極とへ接続される。電流源15が正の供給母線12と
ｎチャネル電界効果トランジスタT17のドレイン電極と
の間へ接続される。トランジスタT17のドレイン電極は
そのゲート電極と、ドレイン電極が出力端子14へ接続さ
れたｎチャネル電界効果トランジスタT18のゲート電極
とへ接続される。トランジスタT16,T17及びT18のソース
電極が負の供給母線13へ接続される。
トランジスタT10とT11,トランジスタT15とT16,及びト
ランジスタT17とT18は、それらが形成する対応する電流
ミラー回路がそれぞれ１の電流比率を有するように構成
され、一方トランジスタT12,T13及びT14は、トランジス
タT13のドレイン電流がトランジスタT12のドレイン電極
のA1倍であり、トランジスタT14のドレイン電極がトラ
ンジスタT12のドレイン電極のA2倍であるように構成さ
れ、すなわちトランジスタT12,T13及びT14のチャネル幅
／長さの比率が数列1:A1:A2に従うように選択される。
電流源11はバイアス電流ｊを発生するように配設され、
一方電流源15はバイアス電流（A1−A2）・ｊを発生する
ように配設される。
ランジスタT17とT18は、それらが形成する対応する電流
ミラー回路がそれぞれ１の電流比率を有するように構成
され、一方トランジスタT12,T13及びT14は、トランジス
タT13のドレイン電流がトランジスタT12のドレイン電極
のA1倍であり、トランジスタT14のドレイン電極がトラ
ンジスタT12のドレイン電極のA2倍であるように構成さ
れ、すなわちトランジスタT12,T13及びT14のチャネル幅
／長さの比率が数列1:A1:A2に従うように選択される。
電流源11はバイアス電流ｊを発生するように配設され、
一方電流源15はバイアス電流（A1−A2）・ｊを発生する
ように配設される。
動作中に、ダイオード接続されたトランジスタT10を
逆バイアスすることなく、−ｊまでの値を有し得る入力
電流ｉが入力端子10へ印加される。これがトランジスタ
T11のドレイン電極で発生すべき、従ってトランジスタT
12へ印加されるべき電流ｉ＋ｊを生じる。これでトラン
ジスタT13のドレイン電極でA1・（ｊ＋ｉ）の電流が発
生し、トランジスタT14のドレイン電極でA2・（ｊ＋
ｉ）の電流が発生するようになる。従って電流A2・（ｊ
・ｉ）がトランジスタT15のドレイン電極でも発生す
る。これに加えて、バイアス電流（A1−A2）・ｊがトラ
ンジスタT18のドレイン電極で発生する。その結果出力
端子14で出力電源A1（ｊ＋ｉ）−A2（ｊ＋ｉ）−（A1−
A2）ｊ＝（A1−A2）ｉが発生する。従ってこのスケーリ
ング回路は入力電流の必要な非整数倍である出力電流を
発生する。
逆バイアスすることなく、−ｊまでの値を有し得る入力
電流ｉが入力端子10へ印加される。これがトランジスタ
T11のドレイン電極で発生すべき、従ってトランジスタT
12へ印加されるべき電流ｉ＋ｊを生じる。これでトラン
ジスタT13のドレイン電極でA1・（ｊ＋ｉ）の電流が発
生し、トランジスタT14のドレイン電極でA2・（ｊ＋
ｉ）の電流が発生するようになる。従って電流A2・（ｊ
・ｉ）がトランジスタT15のドレイン電極でも発生す
る。これに加えて、バイアス電流（A1−A2）・ｊがトラ
ンジスタT18のドレイン電極で発生する。その結果出力
端子14で出力電源A1（ｊ＋ｉ）−A2（ｊ＋ｉ）−（A1−
A2）ｊ＝（A1−A2）ｉが発生する。従ってこのスケーリ
ング回路は入力電流の必要な非整数倍である出力電流を
発生する。
第５図はｎチャネル電界効果装置から形成された電流
ミラー回路のみが使用されている代わりの静的モジュー
ルを示す。第５図に示したモジュールは電流源21とｎチ
ャネル電界効果トランジスタT20のドレイン電極との接
合点へ接続された入力端子20を有する。電流源21の他端
は正の供給母線22へ接続され、一方トランジスタT20の
ソース電極は負の供給母線23へ接続される。トランジス
タT20のドレイン電極はそのゲート電極へ接続されると
共に、ソース電極が負の供給母線23へ接続されている２
個の別のｎチャネル電界効果トランジスタT21及びT22の
ゲート電極へ接続される。トランジスタT21及びT22のド
レイン電極はそれぞれ電流源24及び25を介して正の供給
母線22へ接続される。トランジスタT22のドレイン電極
は更に、ソース電極が負の供給母線23へ接続されている
ｎチャネル電界効果トランジスタT23のドレイン電極へ
接続される。トランジスタT23のドレイン電極はそのゲ
ート電極へ接続されると共に、ソース電極が負の供給母
線23へ接続されているｎチャネル電界効果トランジスタ
T24のゲート電極へ接続される。トランジスタT24のドレ
イン電極は電流源26を介して正の供給母線22へ接続され
る。トランジスタT24のドレイン電極は更にトランジス
タT21のドレイン電極へ接続されると共に、ソース電極
が負の供給母線23へ接続されている別のｎチャネル電界
効果トランジスタT25のドレイン電極へ接続される。ト
ランジスタT25のドレイン電極はそのゲート電極へ接続
されると共に、ソース電極が負の供給母線23へ接続され
ているｎチャネル電界効果トランジスタT26のゲート電
極へ接続される。トランジスタT26のドレイン電極は出
力端子27と、電流源28を介して正の供給母線22とへ接続
される。
ミラー回路のみが使用されている代わりの静的モジュー
ルを示す。第５図に示したモジュールは電流源21とｎチ
ャネル電界効果トランジスタT20のドレイン電極との接
合点へ接続された入力端子20を有する。電流源21の他端
は正の供給母線22へ接続され、一方トランジスタT20の
ソース電極は負の供給母線23へ接続される。トランジス
タT20のドレイン電極はそのゲート電極へ接続されると
共に、ソース電極が負の供給母線23へ接続されている２
個の別のｎチャネル電界効果トランジスタT21及びT22の
ゲート電極へ接続される。トランジスタT21及びT22のド
レイン電極はそれぞれ電流源24及び25を介して正の供給
母線22へ接続される。トランジスタT22のドレイン電極
は更に、ソース電極が負の供給母線23へ接続されている
ｎチャネル電界効果トランジスタT23のドレイン電極へ
接続される。トランジスタT23のドレイン電極はそのゲ
ート電極へ接続されると共に、ソース電極が負の供給母
線23へ接続されているｎチャネル電界効果トランジスタ
T24のゲート電極へ接続される。トランジスタT24のドレ
イン電極は電流源26を介して正の供給母線22へ接続され
る。トランジスタT24のドレイン電極は更にトランジス
タT21のドレイン電極へ接続されると共に、ソース電極
が負の供給母線23へ接続されている別のｎチャネル電界
効果トランジスタT25のドレイン電極へ接続される。ト
ランジスタT25のドレイン電極はそのゲート電極へ接続
されると共に、ソース電極が負の供給母線23へ接続され
ているｎチャネル電界効果トランジスタT26のゲート電
極へ接続される。トランジスタT26のドレイン電極は出
力端子27と、電流源28を介して正の供給母線22とへ接続
される。
トランジスタT20,T21及びT22は、トランジスタT20か
ら成る入力分枝と、トランジスタT21及びT22とからそれ
ぞれ成る第１及び第２出力分枝とを具えた第１電流ミラ
ー回路を形成する。トランジスタT20,T21及びT22のチャ
ネル幅／長さ比率は、電流ミラー回路によって生じる電
流の比が1:A1:A2であるように選択される。トランジス
タT23とT24及びトランジスタT25とT26から成る２個の別
の電流ミラー回路は各々1:1の比率を有する。電流源21
は電流ｊを発生し、電流源24は電流２（A1）ｊを発生
し、電流源25と26とは各々電流２（A2）ｊを発生し、ま
た電流源28は電流（A1＋A2）ｊを発生する。
ら成る入力分枝と、トランジスタT21及びT22とからそれ
ぞれ成る第１及び第２出力分枝とを具えた第１電流ミラ
ー回路を形成する。トランジスタT20,T21及びT22のチャ
ネル幅／長さ比率は、電流ミラー回路によって生じる電
流の比が1:A1:A2であるように選択される。トランジス
タT23とT24及びトランジスタT25とT26から成る２個の別
の電流ミラー回路は各々1:1の比率を有する。電流源21
は電流ｊを発生し、電流源24は電流２（A1）ｊを発生
し、電流源25と26とは各々電流２（A2）ｊを発生し、ま
た電流源28は電流（A1＋A2）ｊを発生する。
動作中に、±ｊの間を変動し得る電流ｉが入力端子20
へ印加される。その結果、電流ｊ＋ｉが第１電流ミラー
回路の入力分枝（トランジスタT20）へ流れ込む。これ
が電流A1（ｊ＋ｉ）及びA2（ｊ＋ｉ）を２個の出力分枝
へ流させる。その結果、A2（ｊ−ｉ）の電流がトランジ
スタT23へ流れ込む（２（A2）ｊ−A2（ｊ＋ｉ））。従
って電流A2（ｊ−ｉ）がトランジスタT23及びT24により
形成された電流ミラー回路の出力分枝に流れる。それ故
トランジスタT25及びT26により形成された電流ミラー回
路の入力分枝に流れる電流は２（A2）ｊ＋A1（ｊ−ｉ）
−A2（ｊ−ｉ）すなわち（A1＋A2）ｊ−（A1−A2）ｉと
等しくなる。この電流が電流ミラー回路の出力分枝に発
生し、結果として端子27での出力電流は（A1＋A2）ｊ−
（A1＋A2）ｊ＋（A1−A2）ｉすなわち（A1−A2）ｉであ
る。すなわち、出力電流は係数（A1−A2）によりスケー
リングされた入力電流と等しい。
へ印加される。その結果、電流ｊ＋ｉが第１電流ミラー
回路の入力分枝（トランジスタT20）へ流れ込む。これ
が電流A1（ｊ＋ｉ）及びA2（ｊ＋ｉ）を２個の出力分枝
へ流させる。その結果、A2（ｊ−ｉ）の電流がトランジ
スタT23へ流れ込む（２（A2）ｊ−A2（ｊ＋ｉ））。従
って電流A2（ｊ−ｉ）がトランジスタT23及びT24により
形成された電流ミラー回路の出力分枝に流れる。それ故
トランジスタT25及びT26により形成された電流ミラー回
路の入力分枝に流れる電流は２（A2）ｊ＋A1（ｊ−ｉ）
−A2（ｊ−ｉ）すなわち（A1＋A2）ｊ−（A1−A2）ｉと
等しくなる。この電流が電流ミラー回路の出力分枝に発
生し、結果として端子27での出力電流は（A1＋A2）ｊ−
（A1＋A2）ｊ＋（A1−A2）ｉすなわち（A1−A2）ｉであ
る。すなわち、出力電流は係数（A1−A2）によりスケー
リングされた入力電流と等しい。
反転スケーラーが必要な場合には、トランジスタT21
のドレイン電極をトランジスタT25のドレイン電極への
代わりにトランジスタT23のドレイン電極へ接続するこ
とにより、またトランジスタT22のドレイン電極をトラ
ンジスタT23のドレイン電極への代わりにトランジスタT
25のドレイン電極へ接続することにより実現できる。
のドレイン電極をトランジスタT25のドレイン電極への
代わりにトランジスタT23のドレイン電極へ接続するこ
とにより、またトランジスタT22のドレイン電極をトラ
ンジスタT23のドレイン電極への代わりにトランジスタT
25のドレイン電極へ接続することにより実現できる。
第６図は差動入力電流を処理するための完全に平衡し
た静的モジュールを示す。第６図に示したモジュールは
電流源101とｎチャネル電界効果トランジスタT100のド
レイン電極との接続点へ接続された第１入力端子100を
有する。電流源101の他端は正の供給母線102へ接続さ
れ、一方トランジスタT100のソース電極は負の供給母線
103へ接続される。トランジスタT100のドレイン電極は
そのゲート電極へ接続されると共に、ソース電極が負の
供給母線103へ接続されているｎチャネル電界効果トラ
ンジスタT101のゲート電極へ接続される。トランジスタ
T101のドレイン電極はソース電極が正の供給母線102へ
接続されているｐチャネル電界効果トランジスタT102の
ドレイン電極へ接続される。トランジスタT102のドレイ
ン電極はそのゲート電極へ接続されると共に、ソース電
極が正の供給母線102へ接続されている２個の別のｐチ
ャネル電界効果トランジスタT103及びT104のゲート電極
へ接続される。
た静的モジュールを示す。第６図に示したモジュールは
電流源101とｎチャネル電界効果トランジスタT100のド
レイン電極との接続点へ接続された第１入力端子100を
有する。電流源101の他端は正の供給母線102へ接続さ
れ、一方トランジスタT100のソース電極は負の供給母線
103へ接続される。トランジスタT100のドレイン電極は
そのゲート電極へ接続されると共に、ソース電極が負の
供給母線103へ接続されているｎチャネル電界効果トラ
ンジスタT101のゲート電極へ接続される。トランジスタ
T101のドレイン電極はソース電極が正の供給母線102へ
接続されているｐチャネル電界効果トランジスタT102の
ドレイン電極へ接続される。トランジスタT102のドレイ
ン電極はそのゲート電極へ接続されると共に、ソース電
極が正の供給母線102へ接続されている２個の別のｐチ
ャネル電界効果トランジスタT103及びT104のゲート電極
へ接続される。
第２入力端子110が電流源111とｎチャネル電界効果ト
ランジスタT110のドレイン電極との接続点へ接続され
る。電流源111の他端は正の供給母線102へ接続され、一
方トランジスタT110のソース電極は負の供給母線103へ
接続される。トランジスタT110のドレイン電極はそのゲ
ート電極へ接続されると共に、ソース電極が負の供給母
線103へ接続されている、別のｎチャネル電界効果トラ
ンジスタT111のゲート電極へ接続される。トランジスタ
T111のドレイン電極は、ソース電極が正の供給母線102
へ接続されているｐチャネル電界効果トランジスタT112
のドレイン電極へ接続される。トランジスタT112のドレ
イン電極はそのゲート電極へ接続されると共に、ソース
電極が正の供給母線102へ接続されている２個の別のｐ
チャネル電界効果トランジスタT113及びT114のゲート電
極へ接続される。
ランジスタT110のドレイン電極との接続点へ接続され
る。電流源111の他端は正の供給母線102へ接続され、一
方トランジスタT110のソース電極は負の供給母線103へ
接続される。トランジスタT110のドレイン電極はそのゲ
ート電極へ接続されると共に、ソース電極が負の供給母
線103へ接続されている、別のｎチャネル電界効果トラ
ンジスタT111のゲート電極へ接続される。トランジスタ
T111のドレイン電極は、ソース電極が正の供給母線102
へ接続されているｐチャネル電界効果トランジスタT112
のドレイン電極へ接続される。トランジスタT112のドレ
イン電極はそのゲート電極へ接続されると共に、ソース
電極が正の供給母線102へ接続されている２個の別のｐ
チャネル電界効果トランジスタT113及びT114のゲート電
極へ接続される。
トランジスタT103のドレイン電極はｎチャネル電界効
果トランジスタT105のドレイン電極と出力端子105とへ
接続され、一方トランジスタT104のドレイン電極はｎチ
ャネル電界効果トランジスタT106のドレイン電極と出力
端子115とへ接続される。同様に、トランジスタT113の
ドレイン電極はｎチャネル電界効果トランジスタT115の
ドレイン電極と出力端子115とへ接続され、一方トラン
ジスタT114のドレイン電極はｎチャネル電界効果トラン
ジスタT116のドレイン電極と出力端子105とへ接続され
る。トランジスタT105及びT106のゲート電極はトランジ
スタT110のゲート電極へ接続され、一方トランジスタT1
15及びT116のゲート電極はトランジスタT100のゲート電
極へ接続される。トランジスタT105,T106,T115及びT116
のソース電極は全て負の供給母線103へ接続される。
果トランジスタT105のドレイン電極と出力端子105とへ
接続され、一方トランジスタT104のドレイン電極はｎチ
ャネル電界効果トランジスタT106のドレイン電極と出力
端子115とへ接続される。同様に、トランジスタT113の
ドレイン電極はｎチャネル電界効果トランジスタT115の
ドレイン電極と出力端子115とへ接続され、一方トラン
ジスタT114のドレイン電極はｎチャネル電界効果トラン
ジスタT116のドレイン電極と出力端子105とへ接続され
る。トランジスタT105及びT106のゲート電極はトランジ
スタT110のゲート電極へ接続され、一方トランジスタT1
15及びT116のゲート電極はトランジスタT100のゲート電
極へ接続される。トランジスタT105,T106,T115及びT116
のソース電極は全て負の供給母線103へ接続される。
第６図からわかるように、この静的モジュールは４個
の相互接続された電流ミラー回路を具えている。第１電
流ミラー回路CM1はダイオード接続されたトランジスタT
100から成る入力分枝と、トランジスタT101,T115及びT1
16からそれぞれ成る第1,第２及び第３出力分枝とを具え
る。入力分枝中の電流と第1,第２及び第３出力分枝の電
流との間の比は1:1:A1:A2である。第２電流ミラー回路C
M2はダイオード接続されたトランジスタT102から成る入
力分枝と、トランジスタT103及びT104からそれぞれ成る
第１及び第２出力分枝とを具える。入力分枝中の電流と
第１及び第２出力分枝中の電流との間の比は1:A1:A2で
ある。第３電流ミラー回路CM3はダイオード接続された
トランジスタT110から成る入力分枝と、トランジスタT1
11,T105及びT106からそれぞれ成る第1,第２及び第３出
力分枝とを具える。入力分枝中の電流と第1,第２及び第
３出力分枝中の電流との間の比は1:1:A1:A2である。第
４電流ミラー回路CM4はダイオード接続されたトランジ
スタT112から成る入力分枝と、トランジスタT113及びT1
14からそれぞれ成る第１及び第２出力分枝とを具える。
入力分枝中の電流と第１及び第２出力分枝中の電流との
間の比は1:A1:A2である。
の相互接続された電流ミラー回路を具えている。第１電
流ミラー回路CM1はダイオード接続されたトランジスタT
100から成る入力分枝と、トランジスタT101,T115及びT1
16からそれぞれ成る第1,第２及び第３出力分枝とを具え
る。入力分枝中の電流と第1,第２及び第３出力分枝の電
流との間の比は1:1:A1:A2である。第２電流ミラー回路C
M2はダイオード接続されたトランジスタT102から成る入
力分枝と、トランジスタT103及びT104からそれぞれ成る
第１及び第２出力分枝とを具える。入力分枝中の電流と
第１及び第２出力分枝中の電流との間の比は1:A1:A2で
ある。第３電流ミラー回路CM3はダイオード接続された
トランジスタT110から成る入力分枝と、トランジスタT1
11,T105及びT106からそれぞれ成る第1,第２及び第３出
力分枝とを具える。入力分枝中の電流と第1,第２及び第
３出力分枝中の電流との間の比は1:1:A1:A2である。第
４電流ミラー回路CM4はダイオード接続されたトランジ
スタT112から成る入力分枝と、トランジスタT113及びT1
14からそれぞれ成る第１及び第２出力分枝とを具える。
入力分枝中の電流と第１及び第２出力分枝中の電流との
間の比は1:A1:A2である。
差動入力電流が入力端子100及び110へ印加され、入力
端子100には電流i+が与えられ、入力端子110には電流i-
が与えられた場合には、電流ｊ＋i+が第１電流ミラー回
路の入力分枝中に流れ、電流ｊ＋i-が第３電流ミラー回
路の入力分枝中に流れる。従って電流ｊ＋i+が第１電流
ミラー回路の第１出力分枝中に流れ、第２電流ミラー回
路の入力分枝へ印加される。従って電流A1（ｊ＋i+,A2
（ｊ＋i-）及びA2（ｊ＋i+）が第２電流ミラー回路の第
１及び第２出力分枝により発生する。同様に、第４電流
ミラー回路の第１及び第２出力端子はそれぞれ電流A1
（ｊ＋i-）及びA2（ｊ＋i-）を発生する。第１電流ミラ
ー回路の第２及び第３分枝は電流A1（ｊ＋i+）及びA2
（ｊ＋i+）をそれぞれ発生し、一方第３電流ミラー回路
の第２及び第３出力端子は電流A1（ｊ＋i-）及びA2（ｊ
＋i-）をそれぞれ発生する。その結果、線106上に発生
した電流（I1）はA1（i+−i-）と等しくなり、線107上
に発生した電流（I3）は−A2（i+−i-）とも書くことの
できるA2（i-−i+）と等しくなる。同様に線116上に発
生した電流（I2）はA2（i+−i-）と等しくなり、線117
上に発生した電流（I4）は−A1（i+−i-）とも書くこと
のできるA1（i-−i+）と等しくなる。従って出力端子10
5における電流はI1＋I3＝（A1−A2）（i+−i-）であ
り、出力端子115における電流はI2＋I4＝−（A1−A2）
（i+−i-）である。従って、差動入力電流は第２図及び
第３図に示した形の電流ミラー回路を用いて係数（A1−
A2）によってスケーリングされた。
端子100には電流i+が与えられ、入力端子110には電流i-
が与えられた場合には、電流ｊ＋i+が第１電流ミラー回
路の入力分枝中に流れ、電流ｊ＋i-が第３電流ミラー回
路の入力分枝中に流れる。従って電流ｊ＋i+が第１電流
ミラー回路の第１出力分枝中に流れ、第２電流ミラー回
路の入力分枝へ印加される。従って電流A1（ｊ＋i+,A2
（ｊ＋i-）及びA2（ｊ＋i+）が第２電流ミラー回路の第
１及び第２出力分枝により発生する。同様に、第４電流
ミラー回路の第１及び第２出力端子はそれぞれ電流A1
（ｊ＋i-）及びA2（ｊ＋i-）を発生する。第１電流ミラ
ー回路の第２及び第３分枝は電流A1（ｊ＋i+）及びA2
（ｊ＋i+）をそれぞれ発生し、一方第３電流ミラー回路
の第２及び第３出力端子は電流A1（ｊ＋i-）及びA2（ｊ
＋i-）をそれぞれ発生する。その結果、線106上に発生
した電流（I1）はA1（i+−i-）と等しくなり、線107上
に発生した電流（I3）は−A2（i+−i-）とも書くことの
できるA2（i-−i+）と等しくなる。同様に線116上に発
生した電流（I2）はA2（i+−i-）と等しくなり、線117
上に発生した電流（I4）は−A1（i+−i-）とも書くこと
のできるA1（i-−i+）と等しくなる。従って出力端子10
5における電流はI1＋I3＝（A1−A2）（i+−i-）であ
り、出力端子115における電流はI2＋I4＝−（A1−A2）
（i+−i-）である。従って、差動入力電流は第２図及び
第３図に示した形の電流ミラー回路を用いて係数（A1−
A2）によってスケーリングされた。
第７図は信号電流を取り扱う電流ミラー回路を形成す
るために、ｎチャネル電界効果トランジスタのみを用い
て差動入力電流を処理するための完全に平衡した静的モ
ジュールを示す。第７図に示した装置は第１及び第２入
力端子200及び210と第１及び第２出力端子201及び211と
を有する。入力端子200は電流源200とｎチャネル電界効
果トランジスタT200のドレイン電極との接合点へ接続さ
れている。電流源202の他端は正の供給母線203へ接続さ
れ、一方トランジスタT200のソース電極は負の供給母線
204へ接続される。トランジスタT200のドレイン電極は
そのゲート電極へ接続されると共に、ソース電極が負の
供給母線204へ接続されている３個の別のｎチャネル電
界効果トランジスタT201,T202及びT203のゲート電極へ
接続される。トランジスタT201のドレイン電極はｎチャ
ネル電界効果トランジスタT204のドレイン電極へ接続さ
れると共に、電流源205を介して正の供給母線203へ接続
される。トランジスタT203のドレイン電極は出力端子20
1へ接続されると共に、電流源206を介して正の供給母線
203へ接続される。トランジスタT202のドレイン電極は
出力端子211へ接続される。
るために、ｎチャネル電界効果トランジスタのみを用い
て差動入力電流を処理するための完全に平衡した静的モ
ジュールを示す。第７図に示した装置は第１及び第２入
力端子200及び210と第１及び第２出力端子201及び211と
を有する。入力端子200は電流源200とｎチャネル電界効
果トランジスタT200のドレイン電極との接合点へ接続さ
れている。電流源202の他端は正の供給母線203へ接続さ
れ、一方トランジスタT200のソース電極は負の供給母線
204へ接続される。トランジスタT200のドレイン電極は
そのゲート電極へ接続されると共に、ソース電極が負の
供給母線204へ接続されている３個の別のｎチャネル電
界効果トランジスタT201,T202及びT203のゲート電極へ
接続される。トランジスタT201のドレイン電極はｎチャ
ネル電界効果トランジスタT204のドレイン電極へ接続さ
れると共に、電流源205を介して正の供給母線203へ接続
される。トランジスタT203のドレイン電極は出力端子20
1へ接続されると共に、電流源206を介して正の供給母線
203へ接続される。トランジスタT202のドレイン電極は
出力端子211へ接続される。
入力端子210は電流源212とｎチャネル電界効果トラン
ジスタT210のドレイン電極との接合点へ接続されてい
る。電流源212の他端は正の供給母線203へ接続され、一
方トランジスタT210のソース電極は負の供給母線204へ
接続される。トランジスタT210のドレイン電極はそのゲ
ート電極へ接続されると共に、ソース電極が負の供給母
線204へ接続されている３個の別のｎチャネル電界効果
トランジスタT211,T212及びT213のゲート電極へ接続さ
れる。トランジスタT211のドレイン電極はｎチャネル電
界効果トランジスタT214のドレイン電極へ接続されると
共に、電流源215を介して正の供給母線203へ接続され
る。トランジスタT212のドレイン電極は出力端子211へ
接続されると共に、電流源216を介して正の供給母線203
へ接続される。トランジスタT213のドレイン電極は出力
端子201へ接続される。
ジスタT210のドレイン電極との接合点へ接続されてい
る。電流源212の他端は正の供給母線203へ接続され、一
方トランジスタT210のソース電極は負の供給母線204へ
接続される。トランジスタT210のドレイン電極はそのゲ
ート電極へ接続されると共に、ソース電極が負の供給母
線204へ接続されている３個の別のｎチャネル電界効果
トランジスタT211,T212及びT213のゲート電極へ接続さ
れる。トランジスタT211のドレイン電極はｎチャネル電
界効果トランジスタT214のドレイン電極へ接続されると
共に、電流源215を介して正の供給母線203へ接続され
る。トランジスタT212のドレイン電極は出力端子211へ
接続されると共に、電流源216を介して正の供給母線203
へ接続される。トランジスタT213のドレイン電極は出力
端子201へ接続される。
トランジスタT204のドレイン電極はそのゲート電極へ
接続されると共に、ソース電極が負の供給母線204へ接
続されている２個の別のｎチャネル電界効果トランジス
タT205及びT206のゲート電極へ接続される。トランジス
タT214のドレイン電極はそのゲート電極へ接続されると
共に、ソース電極が負の供給母線204へ接続されている
２個の別のｎチャネル電界効果トランジスタT215及びT2
16のゲート電極へ接続される。トランジスタT206のドレ
イン電極はトランジスタT203,T213及びT216のドレイン
電極へ接続され、一方トランジスタT205のドレイン電極
はトランジスタT202,T212及びT215のドレイン電極へ接
続される。
接続されると共に、ソース電極が負の供給母線204へ接
続されている２個の別のｎチャネル電界効果トランジス
タT205及びT206のゲート電極へ接続される。トランジス
タT214のドレイン電極はそのゲート電極へ接続されると
共に、ソース電極が負の供給母線204へ接続されている
２個の別のｎチャネル電界効果トランジスタT215及びT2
16のゲート電極へ接続される。トランジスタT206のドレ
イン電極はトランジスタT203,T213及びT216のドレイン
電極へ接続され、一方トランジスタT205のドレイン電極
はトランジスタT202,T212及びT215のドレイン電極へ接
続される。
このモジュールは４個の電流ミラー回路と多数の電流
源を具えていることがわかる。第１電流ミラー回路CM11
はトランジスタT200から成る入力分枝と、トランジスタ
T201,T202及びT203からそれぞれ成る第1,第２及び第３
出力分枝とを具える。第１電流ミラー回路の入力分枝と
第1,第２及び第３出力分枝との間の電流比が1:1:A1:A2
であるようにトランジスタT200〜T203のチャネル幅／長
さ比率が選択される。第２電流ミラー回路CM12はトラン
ジスタT204から成る入力分枝と、トランジスタT205及び
T206からそれぞれ成る第１及び第２出力分枝とを具え
る。第２電流ミラー回路の入力分枝と第１及び第２出力
分枝との間の電流比が1:A2:A1であるようにトランジス
タT204,T205及びT206のチャネル幅／長さ比率が選択さ
れる。第３電流ミラー回路CM13はトランジスタT210から
成る入力分枝と、トランジスタT211,T212及びT213から
それぞれ成る第1,第２及び第３出力分枝とを具える。こ
の第３電流ミラー回路によって発生する電流の比が1:1:
A2:A1であるようにトランジスタT210〜T213のチャネル
幅／長さ比率が選択される。第４電流ミラー回路CM14は
トランジスタT214から成る入力分枝と、トランジスタT2
15及びT216からそれぞれ成る第１及び第２出力分枝とを
具える。第４電流ミラー回路によって発生する電流の比
が1:A1:A2であるように、トランジスタT214,T215及びT2
16のチャネル幅／長さ比率が選択される。電流源202及
び212は値ｊを有する電流を発生するように構成され
る。電流源205及び215は値2jを有する電流を発生するよ
うに構成され、電流源206及び216は電流２（A1＋A2）ｊ
を発生するように構成される。
源を具えていることがわかる。第１電流ミラー回路CM11
はトランジスタT200から成る入力分枝と、トランジスタ
T201,T202及びT203からそれぞれ成る第1,第２及び第３
出力分枝とを具える。第１電流ミラー回路の入力分枝と
第1,第２及び第３出力分枝との間の電流比が1:1:A1:A2
であるようにトランジスタT200〜T203のチャネル幅／長
さ比率が選択される。第２電流ミラー回路CM12はトラン
ジスタT204から成る入力分枝と、トランジスタT205及び
T206からそれぞれ成る第１及び第２出力分枝とを具え
る。第２電流ミラー回路の入力分枝と第１及び第２出力
分枝との間の電流比が1:A2:A1であるようにトランジス
タT204,T205及びT206のチャネル幅／長さ比率が選択さ
れる。第３電流ミラー回路CM13はトランジスタT210から
成る入力分枝と、トランジスタT211,T212及びT213から
それぞれ成る第1,第２及び第３出力分枝とを具える。こ
の第３電流ミラー回路によって発生する電流の比が1:1:
A2:A1であるようにトランジスタT210〜T213のチャネル
幅／長さ比率が選択される。第４電流ミラー回路CM14は
トランジスタT214から成る入力分枝と、トランジスタT2
15及びT216からそれぞれ成る第１及び第２出力分枝とを
具える。第４電流ミラー回路によって発生する電流の比
が1:A1:A2であるように、トランジスタT214,T215及びT2
16のチャネル幅／長さ比率が選択される。電流源202及
び212は値ｊを有する電流を発生するように構成され
る。電流源205及び215は値2jを有する電流を発生するよ
うに構成され、電流源206及び216は電流２（A1＋A2）ｊ
を発生するように構成される。
動作中に、差動入力電流が入力端子200と210へ印加さ
れる。その結果、電流ｊ＋i+が第１電流ミラー回路の入
力分枝へ印加され、電流ｊ＋i+,A1（ｊ＋i+），及びA2
（ｊ＋i+）が第１電流ミラー回路の第1,第２及び第３出
力分枝にそれぞれ発生する。2j−（ｊ＋i+）すなわちｊ
−i+の電流が第２電流ミラー回路の入力分枝へ印加さ
れ、従って電流A2（ｊ−i+）及びA1（ｊ−i+）が第２電
流ミラー回路の第１及び第２出力分枝で発生する。同様
に、ｊ＋i-）及びA1（ｊ＋i-）の電流が、第３電流ミラ
ー回路の第1,第２及び第３出力分枝でそれぞれ発生す
る。2j−（ｊ＋i-）すなわちｊ−j-の電流が第４電流ミ
ラー回路の入力分枝へ印加され、従って電流A1（ｊ−
i-）及びA2（ｊ−i-）が第４電流ミラー回路の第１及び
第２出力分枝で発生する，出力端子201での電流は、電
流源206により発生した電流から、第１電流ミラー回路
の第３出力分枝と、第２電流ミラー回路の第２出力分枝
と、第４電流ミラー回路の第２出力分枝、及び第３電流
ミラー回路の第３出力分枝中に発生する電流の合計を減
じた電流と等しい。すなわち、 i0 +＝２(A1＋A2)ｊ−A2(ｊ＋i+)−A1(ｊ＋i+)−A2(ｊ−i-)−A1(ｊ＋i-) ＝２(A1＋A2)ｊ−2j(A2＋A1)−A2(i+−i-)＋A1(i+−i-) ＝(A1−A2)(i+−i-) である。出力端子211での電流も同様に i0 -＝−（A1−A2）（i+−i-） によって得られる。従って入力端子200と210へ印加され
た入力差動電流（i+−i-）は第７図に示した静的モジュ
ールによって、出力のスケーリングされた差動電流 i0 +−i0 -＝〔(A1−A2)(i+−i-)＋(A1−A2)(i+−i-)〕 ＝２(A1−A2)(i+−i-) を発生するようにスケーリングされた。
れる。その結果、電流ｊ＋i+が第１電流ミラー回路の入
力分枝へ印加され、電流ｊ＋i+,A1（ｊ＋i+），及びA2
（ｊ＋i+）が第１電流ミラー回路の第1,第２及び第３出
力分枝にそれぞれ発生する。2j−（ｊ＋i+）すなわちｊ
−i+の電流が第２電流ミラー回路の入力分枝へ印加さ
れ、従って電流A2（ｊ−i+）及びA1（ｊ−i+）が第２電
流ミラー回路の第１及び第２出力分枝で発生する。同様
に、ｊ＋i-）及びA1（ｊ＋i-）の電流が、第３電流ミラ
ー回路の第1,第２及び第３出力分枝でそれぞれ発生す
る。2j−（ｊ＋i-）すなわちｊ−j-の電流が第４電流ミ
ラー回路の入力分枝へ印加され、従って電流A1（ｊ−
i-）及びA2（ｊ−i-）が第４電流ミラー回路の第１及び
第２出力分枝で発生する，出力端子201での電流は、電
流源206により発生した電流から、第１電流ミラー回路
の第３出力分枝と、第２電流ミラー回路の第２出力分枝
と、第４電流ミラー回路の第２出力分枝、及び第３電流
ミラー回路の第３出力分枝中に発生する電流の合計を減
じた電流と等しい。すなわち、 i0 +＝２(A1＋A2)ｊ−A2(ｊ＋i+)−A1(ｊ＋i+)−A2(ｊ−i-)−A1(ｊ＋i-) ＝２(A1＋A2)ｊ−2j(A2＋A1)−A2(i+−i-)＋A1(i+−i-) ＝(A1−A2)(i+−i-) である。出力端子211での電流も同様に i0 -＝−（A1−A2）（i+−i-） によって得られる。従って入力端子200と210へ印加され
た入力差動電流（i+−i-）は第７図に示した静的モジュ
ールによって、出力のスケーリングされた差動電流 i0 +−i0 -＝〔(A1−A2)(i+−i-)＋(A1−A2)(i+−i-)〕 ＝２(A1−A2)(i+−i-) を発生するようにスケーリングされた。
第８図は電流源301とｎチャネル電界効果トランジス
タT300のドレイン電極との接合点へ接続された入力端子
300を有するアナログ電流記憶回路を示す。電流源301の
他端は正の供給母線302へ接続され、一方トランジスタT
300のソース電極は負の供給母線303へ接続されている。
トランジスタT300のドレイン電極はそのゲート電極とス
イッチS300の一端とへ接続される。スイッチS300の他端
はコンデンサC300とｎチャネル電界効果トランジスタT3
01のゲート電極との接合点へ接続される。コンデンサC3
00の他端とトランジスタT301のソース電極とは負の供給
母線303へ接続される。トランジスタT301のドレイン電
極は、ソース電極が正の供給母線302へ接続されている
ｐチャネル電界効果トランジスタT302のドレイン電極へ
接続される。トランジスタT302のドレイン電極はそのゲ
ート電極とスイッチS301の一端とへ接続される。スイッ
チS301の他端はコンデンサC301と２個の別のｐチャネル
電界効果トランジスタT303及びT304のゲート電極との接
合点へ接続される。コンデンサC301の他端とトランジス
タT303及びT304のソース電極とは正の供給母線302へ接
続される。トランジスタT304のドレイン電極はソース電
極が負の供給母線303へ接続されているｎチャネル電界
効果トランジスタT305のドレイン電極へ接続され、一方
トランジスタT303のドレイン電極はソース電極が負の供
給母線303へ接続されているｎチャネル電界効果トラン
ジスタT306のドレイン電極へ接続される。トランジスタ
T305のドレイン電極はそのゲート電極とトランジスタT3
06のゲート電極とへ接続される。電流源304が正の供給
母線302と、ソース電極が負の供給母線303へ接続されて
いるｎチャネル電界効果トランジスタT307のドレイン電
極との間に接続される。トランジスタT307のドレイン電
極はそのゲート電極と、ソース電極が負の供給母線303
へ接続されているｎチャネル電界効果トランジスタT308
のゲート電極とへ接続される。トランジスタT306のドレ
イン電極は、トランジスタT308のドレイン電極と出力端
子305とへ接続される。トランジスタT302,T303及びT304
のチャネル幅／長さ比率は、それらが比率1:A1:A2で電
流を通すように選択される。その他の電流ミラー回路は
１の電流比を有する。電流源301は電流ｊを発生するよ
うに配設され、一方電流源304は電流（A1−A2）ｊを発
生するように配設される。
タT300のドレイン電極との接合点へ接続された入力端子
300を有するアナログ電流記憶回路を示す。電流源301の
他端は正の供給母線302へ接続され、一方トランジスタT
300のソース電極は負の供給母線303へ接続されている。
トランジスタT300のドレイン電極はそのゲート電極とス
イッチS300の一端とへ接続される。スイッチS300の他端
はコンデンサC300とｎチャネル電界効果トランジスタT3
01のゲート電極との接合点へ接続される。コンデンサC3
00の他端とトランジスタT301のソース電極とは負の供給
母線303へ接続される。トランジスタT301のドレイン電
極は、ソース電極が正の供給母線302へ接続されている
ｐチャネル電界効果トランジスタT302のドレイン電極へ
接続される。トランジスタT302のドレイン電極はそのゲ
ート電極とスイッチS301の一端とへ接続される。スイッ
チS301の他端はコンデンサC301と２個の別のｐチャネル
電界効果トランジスタT303及びT304のゲート電極との接
合点へ接続される。コンデンサC301の他端とトランジス
タT303及びT304のソース電極とは正の供給母線302へ接
続される。トランジスタT304のドレイン電極はソース電
極が負の供給母線303へ接続されているｎチャネル電界
効果トランジスタT305のドレイン電極へ接続され、一方
トランジスタT303のドレイン電極はソース電極が負の供
給母線303へ接続されているｎチャネル電界効果トラン
ジスタT306のドレイン電極へ接続される。トランジスタ
T305のドレイン電極はそのゲート電極とトランジスタT3
06のゲート電極とへ接続される。電流源304が正の供給
母線302と、ソース電極が負の供給母線303へ接続されて
いるｎチャネル電界効果トランジスタT307のドレイン電
極との間に接続される。トランジスタT307のドレイン電
極はそのゲート電極と、ソース電極が負の供給母線303
へ接続されているｎチャネル電界効果トランジスタT308
のゲート電極とへ接続される。トランジスタT306のドレ
イン電極は、トランジスタT308のドレイン電極と出力端
子305とへ接続される。トランジスタT302,T303及びT304
のチャネル幅／長さ比率は、それらが比率1:A1:A2で電
流を通すように選択される。その他の電流ミラー回路は
１の電流比を有する。電流源301は電流ｊを発生するよ
うに配設され、一方電流源304は電流（A1−A2）ｊを発
生するように配設される。
動作においては、サンプリングされた電流ｉが入力端
子300へ印加され、スイッチS300及びS301が各サンプリ
ング期間に一回起こる重複しないクロック信号φ及び
によって操作される。従ってサンプリング期間ｎ中に１
信号inが入力端子300へ印加される。結果として、電流
ｊ＋inがダイオード接続されたトランジスタT300へ印加
され、クロック信号のφ局面の間スイッチS300が閉じ、
コンデンサC300がトランジスタT300のゲート〜ソース電
位に充電されるようになり、電流ｊ＋inがトランジスタ
T301のドレイン電極において発生する。クロック信号の
φ局面の終りにスイッチS300は開くが、トランジスタT3
01を流れる電流はコンデンサC300上の電荷によりｊ＋in
で維持され、且つダイオード接続されたトランジスタT3
02へ印加される。クロック信号の局面の間はスイッチ
S301が閉じられ、コンデンサC301がトランジスタT302の
ゲート〜ソース電位に充電され、トランジスタT303及び
T304が電流A1（ｊ＋in）及びA2（ｊ＋in）をそれぞれ流
す。クロック信号の局面の終りにスイッチS301は開く
が、トランジスタT303及びT304を流れる電流はコンデン
サC301上の電荷によって維持される。
子300へ印加され、スイッチS300及びS301が各サンプリ
ング期間に一回起こる重複しないクロック信号φ及び
によって操作される。従ってサンプリング期間ｎ中に１
信号inが入力端子300へ印加される。結果として、電流
ｊ＋inがダイオード接続されたトランジスタT300へ印加
され、クロック信号のφ局面の間スイッチS300が閉じ、
コンデンサC300がトランジスタT300のゲート〜ソース電
位に充電されるようになり、電流ｊ＋inがトランジスタ
T301のドレイン電極において発生する。クロック信号の
φ局面の終りにスイッチS300は開くが、トランジスタT3
01を流れる電流はコンデンサC300上の電荷によりｊ＋in
で維持され、且つダイオード接続されたトランジスタT3
02へ印加される。クロック信号の局面の間はスイッチ
S301が閉じられ、コンデンサC301がトランジスタT302の
ゲート〜ソース電位に充電され、トランジスタT303及び
T304が電流A1（ｊ＋in）及びA2（ｊ＋in）をそれぞれ流
す。クロック信号の局面の終りにスイッチS301は開く
が、トランジスタT303及びT304を流れる電流はコンデン
サC301上の電荷によって維持される。
トランジスタT304により発生した電流A2（ｊ＋in）は
トランジスタT305及びT306により形成された電流ミラー
回路の入力分枝へ供給されて、従ってトランジスタT306
は電流A2（ｊ＋in）を流す。トランジスタT307及びT308
により形成された電流ミラー回路の入力分枝へ供給され
る電流（A1−A2）ｊを電流源304が発生し、従って電流
（A1−A2）ｊを流す。従って出力端子305へ接続される
電流の合計は i0(n+1)＝A1（ｊ＋in）−A2（ｊ＋in）−（A1−A2）ｊ ＝（A1−A2）in を与える。すなわち、この電流ミラー回路は前のサンプ
リング期間にその入力端子へ印加された電流の（係数A1
−A2による）スケーリングされた変形である一つのサン
プリング期間の出力を発生する。
トランジスタT305及びT306により形成された電流ミラー
回路の入力分枝へ供給されて、従ってトランジスタT306
は電流A2（ｊ＋in）を流す。トランジスタT307及びT308
により形成された電流ミラー回路の入力分枝へ供給され
る電流（A1−A2）ｊを電流源304が発生し、従って電流
（A1−A2）ｊを流す。従って出力端子305へ接続される
電流の合計は i0(n+1)＝A1（ｊ＋in）−A2（ｊ＋in）−（A1−A2）ｊ ＝（A1−A2）in を与える。すなわち、この電流ミラー回路は前のサンプ
リング期間にその入力端子へ印加された電流の（係数A1
−A2による）スケーリングされた変形である一つのサン
プリング期間の出力を発生する。
トランジスタT302〜T306が第２図に示し且つ参照して
説明した電流ミラー回路を形成することがわかり、その
回路が入力分枝と出力分枝とを絶縁するためにスイッチ
S301を挿入し、且つこのスイッチが開いた場合に出力分
枝中に電流が維持できるようにコンデンサC301を備える
ことにより変形されている。明らかに、第５〜７図に示
した種々の電流スケーリング回路と類似した電流記憶回
路が、本技術に熟達した人々によって容易に工夫でき、
第８図に示した電流記憶回路は第４図に示した電流スケ
ーリング回路と類似している。
説明した電流ミラー回路を形成することがわかり、その
回路が入力分枝と出力分枝とを絶縁するためにスイッチ
S301を挿入し、且つこのスイッチが開いた場合に出力分
枝中に電流が維持できるようにコンデンサC301を備える
ことにより変形されている。明らかに、第５〜７図に示
した種々の電流スケーリング回路と類似した電流記憶回
路が、本技術に熟達した人々によって容易に工夫でき、
第８図に示した電流記憶回路は第４図に示した電流スケ
ーリング回路と類似している。
２個の補助出力分枝中の電流の差を用いる電流ミラー
回路は、特開平１−196911号公報に開示した電流スケー
リング回路か、電流記憶回路か、または電流積分回路の
いずれかを構成するために使用でき、それの内容は回路
の利得を決定するために電流ミラー回路を使用した参照
例または何等かの他の類似した回路によってここに編入
される。
回路は、特開平１−196911号公報に開示した電流スケー
リング回路か、電流記憶回路か、または電流積分回路の
いずれかを構成するために使用でき、それの内容は回路
の利得を決定するために電流ミラー回路を使用した参照
例または何等かの他の類似した回路によってここに編入
される。
ここに開示されたいずれの電流記憶回路中のコンデン
サも、それぞれのトランジスタのゲート電極と固定電位
の何らかの点との間に接続できることは注意すべきであ
る。特に、コンデンサをトランジスタのゲート電極とソ
ース電極との間に接続する必要はない。コンデンサが入
力電流に依存する電荷を蓄積し且つ関連するスイッチが
開いた場合に出力電流を維持するゲート電圧を維持でき
ることのみが必要である。明らかに固定電圧の最も便利
な点は正または負の供給母線であるが、何らかの他の固
定電圧が回路中に発生しまたは供給される場合には、そ
れらを同様に使用してもよい。
サも、それぞれのトランジスタのゲート電極と固定電位
の何らかの点との間に接続できることは注意すべきであ
る。特に、コンデンサをトランジスタのゲート電極とソ
ース電極との間に接続する必要はない。コンデンサが入
力電流に依存する電荷を蓄積し且つ関連するスイッチが
開いた場合に出力電流を維持するゲート電圧を維持でき
ることのみが必要である。明らかに固定電圧の最も便利
な点は正または負の供給母線であるが、何らかの他の固
定電圧が回路中に発生しまたは供給される場合には、そ
れらを同様に使用してもよい。
静的又は記憶モジュールのスケーリング係数を決定す
るために電流ミラー回路を使用する代わりに、電流運搬
機回路を使用することが或る状況においては可能であり
且つ有利であり得る。第９図は入力端子30を具えるその
ような電流運搬機回路の一実施例を示し、その入力端子
はこの電流運搬機のｘ入力端子であり、ドレイン電極が
ｎチャネル電界効果トランジスタT31のドレイン及びゲ
ート電極へ接続されているｐチャネル電界効果トランジ
スタT30のソース電極へ接続されている。トランジスタT
31のゲート電極は、ドレイン電極がｐチャネル電界効果
トランジスタT33のドレイン及びゲート電極へ接続され
ているｎチャネル電界効果トランジスタT32のゲート電
極へ接続される。トランジスタT31及びT32のソース電極
は負の供給母線33へ接続され、一方トランジスタT33の
ソース電極はこの電流運搬機回路のｙ入力端子を形成す
る端子31へ接続される。トランジスタT32のゲート電極
は、ソース電極が負の供給母線33へ接続されている２個
の別のｎチャネル電界効果トランジスタT34及びT35のゲ
ート電極へ接続される。トランジスタT34のドレイン電
極は、ソース電極が正の供給母線34へ接続されているｐ
チャネル電界効果トランジスタT36のドレイン電極及び
ゲート電極へ接続される。トランジスタT35のドレイン
電極はｐチャネル電界効果トランジスタT37のドレイン
電極へ接続されると共に、この電流運搬機回路のｚ出力
端子を形成する出力端子32へ接続される。トランジスタ
T37のソース電極は正の供給母線34へ接続され、一方ト
ランジスタT37のゲート電極はトランジスタT36のゲート
電極へ接続される。
るために電流ミラー回路を使用する代わりに、電流運搬
機回路を使用することが或る状況においては可能であり
且つ有利であり得る。第９図は入力端子30を具えるその
ような電流運搬機回路の一実施例を示し、その入力端子
はこの電流運搬機のｘ入力端子であり、ドレイン電極が
ｎチャネル電界効果トランジスタT31のドレイン及びゲ
ート電極へ接続されているｐチャネル電界効果トランジ
スタT30のソース電極へ接続されている。トランジスタT
31のゲート電極は、ドレイン電極がｐチャネル電界効果
トランジスタT33のドレイン及びゲート電極へ接続され
ているｎチャネル電界効果トランジスタT32のゲート電
極へ接続される。トランジスタT31及びT32のソース電極
は負の供給母線33へ接続され、一方トランジスタT33の
ソース電極はこの電流運搬機回路のｙ入力端子を形成す
る端子31へ接続される。トランジスタT32のゲート電極
は、ソース電極が負の供給母線33へ接続されている２個
の別のｎチャネル電界効果トランジスタT34及びT35のゲ
ート電極へ接続される。トランジスタT34のドレイン電
極は、ソース電極が正の供給母線34へ接続されているｐ
チャネル電界効果トランジスタT36のドレイン電極及び
ゲート電極へ接続される。トランジスタT35のドレイン
電極はｐチャネル電界効果トランジスタT37のドレイン
電極へ接続されると共に、この電流運搬機回路のｚ出力
端子を形成する出力端子32へ接続される。トランジスタ
T37のソース電極は正の供給母線34へ接続され、一方ト
ランジスタT37のゲート電極はトランジスタT36のゲート
電極へ接続される。
トランジスタT31とT34とのゲート幅／長さ比率は1:A1
になるように選定され、一方トランジスタT31とT35との
ゲート幅／長さ比率は1:A2となるように選定されるの
で、トランジスタT34を通る電流はトランジスタT31を通
る電流のA1倍であり、一方トランジスタT35を通る電流
はトランジスタT31を通る電流のA2倍である。従って、
電流ｉが入力端子30へ印加された場合には、トランジス
タT34は電流A1・ｉを通し、トランジスタT35は電流A2・
ｉを通す。トランジスタT36とT37とは同じ長さに対する
チャネル幅の比率で構成され、その結果出力端子32での
出力電流は（A1−A2）ｉとなる。すなわち、入力電流は
係数（A1−A2）によってスケーリングされる。これは明
らかに第２及び３図に示した電流ミラー回路と類似して
おり、従ってこの回路は同じ機能に対して用い得る。
になるように選定され、一方トランジスタT31とT35との
ゲート幅／長さ比率は1:A2となるように選定されるの
で、トランジスタT34を通る電流はトランジスタT31を通
る電流のA1倍であり、一方トランジスタT35を通る電流
はトランジスタT31を通る電流のA2倍である。従って、
電流ｉが入力端子30へ印加された場合には、トランジス
タT34は電流A1・ｉを通し、トランジスタT35は電流A2・
ｉを通す。トランジスタT36とT37とは同じ長さに対する
チャネル幅の比率で構成され、その結果出力端子32での
出力電流は（A1−A2）ｉとなる。すなわち、入力電流は
係数（A1−A2）によってスケーリングされる。これは明
らかに第２及び３図に示した電流ミラー回路と類似して
おり、従ってこの回路は同じ機能に対して用い得る。
第９図に示した電流運搬機回路は第１世代電流運搬機
（CC1）の一例であるが、英国特許出願番号No.8903705.
5に示された回路のような第２世代電流運搬機回路（CC
2）も明らかに同じ方法で改装できる。明らかに、トラ
ンジスタのカスコード接続や、電源変性抵抗の使用ある
いはダイナミック素子整合のような基本的電流運搬機動
作を改善する技術を付加的に編入できる。
（CC1）の一例であるが、英国特許出願番号No.8903705.
5に示された回路のような第２世代電流運搬機回路（CC
2）も明らかに同じ方法で改装できる。明らかに、トラ
ンジスタのカスコード接続や、電源変性抵抗の使用ある
いはダイナミック素子整合のような基本的電流運搬機動
作を改善する技術を付加的に編入できる。
第４〜８図に示した電流スケーリング及び電流記憶回
路は、すべて第９図に示したような、あるいはここで開
示したように改装された電流運搬機回路により代用され
たそれらの出力電流を差動電流が形成する２個の補助出
力分枝を有する電流ミラー回路を有することができる。
電流記憶回路の場合においては、トランジスタT31のゲ
ート電極とドレイン電極の間か又はトランジスタT31の
ゲート電極とトランジスタT32のゲート電極の間と同時
に、トランジスタT30のゲート電極とトランジスタT33の
ゲート電極の間にスイッチを含むことが有益である。
路は、すべて第９図に示したような、あるいはここで開
示したように改装された電流運搬機回路により代用され
たそれらの出力電流を差動電流が形成する２個の補助出
力分枝を有する電流ミラー回路を有することができる。
電流記憶回路の場合においては、トランジスタT31のゲ
ート電極とドレイン電極の間か又はトランジスタT31の
ゲート電極とトランジスタT32のゲート電極の間と同時
に、トランジスタT30のゲート電極とトランジスタT33の
ゲート電極の間にスイッチを含むことが有益である。
この開示を読むことによって、もっと他の修正もこの
技術に熟達した人々にとっては明らかであろう。そのよ
うな修正は、電気又は電子回路及びその構成部品の設計
及び使用においてすでに知られており且つここにすでに
説明した特徴の代わりにあるいはそれに加えて使用でき
るその他の特徴を伴うことができる。特許請求の範囲は
この出願では特徴の特有な組み合わせに対して策定した
けれども、本出願の開示の範囲は、それがいずれかの請
求範囲中で現に請求してあるとの同じ発明に関連してい
るか否かに拘わらず、またそれが本発明が軽減するのと
同じいずれかの又はすべての技術問題を軽減するか否か
に拘わらず、ここに明示的であれ暗示的にであれ開示し
た何らかの新奇な特徴又は新奇な特徴の組み合わせ、あ
るいは本技術に熟達した人々には明白な一つ又はそれ以
上の特徴の何らかの一般化をも含み得ることは理解すべ
きである。本出願人はここに、本出願又はそれから得ら
れる何らかの別の出願の係属中に、そのような特徴とそ
のような特徴の組み合わせの両方又はいずれか一方に対
して新しい特許請求の範囲を策定するかも知れぬことを
予告しておく。
技術に熟達した人々にとっては明らかであろう。そのよ
うな修正は、電気又は電子回路及びその構成部品の設計
及び使用においてすでに知られており且つここにすでに
説明した特徴の代わりにあるいはそれに加えて使用でき
るその他の特徴を伴うことができる。特許請求の範囲は
この出願では特徴の特有な組み合わせに対して策定した
けれども、本出願の開示の範囲は、それがいずれかの請
求範囲中で現に請求してあるとの同じ発明に関連してい
るか否かに拘わらず、またそれが本発明が軽減するのと
同じいずれかの又はすべての技術問題を軽減するか否か
に拘わらず、ここに明示的であれ暗示的にであれ開示し
た何らかの新奇な特徴又は新奇な特徴の組み合わせ、あ
るいは本技術に熟達した人々には明白な一つ又はそれ以
上の特徴の何らかの一般化をも含み得ることは理解すべ
きである。本出願人はここに、本出願又はそれから得ら
れる何らかの別の出願の係属中に、そのような特徴とそ
のような特徴の組み合わせの両方又はいずれか一方に対
して新しい特許請求の範囲を策定するかも知れぬことを
予告しておく。
第１図はサンプリングされたアナログ電気信号を処理す
るための本発明による回路装置の一実施例を簡略ブロッ
ク図で示し、 第２図は本発明による回路装置に使用するのに適する電
流ミラー回路の第１実施例を示し、 第３図は本発明による回路装置に使用するのに適する電
流ミラー回路の第２実施例を示し、 第４図は第３図に示したごとき電流ミラー回路を含む電
流スケーリング回路の第１実施例を示し、 第５図は第２図に示したごとき電流ミラー回路を含む電
流スケーリング回路の第２実施例を示し、 第６図は第３図に示したごとき電流ミラー回路を含む電
流スケーリング回路の第３実施例を示し、 第７図は第２図に示したごとき電流ミラー回路を含む電
流スケーリング回路の第４実施例を示し、 第８図は本発明によるアナログ電流記憶回路を示し、ま
た 第９図は本発明による回路装置に使用するための電流ス
ケーリング手段を形成するのに適した電流運搬機回路の
一実施例を示す。 1,4,10,20,300……入力端子 ２……差異形成回路 3,5,14,27,105,115,305……出力端子 6,8……スケーリング回路 ７……電流記憶回路 ９……結合回路 11,15,21,24,25,26,28,101,111,202,205,206,212,215,2
16,301,304……電流源 12,22,34,102,203,302……正の供給母線 13,23,33,103,204,303……負の供給母線 30……ｘ入力端子 31……ｙ入力端子 32……ｚ入力端子 100,200……第１入力端子 106,107,116,117……線 110,210……第２入力端子 201……第１出力端子 211……第２出力端子 CM1〜CM14……電流ミラー回路 C300,C301……コンデンサ S300,S301……スイッチ T1〜T308……電界効果トランジスタ
るための本発明による回路装置の一実施例を簡略ブロッ
ク図で示し、 第２図は本発明による回路装置に使用するのに適する電
流ミラー回路の第１実施例を示し、 第３図は本発明による回路装置に使用するのに適する電
流ミラー回路の第２実施例を示し、 第４図は第３図に示したごとき電流ミラー回路を含む電
流スケーリング回路の第１実施例を示し、 第５図は第２図に示したごとき電流ミラー回路を含む電
流スケーリング回路の第２実施例を示し、 第６図は第３図に示したごとき電流ミラー回路を含む電
流スケーリング回路の第３実施例を示し、 第７図は第２図に示したごとき電流ミラー回路を含む電
流スケーリング回路の第４実施例を示し、 第８図は本発明によるアナログ電流記憶回路を示し、ま
た 第９図は本発明による回路装置に使用するための電流ス
ケーリング手段を形成するのに適した電流運搬機回路の
一実施例を示す。 1,4,10,20,300……入力端子 ２……差異形成回路 3,5,14,27,105,115,305……出力端子 6,8……スケーリング回路 ７……電流記憶回路 ９……結合回路 11,15,21,24,25,26,28,101,111,202,205,206,212,215,2
16,301,304……電流源 12,22,34,102,203,302……正の供給母線 13,23,33,103,204,303……負の供給母線 30……ｘ入力端子 31……ｙ入力端子 32……ｚ入力端子 100,200……第１入力端子 106,107,116,117……線 110,210……第２入力端子 201……第１出力端子 211……第２出力端子 CM1〜CM14……電流ミラー回路 C300,C301……コンデンサ S300,S301……スイッチ T1〜T308……電界効果トランジスタ
フロントページの続き (56)参考文献 特開 平１−102797（ＪＰ，Ａ) 特開 平１−196911（ＪＰ，Ａ) 特開 平１−102798（ＪＰ，Ａ) 特開 昭60−235514（ＪＰ，Ａ) 特開 昭51−109754（ＪＰ，Ａ) 特開 昭60−20605（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/34 - 3/347 G05F 3/26
Claims (9)
- 【請求項１】回路装置が所定の比率で現在のサンプル期
間の入力サンプル電流を１回又はそれ以上前のサンプル
期間の１個又は複数の入力サンプル電流から得られた電
流と結合する手段及び連続するサンプル期間中に前記結
合手段により発生した結合された電流として又はその電
流から処理された出力信号を得る手段を具えて、各サン
プルが電流の形態である、サンプリングされたアナログ
電気信号処理用回路装置であって、そこでこの回路装置
が更にスケーリングされるべき電流を受け取る第１分枝
と受け取った電流に比例する第１及び第２補助出力電流
を発生する第２及び第３分枝とを具える電流をスケーリ
ングする手段と、第１及び第２補助出力電流の間の差を
形成する手段、及び前記電流スケーリング手段の出力端
子へ前記差電流を供給する手段を具えたサンプリングさ
れたアナログ電気信号処理用回路装置。 - 【請求項２】前記電流をスケーリングする手段が、ダイ
オード接続された第１電界効果トランジスタにより形成
された入力分枝と、第２電界効果トランジスタで形成さ
れた第１補助出力分枝、及び第３電界効果トランジスタ
で形成された第２補助出力分枝とを具えた電流ミラー回
路と、第１及び第２補助出力分枝の電流の間の差を形成
する手段、及び電流ミラー回路の出力端子へ前記差電流
を供給する手段とを具えた、請求項１記載のサンプリン
グされたアナログ電気信号処理用回路装置。 - 【請求項３】前記差を形成する手段が、補助出力分枝の
一方で発生した電流を反転する手段及びこの反転された
電流と他方の補助出力分枝からの電流とが印加される合
計する接合点を具えた、請求項２記載のサンプリングさ
れたアナログ電気信号処理用回路装置。 - 【請求項４】前記反転回路が、前記第1,第２及び第３ト
ランジスタと反対の導電型のトランジスタで形成された
別の電流ミラー回路を具え、前記補助出力分枝の一方の
出力がこの別の電流ミラー回路の入力端子へ供給され、
この別の電流ミラー回路の出力端子が前記合計する接合
点へ結合される、請求項３記載のサンプリングされたア
ナログ電気信号処理用回路装置。 - 【請求項５】前記電流をスケーリングする手段が、スケ
ーリングされるべき電流を受け取るための入力分枝へ接
続されたｘ入力端子と、基準電位へ接続されたｙ入力端
子と、この受け取られた電流に比例する第１及び第２補
助出力電流を発生するための第１及び第２補助出力分枝
とを具えた電流運搬機回路と、前記第１及び第２補助出
力電流の間の差を形成する手段、及び前記電流運搬機回
路のｚ出力端子へ前記差電流を供給する手段とを具えて
いる、請求項１記載のサンプリングされたアナログ電流
信号処理用回路装置。 - 【請求項６】前記電流スケーリング手段が、前記入力分
枝を前記補助出力分枝から定期的に絶縁する手段と、前
記補助出力分枝が入力分枝から絶縁された場合に前記補
助出力分枝中に流れる電流を維持する手段とを具える、
請求項１〜５のうちいずれか１項記載のサンプリングさ
れたアナログ電流信号処理用回路装置。 - 【請求項７】請求項２〜４のうちのいずれか１項に依存
する場合に、前記絶縁手段がクロック信号によって制御
されるスイッチを具え、且つ前記維持手段がコンデンサ
を具えた、請求項６記載のサンプリングされたアナログ
電流信号処理用回路装置。 - 【請求項８】コンデンサが第２電界効果トランジスタの
ソース電極とゲート電極との間に接続された、請求項７
記載のサンプリングされたアナログ電流信号処理用回路
装置。 - 【請求項９】双方向入力電流からスケーリングされた双
方向出力電流を発生するように配設された電流スケーリ
ング手段を含み、該電流スケーリング手段が、単一方向
電流を発生するためにバイアス電流を双方向入力電流に
加える手段と、この単一方向電流をスケーリングする手
段、及び出力双方向電流を発生するために適当にスケー
リングされたバイアス電流を前記スケーリングされた単
一方向電流から減じる手段とを具える、請求項１〜８の
うちのいずれか１項記載のサンプリングされたアナログ
電流信号処理用回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8828668.7 | 1988-12-08 | ||
| GB8828668A GB2225912B (en) | 1988-12-08 | 1988-12-08 | Current mirror circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02223208A JPH02223208A (ja) | 1990-09-05 |
| JP2798453B2 true JP2798453B2 (ja) | 1998-09-17 |
Family
ID=10648172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1320373A Expired - Lifetime JP2798453B2 (ja) | 1988-12-08 | 1989-12-08 | サンプリングされたアナログ電気信号処理用回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5028822A (ja) |
| EP (1) | EP0372648B1 (ja) |
| JP (1) | JP2798453B2 (ja) |
| DE (1) | DE68921965T2 (ja) |
| GB (1) | GB2225912B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2235799A (en) * | 1989-09-06 | 1991-03-13 | Philips Electronic Associated | Differentiator circuit |
| US5124666A (en) * | 1991-03-04 | 1992-06-23 | Industrial Technology Research Institute | CMOS current convevor and its filter applications |
| US5296752A (en) * | 1991-05-08 | 1994-03-22 | U.S. Philips Corporation | Current memory cell |
| US5594390A (en) * | 1995-11-27 | 1997-01-14 | National Semiconductor Corporation | Reduced area, first order R-C filters using current conveyors |
| US5841316A (en) * | 1996-05-24 | 1998-11-24 | Shau; Jeng-Jye | Analog signal processing circuit for generating automatic-gain controlled reference-signal-biased output signals |
| FR2774232B1 (fr) * | 1998-01-26 | 2000-02-25 | Alsthom Cge Alcatel | Dispositif de generation d'impulsions de courant a faible bruit, comparateur de phase, synthetiseur et utilisation correspondants |
| US6094037A (en) * | 1998-06-18 | 2000-07-25 | International Business Machines Corporation | Feedback apparatus including ultra low valve current source |
| TW535364B (en) * | 2002-06-14 | 2003-06-01 | Au Optronics Corp | Digital-to-analog converted circuit for a display |
| US7504814B2 (en) * | 2006-09-18 | 2009-03-17 | Analog Integrations Corporation | Current generating apparatus and feedback-controlled system utilizing the current generating apparatus |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3619798A (en) * | 1969-11-20 | 1971-11-09 | Canadian Patents Dev | Three-port electrical network |
| DE3213838A1 (de) * | 1982-04-15 | 1983-10-27 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Integrierte schaltungsanordung mit einem spannungs-strom-wandler |
| JPH0656935B2 (ja) * | 1982-04-24 | 1994-07-27 | 日本電装株式会社 | 定電流制御回路 |
| US4573177A (en) * | 1984-02-06 | 1986-02-25 | The United States Of America As Represented By The Secretary Of The Air Force | Bi-directional current differencer for complementary charge coupled device (CCD) outputs |
| EP0189894A3 (en) * | 1985-01-29 | 1987-04-15 | Omron Tateisi Electronics Co. | Basic circuitry particularly for construction of multivalued logic systems |
| GB2213011B (en) * | 1987-09-16 | 1991-09-25 | Philips Electronic Associated | A method of and a circuit arrangement for processing sampled analogue electricals |
| GB2209895B (en) * | 1987-09-16 | 1991-09-25 | Philips Electronic Associated | A circuit arrangement for storing sampled analogue electrical currents |
| GB2214018A (en) * | 1987-12-23 | 1989-08-23 | Philips Electronic Associated | Current mirror circuit arrangement |
-
1988
- 1988-12-08 GB GB8828668A patent/GB2225912B/en not_active Expired - Fee Related
-
1989
- 1989-11-22 US US07/441,140 patent/US5028822A/en not_active Expired - Fee Related
- 1989-12-04 EP EP89203068A patent/EP0372648B1/en not_active Expired - Lifetime
- 1989-12-04 DE DE68921965T patent/DE68921965T2/de not_active Expired - Fee Related
- 1989-12-08 JP JP1320373A patent/JP2798453B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68921965D1 (de) | 1995-05-04 |
| GB2225912B (en) | 1993-09-08 |
| EP0372648A2 (en) | 1990-06-13 |
| EP0372648A3 (en) | 1991-09-11 |
| JPH02223208A (ja) | 1990-09-05 |
| DE68921965T2 (de) | 1995-10-26 |
| GB2225912A (en) | 1990-06-13 |
| GB8828668D0 (en) | 1989-01-11 |
| US5028822A (en) | 1991-07-02 |
| EP0372648B1 (en) | 1995-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5113129A (en) | Apparatus for processing sample analog electrical signals | |
| US4897596A (en) | Circuit arrangement for processing sampled analogue electrical signals | |
| JP3167130B2 (ja) | 積分回路 | |
| US5055719A (en) | Current conveyor circuit | |
| EP0608936A2 (en) | Current memory | |
| US5012133A (en) | Circuit arrangement for processing sampled analog electrical signals | |
| JP2798453B2 (ja) | サンプリングされたアナログ電気信号処理用回路装置 | |
| CN113484595A (zh) | 一种用于存内运算的存算单元的电流读出系统及方法 | |
| WO2021196233A1 (zh) | 低压差线性稳压电路 | |
| JPH06162793A (ja) | 電圧記憶回路 | |
| US5059832A (en) | Switched current integrator circuit | |
| US5689205A (en) | Switched current differentiator | |
| EP0848852B1 (en) | Current memory | |
| Shah et al. | A new high speed low distortion switched-current cell | |
| WO1997048102A1 (en) | A METHOD AND DEVICE FOR PROCESSING SAMPLED ANALOGUE SIGNALS IN DIGITAL BiCMOS PROCESS | |
| Cujec et al. | An optimized bit cell design for a pipelined current-mode algorithmic A/D converter | |
| Rout et al. | Design of 1 V switched-current cells in standard CMOS process | |
| JPH11507458A (ja) | ２つの電気量を比較するための回路装置 | |
| WO1998054728A1 (en) | Current memory and circuit arrangement comprising current memories | |
| Jonsson et al. | Clock-Feedthrough Compensated First-Generation SI Circuit Design | |
| GB2298979A (en) | Pipeline ADC with scaled elements | |
| JPS63200397A (ja) | サンプルホ−ルド回路 | |
| JPS63263699A (ja) | サンプルホ−ルド回路 | |
| Zweigle et al. | High accuracy switched-current circuits using an improved dynamic mirror | |
| JPH0721959B2 (ja) | サンプルホールド回路 |