JP2797885B2 - 半導体集積回路用受動素子およびその製造方法 - Google Patents
半導体集積回路用受動素子およびその製造方法Info
- Publication number
- JP2797885B2 JP2797885B2 JP6492293A JP6492293A JP2797885B2 JP 2797885 B2 JP2797885 B2 JP 2797885B2 JP 6492293 A JP6492293 A JP 6492293A JP 6492293 A JP6492293 A JP 6492293A JP 2797885 B2 JP2797885 B2 JP 2797885B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- integrated circuit
- film
- capacitor
- layer metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電解効果トランジスタ
の集積回路に用いる金属−絶縁物−金属容量素子または
金属薄膜抵抗素子の製造方法に関するものである。
の集積回路に用いる金属−絶縁物−金属容量素子または
金属薄膜抵抗素子の製造方法に関するものである。
【０００２】
【従来の技術】化合物半導体集積回路を例にとると、容
量素子を形成する場合の容量素子絶縁物質としては、従
来ＳｉＮ膜を用いていた。しかしながら、比誘電率が
７.２と小さいことから、数１０ｐＦ程度の大容量値を
得るためには大面積を必要とし、結果としてチップ面積
の増大、チップ価格の増大につながってしまう。これに
対して比誘電率の高い絶縁物質の容量素子への適用が検
討されている。その一例として酸化タンタル（比誘電率
２２〜２５）がある（特開昭６０−５５５５号公報）。
量素子を形成する場合の容量素子絶縁物質としては、従
来ＳｉＮ膜を用いていた。しかしながら、比誘電率が
７.２と小さいことから、数１０ｐＦ程度の大容量値を
得るためには大面積を必要とし、結果としてチップ面積
の増大、チップ価格の増大につながってしまう。これに
対して比誘電率の高い絶縁物質の容量素子への適用が検
討されている。その一例として酸化タンタル（比誘電率
２２〜２５）がある（特開昭６０−５５５５号公報）。
【０００３】しかしながら酸化タンタルを用いた場合に
は、同じ膜厚ではＳｉＮ膜を用いた場合よりもリーク電
流が増加してしまうため、用いる回路の構成にも依存す
るが、ＳｉＮに比べ２〜３倍の膜厚を必要とし、結果と
して容量素子の占有面積としては殆ど変わらなくなり、
容量素子に高誘電体を用いたメリットが殆ど現われな
い。
は、同じ膜厚ではＳｉＮ膜を用いた場合よりもリーク電
流が増加してしまうため、用いる回路の構成にも依存す
るが、ＳｉＮに比べ２〜３倍の膜厚を必要とし、結果と
して容量素子の占有面積としては殆ど変わらなくなり、
容量素子に高誘電体を用いたメリットが殆ど現われな
い。
【０００４】これに対して、Ｔｉの酸化物を含んだ絶縁
物質はＴａの酸化物と異なり、さらに高い比誘電率が得
られる。これはＴｉの結晶内の変位量がＴａに比べはる
かに大きく、それによって作り出される双極子モーメン
トも大きくなるためである。特にＳｒＴｉＯ3（比誘電
率１００〜３００）を用いた場合には、比誘電率がＳｉ
Ｎの１４〜４２倍であるのに対し、リーク電流を低減す
るための膜厚の増加はＳｉＮの４倍程度で充分であるた
め、ＳｒＴｉＯ3を用いることにより面積はＳｉＮを用
いた場合の１／３．５〜１／１０．５に縮小することが
可能となり、前記酸化タンタルで実現が困難であった容
量素子面積の縮小が十分可能となる。また、同時にキュ
リー温度が７５Ｋ程度と非常に低いため、常温では分極
反転現象を起こさない。そのため、特にＧＨｚ以上の高
周波領域での動作の必要な回路に適している。しかしな
がら前記絶縁物質と容量素子の容量素子第１層及び第２
層金属との形成後の熱反応によるリーク電流の増加がさ
らに顕著となる。
物質はＴａの酸化物と異なり、さらに高い比誘電率が得
られる。これはＴｉの結晶内の変位量がＴａに比べはる
かに大きく、それによって作り出される双極子モーメン
トも大きくなるためである。特にＳｒＴｉＯ3（比誘電
率１００〜３００）を用いた場合には、比誘電率がＳｉ
Ｎの１４〜４２倍であるのに対し、リーク電流を低減す
るための膜厚の増加はＳｉＮの４倍程度で充分であるた
め、ＳｒＴｉＯ3を用いることにより面積はＳｉＮを用
いた場合の１／３．５〜１／１０．５に縮小することが
可能となり、前記酸化タンタルで実現が困難であった容
量素子面積の縮小が十分可能となる。また、同時にキュ
リー温度が７５Ｋ程度と非常に低いため、常温では分極
反転現象を起こさない。そのため、特にＧＨｚ以上の高
周波領域での動作の必要な回路に適している。しかしな
がら前記絶縁物質と容量素子の容量素子第１層及び第２
層金属との形成後の熱反応によるリーク電流の増加がさ
らに顕著となる。
【０００５】この原因としては、図５に示すように第２
層金属１０としてＴｉ，Ｎｉ，Ａｌ等の酸化されやすい
金属を用いた場合には、熱処理等によりＳｒＴｉＯ3薄
膜３中の酸素が第２層金属中に拡散し、前記ＳｒＴｉＯ
3薄膜中に酸素欠損欠陥１２を発生させているという現
象が考えられる。そしてその結果、前記欠損欠陥１２を
通じて電流が伝導してしまい、耐圧特性の劣化につなが
っていると考えられる。
層金属１０としてＴｉ，Ｎｉ，Ａｌ等の酸化されやすい
金属を用いた場合には、熱処理等によりＳｒＴｉＯ3薄
膜３中の酸素が第２層金属中に拡散し、前記ＳｒＴｉＯ
3薄膜中に酸素欠損欠陥１２を発生させているという現
象が考えられる。そしてその結果、前記欠損欠陥１２を
通じて電流が伝導してしまい、耐圧特性の劣化につなが
っていると考えられる。
【０００６】また、受動素子として容量素子と金属薄膜
抵抗とを集積化しようとする場合には。その工程を別々
に行なう場合には工程数の増加は不可欠となる。そこ
で、別の金属形成工程と同時に行なって工程数の削減を
図ろうと鑑みるが、特開昭６３−２０２９５１号公報の
様にゲート金属と同時形成を試みた場合には、形成後８
００℃程度のアニール工程を行なわねばならない。
抵抗とを集積化しようとする場合には。その工程を別々
に行なう場合には工程数の増加は不可欠となる。そこ
で、別の金属形成工程と同時に行なって工程数の削減を
図ろうと鑑みるが、特開昭６３−２０２９５１号公報の
様にゲート金属と同時形成を試みた場合には、形成後８
００℃程度のアニール工程を行なわねばならない。
【０００７】
【発明が解決しようとする課題】まずＴｉの酸化物によ
り構成される高誘電体絶縁物質を用いた容量素子の第２
層金属として、界面反応の小さい金属であるＡｕやＰｔ
等の貴金属を用いた場合には、シート抵抗値が非常に小
さいために本発明のように同時に金属薄膜抵抗素子を形
成しようとする場合、その抵抗値を制御する方法として
膜厚を変化させなければならず、たとえ５０ｎｍの膜厚
で作成したとしても、そのシート抵抗値は１Ω／□以下
であり、特に高抵抗素子を作成する場合に於いて膜厚及
びパターン寸法の制御において高い精度が必要となり、
作成できる抵抗値も上限がある。このため抵抗素子の制
御性、再現性に問題が生じる。
り構成される高誘電体絶縁物質を用いた容量素子の第２
層金属として、界面反応の小さい金属であるＡｕやＰｔ
等の貴金属を用いた場合には、シート抵抗値が非常に小
さいために本発明のように同時に金属薄膜抵抗素子を形
成しようとする場合、その抵抗値を制御する方法として
膜厚を変化させなければならず、たとえ５０ｎｍの膜厚
で作成したとしても、そのシート抵抗値は１Ω／□以下
であり、特に高抵抗素子を作成する場合に於いて膜厚及
びパターン寸法の制御において高い精度が必要となり、
作成できる抵抗値も上限がある。このため抵抗素子の制
御性、再現性に問題が生じる。
【０００８】また同時に、前記貴金属を用いた場合には
絶縁物質との間の密着性の低下の問題が生じ、プロセス
を進行する場合あるいは上層保護膜を堆積した後長時間
放置した場合に、上層保護膜のストレスにより第２層金
属と絶縁膜との界面での剥がれが生じ、歩留まりの低下
を招いたり、吸湿して絶縁特性が変動する等の問題が生
じる。
絶縁物質との間の密着性の低下の問題が生じ、プロセス
を進行する場合あるいは上層保護膜を堆積した後長時間
放置した場合に、上層保護膜のストレスにより第２層金
属と絶縁膜との界面での剥がれが生じ、歩留まりの低下
を招いたり、吸湿して絶縁特性が変動する等の問題が生
じる。
【０００９】また、金属薄膜抵抗を同時形成する場合
に、前記文献（特開昭６３−２０２９５１）の様に形成
後アニール工程を行なうことにより、金属薄膜抵抗内の
窒素の含有量が変化し、抵抗値の変動を招いてしまい、
高精度の抵抗値を得ることができない。また、容量素子
第１層金属と同時形成を行なおうとした場合には、容量
素子絶縁物質の加工法にもよるが、前記加工によって金
属表面が変性し抵抗値に影響を及ぼしてしまう。
に、前記文献（特開昭６３−２０２９５１）の様に形成
後アニール工程を行なうことにより、金属薄膜抵抗内の
窒素の含有量が変化し、抵抗値の変動を招いてしまい、
高精度の抵抗値を得ることができない。また、容量素子
第１層金属と同時形成を行なおうとした場合には、容量
素子絶縁物質の加工法にもよるが、前記加工によって金
属表面が変性し抵抗値に影響を及ぼしてしまう。
【００１０】本発明はかかる点にかんがみてなされたも
ので、窒素を含有する高融点金属を用いて容量素子第２
層金属を形成する工程と金属薄膜抵抗素子を同時に形成
する製造方法を用いる事により、形成後の処理温度の低
化が図れ、任意の抵抗値を制御性良く作成することを目
的とする。
ので、窒素を含有する高融点金属を用いて容量素子第２
層金属を形成する工程と金属薄膜抵抗素子を同時に形成
する製造方法を用いる事により、形成後の処理温度の低
化が図れ、任意の抵抗値を制御性良く作成することを目
的とする。
【００１１】また同時に窒素を含有する高融点金属を用
いることにより、容量素子絶縁物質であるＴｉの酸化物
と第２層金属界面の密着性を高め、かつ前記界面での熱
反応を抑制することを実現する。さらに、２種類の素子
を同時形成する事により、工程数の削減を実現する。
いることにより、容量素子絶縁物質であるＴｉの酸化物
と第２層金属界面の密着性を高め、かつ前記界面での熱
反応を抑制することを実現する。さらに、２種類の素子
を同時形成する事により、工程数の削減を実現する。
【００１２】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体主面上に集積回路素子として容量素
子を形成する工程に於いて、容量素子絶縁物質としてＴ
ｉの酸化物により構成される絶縁物を用いる工程を行な
い、その後、窒素を含む高融点金属を用いて容量素子第
２層金属を形成する工程と同時に、前記高融点金属を用
いて金属薄膜抵抗素子を形成する工程を行なう。
するために、半導体主面上に集積回路素子として容量素
子を形成する工程に於いて、容量素子絶縁物質としてＴ
ｉの酸化物により構成される絶縁物を用いる工程を行な
い、その後、窒素を含む高融点金属を用いて容量素子第
２層金属を形成する工程と同時に、前記高融点金属を用
いて金属薄膜抵抗素子を形成する工程を行なう。
【００１３】
【作用】本発明は上記した手段により、半導体集積回路
容量素子及び金属薄膜抵抗素子を抵抗素子の抵抗値を制
御性良く作成することが可能となる。かつＴｉの酸化物
により構成される絶縁物を用いた容量素子の場合、プロ
セス処理時の熱処理による絶縁物質の耐圧特性の劣化が
なく、絶縁物と第２層金属の密着性が高く、高い歩留ま
りが実現でき、かつ信頼性に優れる容量素子を形成する
ことが可能となる。
容量素子及び金属薄膜抵抗素子を抵抗素子の抵抗値を制
御性良く作成することが可能となる。かつＴｉの酸化物
により構成される絶縁物を用いた容量素子の場合、プロ
セス処理時の熱処理による絶縁物質の耐圧特性の劣化が
なく、絶縁物と第２層金属の密着性が高く、高い歩留ま
りが実現でき、かつ信頼性に優れる容量素子を形成する
ことが可能となる。
【００１４】
【実施例】以下、図面を用いて本発明について説明を加
える。また、容量素子絶縁膜としては、本発明による効
果が顕著に認められるＳｒＴｉＯ3膜を例に用いて説明
を行なう。
える。また、容量素子絶縁膜としては、本発明による効
果が顕著に認められるＳｒＴｉＯ3膜を例に用いて説明
を行なう。
【００１５】図１は本発明の工程断面図を示したもので
ある。図１（ａ）はＧａＡｓ主面１上に層間絶縁膜Ｓｉ
Ｎ１ａを堆積した表面に容量素子第１層金属としてＴｉ
／Ｐｔ２及び絶縁物としてＳｒＴｉＯ3３を全面堆積し
た工程を示している。図１（ｂ）は前記絶縁物３及び前
記第１層金属２を順次加工形成する工程を示している。
図１（ｃ）は容量素子第２層金属４ａ及び金属薄膜抵抗
素子４ｂとしてＷＳｉＮ薄膜４をスパッタリング法によ
り１００ｎｍ堆積した工程を示している。この場合の膜
のシート抵抗値はＷＳｉＮのスパッタリング堆積時の堆
積圧力を制御することにより膜中に混入するＮの含有量
を変化させて制御を行なう。本実施例の場合、堆積圧力
を５ｍＴｏｒｒから２５ｍＴｏｒｒまで変動させること
により、ＷＳｉＮ薄膜の膜厚１００ｎｍあたりのシート
抵抗値を６０から１０００Ω／□まで変化させることが
可能となる。また、シート抵抗値の制御方法としてスパ
ッタリングガスであるＡｒとＮ2のガス流量比を変化さ
せることによっても制御可能であることは言うまでもな
い。図１（ｄ）は前記ＷＳｉＮ薄膜４をＣＦ4ガスによ
りドライエッチングし、容量素子第２層金属４ａ及び金
属薄膜抵抗素子４ｂを形成した工程を示している。図１
（ｅ）は前記素子上に保護膜としてＳｉＯ2膜５を５０
０ｎｍ堆積し、配線接続用貫孔６をＨＦのウェットエッ
チングにより形成した工程を示している。この後上層配
線を形成し各素子間の配線を行なうことにより集積回路
内への集積が可能となる。
ある。図１（ａ）はＧａＡｓ主面１上に層間絶縁膜Ｓｉ
Ｎ１ａを堆積した表面に容量素子第１層金属としてＴｉ
／Ｐｔ２及び絶縁物としてＳｒＴｉＯ3３を全面堆積し
た工程を示している。図１（ｂ）は前記絶縁物３及び前
記第１層金属２を順次加工形成する工程を示している。
図１（ｃ）は容量素子第２層金属４ａ及び金属薄膜抵抗
素子４ｂとしてＷＳｉＮ薄膜４をスパッタリング法によ
り１００ｎｍ堆積した工程を示している。この場合の膜
のシート抵抗値はＷＳｉＮのスパッタリング堆積時の堆
積圧力を制御することにより膜中に混入するＮの含有量
を変化させて制御を行なう。本実施例の場合、堆積圧力
を５ｍＴｏｒｒから２５ｍＴｏｒｒまで変動させること
により、ＷＳｉＮ薄膜の膜厚１００ｎｍあたりのシート
抵抗値を６０から１０００Ω／□まで変化させることが
可能となる。また、シート抵抗値の制御方法としてスパ
ッタリングガスであるＡｒとＮ2のガス流量比を変化さ
せることによっても制御可能であることは言うまでもな
い。図１（ｄ）は前記ＷＳｉＮ薄膜４をＣＦ4ガスによ
りドライエッチングし、容量素子第２層金属４ａ及び金
属薄膜抵抗素子４ｂを形成した工程を示している。図１
（ｅ）は前記素子上に保護膜としてＳｉＯ2膜５を５０
０ｎｍ堆積し、配線接続用貫孔６をＨＦのウェットエッ
チングにより形成した工程を示している。この後上層配
線を形成し各素子間の配線を行なうことにより集積回路
内への集積が可能となる。
【００１６】上記実施例では保護膜にＳｉＯ2膜５を採
用したが、その代わりにＳｉＮ膜を採用した場合におい
ても同様の効果が得られることは言うまでもない。ただ
し、この場合には配線接続用貫孔６をＣＦ4ガス等を用
いたリアクティブイオンエッチングにより形成すること
が一般的であるため、高融点金属面への貫孔６貫通面に
はＣＦ4リアクティブイオンエッチングストッパー層と
してＡｌ等の金属を配する工程が必要となる。
用したが、その代わりにＳｉＮ膜を採用した場合におい
ても同様の効果が得られることは言うまでもない。ただ
し、この場合には配線接続用貫孔６をＣＦ4ガス等を用
いたリアクティブイオンエッチングにより形成すること
が一般的であるため、高融点金属面への貫孔６貫通面に
はＣＦ4リアクティブイオンエッチングストッパー層と
してＡｌ等の金属を配する工程が必要となる。
【００１７】本発明による工程を行なうことにより、従
来容量素子と金属薄膜抵抗を別々に形成していた工程が
一度に行なうことが可能となり、工程数の削減が可能と
なる。すなわち、本発明の場合、１）第１層金属２の堆
積、２）第１層金属２の加工、３）絶縁物３の堆積、
４）絶縁物３の加工、５）第２層金属すなわち薄膜抵抗
金属４の堆積、６）前記金属４の加工、７）保護膜５の
堆積、８）配線接続貫孔６の形成と図１に示す素子を作
成するまで８工程を要する。また、図２に示すような金
属薄膜抵抗直下に絶縁物質が残る構造にした場合には前
記４）工程と６）工程を同時に行う事が可能となり、さ
らに１工程低減する事ができる。これに対し、従来の工
程を図３に示すが、従来の場合は１）第１層金属２の堆
積、２）第１層金属２の加工、３）絶縁物３の堆積、
４）第２層金属４の堆積、５）第２層金属４及び絶縁物
３の加工、６）薄膜抵抗金属５の堆積、７）薄膜抵抗金
属５の加工、８）保護膜５の堆積、９）配線接続貫孔６
の形成と９工程を要し、本発明により１ないしは２工程
の削減が図られる。
来容量素子と金属薄膜抵抗を別々に形成していた工程が
一度に行なうことが可能となり、工程数の削減が可能と
なる。すなわち、本発明の場合、１）第１層金属２の堆
積、２）第１層金属２の加工、３）絶縁物３の堆積、
４）絶縁物３の加工、５）第２層金属すなわち薄膜抵抗
金属４の堆積、６）前記金属４の加工、７）保護膜５の
堆積、８）配線接続貫孔６の形成と図１に示す素子を作
成するまで８工程を要する。また、図２に示すような金
属薄膜抵抗直下に絶縁物質が残る構造にした場合には前
記４）工程と６）工程を同時に行う事が可能となり、さ
らに１工程低減する事ができる。これに対し、従来の工
程を図３に示すが、従来の場合は１）第１層金属２の堆
積、２）第１層金属２の加工、３）絶縁物３の堆積、
４）第２層金属４の堆積、５）第２層金属４及び絶縁物
３の加工、６）薄膜抵抗金属５の堆積、７）薄膜抵抗金
属５の加工、８）保護膜５の堆積、９）配線接続貫孔６
の形成と９工程を要し、本発明により１ないしは２工程
の削減が図られる。
【００１８】また、ＳｒＴｉＯ3容量素子の上層金属と
してＴｉやＡｌ等を用いた場合は、数１００℃の熱処理
によって金属／ＳｒＴｉＯ3界面が反応し、絶縁特性が
大幅に劣化する（アイヒ゛ーエムシ゛ャーナルオフ゛リサーチアント゛テ゛ヘ゛ロッフ゜メン
ト,W.B.Pennebaker:IBM J. Res. Develop. 13, 686 (196
9)）。また、熱反応を起こさないＡｕやＰｔ等を用いた
場合は、密着性が悪いため上層金属の剥がれが発生しや
すく、作成工程中あるいは素子作成後の信頼性において
問題が生じる。
してＴｉやＡｌ等を用いた場合は、数１００℃の熱処理
によって金属／ＳｒＴｉＯ3界面が反応し、絶縁特性が
大幅に劣化する（アイヒ゛ーエムシ゛ャーナルオフ゛リサーチアント゛テ゛ヘ゛ロッフ゜メン
ト,W.B.Pennebaker:IBM J. Res. Develop. 13, 686 (196
9)）。また、熱反応を起こさないＡｕやＰｔ等を用いた
場合は、密着性が悪いため上層金属の剥がれが発生しや
すく、作成工程中あるいは素子作成後の信頼性において
問題が生じる。
【００１９】これらに対して、本発明によるＷＳｉＮ膜
を上層金属膜として用いた場合には、上層金属を堆積し
た後の３００℃，１５分間のＡｒ雰囲気中での熱処理に
対してもその電流電圧特性には全く変化が現れない（図
４参照）。これは、ＷＳｉＮがすでに窒化されており、
酸化されにくくなっているため、絶縁物３と第２層金属
４ａとの反応が起こらないと考えられる。また、Ｐｔや
Ａｕでは剥離してしまう超音波洗浄処理を行った場合で
も、膜の密着性が良好なため、全く剥離することがな
い。ここで、この熱処理条件は保護絶縁膜５を堆積する
温度、時間の代表例として示した条件である。これらの
事から、本発明を用いる事により従来よりプロセス処理
の自由度（熱処理温度、超音波洗浄の導入）を増加する
事ができ、かつ、上層保護膜を堆積した場合のストレス
による上層金属の剥離現象がより起こりにくくなるた
め、歩留まりの向上が実現され、かつ信頼性がより向上
される事は明白である。なお、第１層金属のＰｔと容量
素子絶縁物質との間の密着性は、堆積法としてスパッタ
リング法を用いているため高い密着性が得られる。
を上層金属膜として用いた場合には、上層金属を堆積し
た後の３００℃，１５分間のＡｒ雰囲気中での熱処理に
対してもその電流電圧特性には全く変化が現れない（図
４参照）。これは、ＷＳｉＮがすでに窒化されており、
酸化されにくくなっているため、絶縁物３と第２層金属
４ａとの反応が起こらないと考えられる。また、Ｐｔや
Ａｕでは剥離してしまう超音波洗浄処理を行った場合で
も、膜の密着性が良好なため、全く剥離することがな
い。ここで、この熱処理条件は保護絶縁膜５を堆積する
温度、時間の代表例として示した条件である。これらの
事から、本発明を用いる事により従来よりプロセス処理
の自由度（熱処理温度、超音波洗浄の導入）を増加する
事ができ、かつ、上層保護膜を堆積した場合のストレス
による上層金属の剥離現象がより起こりにくくなるた
め、歩留まりの向上が実現され、かつ信頼性がより向上
される事は明白である。なお、第１層金属のＰｔと容量
素子絶縁物質との間の密着性は、堆積法としてスパッタ
リング法を用いているため高い密着性が得られる。
【００２０】また、金属薄膜抵抗形成後、基板の温度は
保護膜堆積温度である３００℃程度にしか上昇しないた
め、金属薄膜抵抗値の変動は全くない。
保護膜堆積温度である３００℃程度にしか上昇しないた
め、金属薄膜抵抗値の変動は全くない。
【００２１】なお、本実施例は基板としてＧａＡｓを例
にして述べたが、Ｓｉ基板を用いた回路においても同様
の効果が得られることは言うまでもない。同様に容量素
子絶縁物質３としてＳｒＴｉＯ3以外にもＢａXＳｒ1ーX
ＴｉＯ3（Ｘ＝０〜１）でも同様の効果が得られる。さ
らに窒素を含む高融点金属４としてはＴｉ−Ｏ及びＳｒ
−Ｏ結合の還元反応を起こさない化合物であれば良いた
め、ＷＳｉＮ以外にもＷＮが本発明に用いることが可能
である。
にして述べたが、Ｓｉ基板を用いた回路においても同様
の効果が得られることは言うまでもない。同様に容量素
子絶縁物質３としてＳｒＴｉＯ3以外にもＢａXＳｒ1ーX
ＴｉＯ3（Ｘ＝０〜１）でも同様の効果が得られる。さ
らに窒素を含む高融点金属４としてはＴｉ−Ｏ及びＳｒ
−Ｏ結合の還元反応を起こさない化合物であれば良いた
め、ＷＳｉＮ以外にもＷＮが本発明に用いることが可能
である。
【００２２】
【発明の効果】以上述べてきた様に、本発明により次の
効果がもたらされる。 １）容量素子第２層金属として窒素を含む高融点金属を
用い、前記容量素子第２層金属と同時に金属薄膜抵抗素
子を形成する事により、作成工程数を低減する事が可能
となり、同時に金属薄膜抵抗値を精度良く実現できる。 ２）容量素子第２層金属として窒素を含む高融点金属
を、Ｔｉの酸化物により構成される絶縁物を用いた容量
素子に適用する事により、作成工程上の３００℃以下の
熱処理に対し、絶縁物質の電流電圧特性の変動の無い良
好な容量素子絶縁特性を保持する事が可能となる。 ３）容量素子第２層金属として窒素を含む高融点金属
を、Ｔｉの酸化物により構成される絶縁物を用いた容量
素子に適用する事により、絶縁物と第２層金属の密着性
を向上させる事が可能となり、作成工程の自由度が増加
し、歩留まりの向上が実現され、かつ信頼性も向上す
る。
効果がもたらされる。 １）容量素子第２層金属として窒素を含む高融点金属を
用い、前記容量素子第２層金属と同時に金属薄膜抵抗素
子を形成する事により、作成工程数を低減する事が可能
となり、同時に金属薄膜抵抗値を精度良く実現できる。 ２）容量素子第２層金属として窒素を含む高融点金属
を、Ｔｉの酸化物により構成される絶縁物を用いた容量
素子に適用する事により、作成工程上の３００℃以下の
熱処理に対し、絶縁物質の電流電圧特性の変動の無い良
好な容量素子絶縁特性を保持する事が可能となる。 ３）容量素子第２層金属として窒素を含む高融点金属
を、Ｔｉの酸化物により構成される絶縁物を用いた容量
素子に適用する事により、絶縁物と第２層金属の密着性
を向上させる事が可能となり、作成工程の自由度が増加
し、歩留まりの向上が実現され、かつ信頼性も向上す
る。
【図１】本発明の半導体装置の製造方法を示す工程断面
図
図
【図２】本発明の工程数をさらに削減した場合の素子の
断面を示した図
断面を示した図
【図３】従来の半導体装置の製造方法を示す工程断面図
【図４】本発明と従来の方法を用いた場合の、３００
℃、１５分間の熱処理前後における電流密度−電界強度
特性の変化の図
℃、１５分間の熱処理前後における電流密度−電界強度
特性の変化の図
【図５】従来の第２層金属を用いた場合の絶縁膜と第２
層金属間の界面で発生している反応を示した概念図
層金属間の界面で発生している反応を示した概念図
１ 半導体 １ａ 半導体主面上に堆積した絶縁物 ２ 容量素子第１層金属 ３ 容量素子絶縁物質 ４ 窒素を含む高融点金属 ４ａ 容量素子第２層金属 ４ｂ 金属薄膜抵抗素子 ５ 上層保護膜 ６ 配線接続用貫孔 ７ 第２層金属堆積直後の容量素子の電流電圧特性（第
２層金属はＴｉ／Ａｕ及びＷＳｉＮの双方とも変わりが
ない） ８ 本発明を用いた場合の３００℃、１５分間の熱処理
後の電流電圧特性 ９ 第２層金属としてＴｉ／Ａｕを用いた場合の３００
℃、１５分間の熱処理後の電流電圧特性 １０ 従来例の第２層金属（Ｔｉ／Ａｕ） １１ ＳｒＴｉＯ3薄膜から脱離する酸素原子 １２ 従来例で発生すると考えられる酸素欠損欠陥
２層金属はＴｉ／Ａｕ及びＷＳｉＮの双方とも変わりが
ない） ８ 本発明を用いた場合の３００℃、１５分間の熱処理
後の電流電圧特性 ９ 第２層金属としてＴｉ／Ａｕを用いた場合の３００
℃、１５分間の熱処理後の電流電圧特性 １０ 従来例の第２層金属（Ｔｉ／Ａｕ） １１ ＳｒＴｉＯ3薄膜から脱離する酸素原子 １２ 従来例で発生すると考えられる酸素欠損欠陥
Claims (5)
- 【請求項１】半導体主面上に集積回路素子として容量素
子を形成する工程に於いて、容量素子絶縁物質としてＴ
ｉの酸化物により構成される絶縁物を形成する工程と、
前記絶縁物質上の容量素子第２層金属として窒素を含む
高融点金属を用いる工程とを有することを特徴とする半
導体集積回路用受動素子の製造方法。 - 【請求項２】半導体主面上に集積回路素子として容量素
子及び金属薄膜抵抗を形成する工程において、前記容量
素子第２層金属と、金属薄膜抵抗とを同時に形成するこ
とを特徴とする半導体集積回路用受動素子の製造方法。 - 【請求項３】容量素子第２層金属及び金属薄膜抵抗とし
て窒素を含む高融点金属を用いることを特徴とする請求
項２記載の半導体集積回路用受動素子の製造方法。 - 【請求項４】容量素子絶縁物質としてＴｉの酸化物を用
いることを特徴とする請求項２または３記載の半導体集
積回路用受動素子の製造方法。 - 【請求項５】半導体主面上に集積回路用素子として形成
される容量素子において、容量素子絶縁物質としてＴｉ
の酸化物により構成される絶縁物を用い、前記絶縁物質
上の容量素子第２層金属として窒素を含む高融点金属を
用いたことを特徴とする半導体集積回路用受動素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6492293A JP2797885B2 (ja) | 1992-10-20 | 1993-03-24 | 半導体集積回路用受動素子およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-281392 | 1992-10-20 | ||
| JP28139292 | 1992-10-20 | ||
| JP6492293A JP2797885B2 (ja) | 1992-10-20 | 1993-03-24 | 半導体集積回路用受動素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188367A JPH06188367A (ja) | 1994-07-08 |
| JP2797885B2 true JP2797885B2 (ja) | 1998-09-17 |
Family
ID=26406054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6492293A Expired - Fee Related JP2797885B2 (ja) | 1992-10-20 | 1993-03-24 | 半導体集積回路用受動素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797885B2 (ja) |
-
1993
- 1993-03-24 JP JP6492293A patent/JP2797885B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06188367A (ja) | 1994-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3383188B2 (ja) | 強誘電体キャパシタデバイスおよびその製造方法 | |
| US5122477A (en) | Method of manufacturing a semiconductor device comprising capacitors which form memory elements and comprise a ferroelectric dielectric material having multilayer lower and upper electrodes | |
| US4423087A (en) | Thin film capacitor with a dual bottom electrode structure | |
| KR100356348B1 (ko) | 기산화 고 유전상수 재료로 만든 전극 | |
| KR100187601B1 (ko) | 반도체장치 및 그 제조방법 | |
| US4471405A (en) | Thin film capacitor with a dual bottom electrode structure | |
| KR100386539B1 (ko) | 산화된 내열 금속 동반 장벽을 갖는 복합체 이리듐 장벽구조 및 그의 제조방법 | |
| JPS6349907B2 (ja) | ||
| US5440174A (en) | Plurality of passive elements in a semiconductor integrated circuit and semiconductor integrated circuit in which passive elements are arranged | |
| JP2000208744A (ja) | 五酸化タンタル層を用いた集積回路用コンデンサを製造するための方法 | |
| US5723171A (en) | Integrated circuit electrode structure and process for fabricating same | |
| US6746912B2 (en) | MIM capacitor and manufacturing method therefor | |
| JP4906597B2 (ja) | 半導体キャパシタ構造 | |
| US6700171B2 (en) | Gate dielectric | |
| US7545625B2 (en) | Electrode for thin film capacitor devices | |
| JP2797885B2 (ja) | 半導体集積回路用受動素子およびその製造方法 | |
| JP2874512B2 (ja) | 薄膜キャパシタ及びその製造方法 | |
| US20030060007A1 (en) | Semiconductor device and method of fabricating the same | |
| US20020033493A1 (en) | Semiconductor storage device and its manufacturing method | |
| JPH08293581A (ja) | 強誘電体薄膜キャパシタ | |
| JP3408019B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH05326314A (ja) | 薄膜キャパシタ | |
| KR0144167B1 (ko) | 확산 배리어의 기능을 갖는 반도체 소자의 전극형성방법 | |
| JP3172665B2 (ja) | 誘電体薄膜キャパシタ素子及びその製造方法 | |
| JP2850903B2 (ja) | 薄膜キャパシタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |