JP2794323B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JP2794323B2 JP2794323B2 JP2099265A JP9926590A JP2794323B2 JP 2794323 B2 JP2794323 B2 JP 2794323B2 JP 2099265 A JP2099265 A JP 2099265A JP 9926590 A JP9926590 A JP 9926590A JP 2794323 B2 JP2794323 B2 JP 2794323B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、各画素間に蓄積時間差が生じないように
した、電荷変調素子（Charge Modulation Device:以下C
MDと略称する）を画素として用いたシャッター付の固体
撮像装置に関する。
した、電荷変調素子（Charge Modulation Device:以下C
MDと略称する）を画素として用いたシャッター付の固体
撮像装置に関する。
従来、MIS型受光・蓄積部を有し、且つ内部増幅機能
を有する受光素子の一つとしてCMDが知られている。こ
のCMDは、半導体層の表面に、該表面と平行にソース・
ドレイン電流が流れるようにソース領域及びドレイン領
域を形成し、該ソース・ドレイン領域間の半導体層の表
面に絶縁層を介してゲート電極を設けて構成されてい
る。
を有する受光素子の一つとしてCMDが知られている。こ
のCMDは、半導体層の表面に、該表面と平行にソース・
ドレイン電流が流れるようにソース領域及びドレイン領
域を形成し、該ソース・ドレイン領域間の半導体層の表
面に絶縁層を介してゲート電極を設けて構成されてい
る。
かかるCMDを画素として用い、これをマトリクス状に
配列してなる固体撮像装置が提案されている。この固体
撮像装置における画素選択方式には、ドレイン・ゲート
選択方式，ソース・ゲート選択方式及びソース・ドレイ
ン選択方式の３つの選択方式があり、そのうちソース・
ゲート選択方式がアレイ面積の縮小化の点で最も有望と
されている。
配列してなる固体撮像装置が提案されている。この固体
撮像装置における画素選択方式には、ドレイン・ゲート
選択方式，ソース・ゲート選択方式及びソース・ドレイ
ン選択方式の３つの選択方式があり、そのうちソース・
ゲート選択方式がアレイ面積の縮小化の点で最も有望と
されている。
ソース・ゲート選択方式を用いてソースフォロワー読
み出し構成としたCMD固体撮像装置に関しては、例えば
特開昭61−136388号，特開昭61−245677号において本件
発明者らにより提案がなされており、次にその構成につ
いて説明を行う。
み出し構成としたCMD固体撮像装置に関しては、例えば
特開昭61−136388号，特開昭61−245677号において本件
発明者らにより提案がなされており、次にその構成につ
いて説明を行う。
第４図は、上記提案された固体撮像装置を示す回路構
成図である。各画素を構成するCMD11−11,11−12,・・
・・・11−mnはマトリクス状に配列し、その各ドレイン
には共通にビデオ電圧VDD（＞０）を印加する。Ｘ方向
に配列された各行のCMD群のゲート端子は、行ライン12
−1,12−2,・・・・・12−ｍにそれぞれ接続し、Ｙ方向
に配列されたCMD群のソース端子は、列ライン13−1,13
−2,・・・・・13−ｎにそれぞれ接続する。列ライン13
−1,13−2,・・・・・13−ｎは、それぞれ列選択用トラ
ンジスタ14−1,14−2,・・・・・14−ｎ及び反選択用ト
ランジスタ15−1,15−2,・・・・・15−ｎを介して、ビ
デオライン16及び電圧Ｖ（≧０）が印加されたライン17
にそれぞれ共通に接続する。ビデオライン16は負荷抵抗
18を介して接地し、その負荷抵抗18とビデオライン16と
の接続点から出力端子19を経て信号を読み出すようにし
ている。
成図である。各画素を構成するCMD11−11,11−12,・・
・・・11−mnはマトリクス状に配列し、その各ドレイン
には共通にビデオ電圧VDD（＞０）を印加する。Ｘ方向
に配列された各行のCMD群のゲート端子は、行ライン12
−1,12−2,・・・・・12−ｍにそれぞれ接続し、Ｙ方向
に配列されたCMD群のソース端子は、列ライン13−1,13
−2,・・・・・13−ｎにそれぞれ接続する。列ライン13
−1,13−2,・・・・・13−ｎは、それぞれ列選択用トラ
ンジスタ14−1,14−2,・・・・・14−ｎ及び反選択用ト
ランジスタ15−1,15−2,・・・・・15−ｎを介して、ビ
デオライン16及び電圧Ｖ（≧０）が印加されたライン17
にそれぞれ共通に接続する。ビデオライン16は負荷抵抗
18を介して接地し、その負荷抵抗18とビデオライン16と
の接続点から出力端子19を経て信号を読み出すようにし
ている。
また、行ライン12−1,12−2,・・・・・12−ｍは垂直
走査回路20に接続して、それぞれ信号φG1，φG2，・・
・・・．φGmを印加し、列選択用トランジスタ14−1,14
−2,・・・・・14−ｎ及び反選択用トランジスタ15−1,
15−2,・・・・・15−ｎのゲート端子は、水平走査回路
21に接続して、それぞれ水平走査信号φS1，φS2，・・
・・・・φSn及び各々の反転信号を印加する。なお、各
CMDは同一基板上に形成し、その基板には基板電圧Vsub1
（＜０）を印加する。
走査回路20に接続して、それぞれ信号φG1，φG2，・・
・・・．φGmを印加し、列選択用トランジスタ14−1,14
−2,・・・・・14−ｎ及び反選択用トランジスタ15−1,
15−2,・・・・・15−ｎのゲート端子は、水平走査回路
21に接続して、それぞれ水平走査信号φS1，φS2，・・
・・・・φSn及び各々の反転信号を印加する。なお、各
CMDは同一基板上に形成し、その基板には基板電圧Vsub1
（＜０）を印加する。
第５図は、第４図に示す固体撮像装置の動作を説明す
るための信号波形図である。行ライン12−1,12−2,・・
・・・12−ｍに印加する行選択ゲート印加信号φG1，φ
G2，・・・・・φGmは、小さい振幅の読み出しゲート電
圧Vgrと、それより大きい振幅のリセット電圧VRよりな
り、一つの行ラインの走査期間tHの間はVgr、次の行ラ
インの水平走査に移るまでの水平ブランキング期間tBL
はVRの値になるように設定されている。更に水平ブラン
キング期間tBLにおいて、読み出し行ライン以外の行ラ
インには、偽信号抑圧のためVgrの近傍の電圧を印加
し、読み出し時に不必要な正孔を基板に掃き出すように
している。（特開昭61−136388号参照） また、列選択用トランジスタ14−1,14−2,・・・・・
14−ｎのゲート端子に印加する水平走査信号φS1，
φS2，・・・・・φSnは、列ライン13−1,13−2,・・・
・・13−ｎを選択するための信号で、低レベルは列選択
用トランジスタ14−1,14−2,・・・・・14−ｎをオフ、
反選択用トランジスタ15−1,15−2,・・・・・15−ｎを
オン、高レベルは列選択用トランジスタをオン、反選択
用トランジスタをオフする電圧値になるように設定す
る。なお、第５図に示す信号波形図はライン17に印加す
る電圧Ｖが０ボルトのとき、すなわちライン17を接地し
たときのもので、Ｖ＞０のときは信号φG1，φG2，・・
・・・φGmの波形において、リセット電圧VRは正の方に
大きくする。
るための信号波形図である。行ライン12−1,12−2,・・
・・・12−ｍに印加する行選択ゲート印加信号φG1，φ
G2，・・・・・φGmは、小さい振幅の読み出しゲート電
圧Vgrと、それより大きい振幅のリセット電圧VRよりな
り、一つの行ラインの走査期間tHの間はVgr、次の行ラ
インの水平走査に移るまでの水平ブランキング期間tBL
はVRの値になるように設定されている。更に水平ブラン
キング期間tBLにおいて、読み出し行ライン以外の行ラ
インには、偽信号抑圧のためVgrの近傍の電圧を印加
し、読み出し時に不必要な正孔を基板に掃き出すように
している。（特開昭61−136388号参照） また、列選択用トランジスタ14−1,14−2,・・・・・
14−ｎのゲート端子に印加する水平走査信号φS1，
φS2，・・・・・φSnは、列ライン13−1,13−2,・・・
・・13−ｎを選択するための信号で、低レベルは列選択
用トランジスタ14−1,14−2,・・・・・14−ｎをオフ、
反選択用トランジスタ15−1,15−2,・・・・・15−ｎを
オン、高レベルは列選択用トランジスタをオン、反選択
用トランジスタをオフする電圧値になるように設定す
る。なお、第５図に示す信号波形図はライン17に印加す
る電圧Ｖが０ボルトのとき、すなわちライン17を接地し
たときのもので、Ｖ＞０のときは信号φG1，φG2，・・
・・・φGmの波形において、リセット電圧VRは正の方に
大きくする。
次にこのように構成されている固体撮像装置の動作に
ついて説明する。垂直走査回路20の作動により、信号φ
G1が読み出しゲート電圧Vgrになると、行ライン12−１
に接続されたCMD11−11,11−12,・・・・・・11−1nが
選択され、水平走査回路21より出力される信号φS1，φ
S2，・・・・・φSnにより、列選択用トランジスタ14−
1,14−2,・・・・・14−ｎが順次オンすると、CMD11−1
1,11−12,・・・・・・11−1nの光蓄積信号がビデオラ
イン16を経て出力端子19から順次出力される。続いて、
このCMD群は、信号φG1がリセット電圧VRになった時に
一斉にリセットされる。次いで、信号φG2がVgrとなる
と、行ライン12−２に接続されたCMD11−11,11−12,・
・・・・11−2nが選択され、信号φS1，φS2，・・・・
・φSnにより、CMD11−11,11−12,・・・・・・11−2n
の光蓄積信号が順次読み出され、続いて一斉にリセット
される。以下同様にして順次各画素の信号が読み出さ
れ、１フィールドのビデオ信号が得られるようになって
いる。
ついて説明する。垂直走査回路20の作動により、信号φ
G1が読み出しゲート電圧Vgrになると、行ライン12−１
に接続されたCMD11−11,11−12,・・・・・・11−1nが
選択され、水平走査回路21より出力される信号φS1，φ
S2，・・・・・φSnにより、列選択用トランジスタ14−
1,14−2,・・・・・14−ｎが順次オンすると、CMD11−1
1,11−12,・・・・・・11−1nの光蓄積信号がビデオラ
イン16を経て出力端子19から順次出力される。続いて、
このCMD群は、信号φG1がリセット電圧VRになった時に
一斉にリセットされる。次いで、信号φG2がVgrとなる
と、行ライン12−２に接続されたCMD11−11,11−12,・
・・・・11−2nが選択され、信号φS1，φS2，・・・・
・φSnにより、CMD11−11,11−12,・・・・・・11−2n
の光蓄積信号が順次読み出され、続いて一斉にリセット
される。以下同様にして順次各画素の信号が読み出さ
れ、１フィールドのビデオ信号が得られるようになって
いる。
次にシャッター動作について説明する。第６図は、こ
のCMD固体撮像装置におけるシャッター動作を説明する
ための、行選択ゲート印加パルス信号のタイミング図で
ある。通常のシャッター動作では、NTSC方式の動作にお
いてフレーム蓄積の場合、1/30秒より速いシャッターを
切りたい時には、当該画素が読み出される周期（1/30
秒）中に、リセット動作を行うことによって達成され
る。すなわち第６図のゲート印加信号φGm-1，φGmに示
すように、所望の水平ブランキング期間（tBL）に印加
ゲート電位をリセット電圧VRに上げ、一行の画素を一括
してリセットを行う。
のCMD固体撮像装置におけるシャッター動作を説明する
ための、行選択ゲート印加パルス信号のタイミング図で
ある。通常のシャッター動作では、NTSC方式の動作にお
いてフレーム蓄積の場合、1/30秒より速いシャッターを
切りたい時には、当該画素が読み出される周期（1/30
秒）中に、リセット動作を行うことによって達成され
る。すなわち第６図のゲート印加信号φGm-1，φGmに示
すように、所望の水平ブランキング期間（tBL）に印加
ゲート電位をリセット電圧VRに上げ、一行の画素を一括
してリセットを行う。
例えばフレーム蓄積において、100行先のゲート行ラ
インを水平ブランキング期間内にリセット電圧VRとした
場合、NTSC方式の行数は488であるから、（1/30）×（1
00/488）1/150secの露光時間を有するシャッター動作
が可能となる。
インを水平ブランキング期間内にリセット電圧VRとした
場合、NTSC方式の行数は488であるから、（1/30）×（1
00/488）1/150secの露光時間を有するシャッター動作
が可能となる。
ところで上記従来のCMD固体撮像装置におけるシャッ
ター動作は、リセット動作を一行一括で行っているた
め、同一行における両端の画素の蓄積時間差は、フレー
ム蓄積においては、水平走査線数（CMD固体撮像装置の
行数に対応）を500本とした場合、（1/30）×1/500）
66μsecとなる。
ター動作は、リセット動作を一行一括で行っているた
め、同一行における両端の画素の蓄積時間差は、フレー
ム蓄積においては、水平走査線数（CMD固体撮像装置の
行数に対応）を500本とした場合、（1/30）×1/500）
66μsecとなる。
非シャッター動作時には、蓄積時間は1/30secである
から、同一行両端の画素の蓄積時間比は、99.8％となり
事実上無視できるが、シャッタースピードが高速化され
るにつれ、両端画素の蓄積時間差は無視できなくなる。
例えば、1/2000秒（＝500μsec）のシャッターでは、両
端の画素の露光量差は10％程度になり、蓄積時間差が無
視できなくなる。
から、同一行両端の画素の蓄積時間比は、99.8％となり
事実上無視できるが、シャッタースピードが高速化され
るにつれ、両端画素の蓄積時間差は無視できなくなる。
例えば、1/2000秒（＝500μsec）のシャッターでは、両
端の画素の露光量差は10％程度になり、蓄積時間差が無
視できなくなる。
本発明は、従来のCMD固体撮像装置における上記問題
点を解消するためになされたもので、全画素の露光量を
一定にし蓄積時間差をなくしたシャッター付の固体撮像
装置を提供することを目的とする。
点を解消するためになされたもので、全画素の露光量を
一定にし蓄積時間差をなくしたシャッター付の固体撮像
装置を提供することを目的とする。
上記問題点を解決するため、本発明は、CMD画素を多
数マトリクス状に配列したアレイと、該アレイの各画素
をソース・ゲート選択方式により順次選択して出力信号
を読み出す走査手段とを備えた固体撮像装置において、
各画素の読み出し後ソース列ラインに蓄積ゲート電位よ
り大きく、読み出し電位近傍の電位よりも低い負電位を
印加して各画素のリセットを行う点順次読み出しリセッ
ト手段と、各画素の読み出し動作に先駆けて、シャッタ
ー蓄積時間に対応するゲート行ラインの印加電位を、前
記点順次読み出しリセット手段による点順次リセット実
行時間に読み出し電位とし、該点順次リセット実行時間
以外の読み出し時間は蓄積ゲート電位とするシャッター
手段を設けて構成するものである。
数マトリクス状に配列したアレイと、該アレイの各画素
をソース・ゲート選択方式により順次選択して出力信号
を読み出す走査手段とを備えた固体撮像装置において、
各画素の読み出し後ソース列ラインに蓄積ゲート電位よ
り大きく、読み出し電位近傍の電位よりも低い負電位を
印加して各画素のリセットを行う点順次読み出しリセッ
ト手段と、各画素の読み出し動作に先駆けて、シャッタ
ー蓄積時間に対応するゲート行ラインの印加電位を、前
記点順次読み出しリセット手段による点順次リセット実
行時間に読み出し電位とし、該点順次リセット実行時間
以外の読み出し時間は蓄積ゲート電位とするシャッター
手段を設けて構成するものである。
このように構成した固体撮像装置においては、点順次
読み出しリセット手段により、一画素毎の読み出し動作
及び一画素毎のリセット動作が行われ、シャッター手段
により、前記点順次読み出しリセット手段によって所定
画素のリセット動作が行われる時間に、当該所定画素の
列ラインに接続され且つシャッター蓄積時間に対応する
他のゲート行ラインに接続されている画素のリセット動
作が行われる。これによりシャッター付の一画素読み出
し，一画素リセット方式のCMD固体撮像装置が達成さ
れ、同一行に配列されている異例の画素に対して露光時
間差が生ずるのが有効に防止される。〔実施例〕 実施例の説明に先立ち、まず本発明で適用する点順次
読み出しリセット方式について説明する。
読み出しリセット手段により、一画素毎の読み出し動作
及び一画素毎のリセット動作が行われ、シャッター手段
により、前記点順次読み出しリセット手段によって所定
画素のリセット動作が行われる時間に、当該所定画素の
列ラインに接続され且つシャッター蓄積時間に対応する
他のゲート行ラインに接続されている画素のリセット動
作が行われる。これによりシャッター付の一画素読み出
し，一画素リセット方式のCMD固体撮像装置が達成さ
れ、同一行に配列されている異例の画素に対して露光時
間差が生ずるのが有効に防止される。〔実施例〕 実施例の説明に先立ち、まず本発明で適用する点順次
読み出しリセット方式について説明する。
先に述べたように、従来のCMD固体撮像装置において
は、リセット動作を一行一括で行い、読み出し動作は一
画素毎に行うようにしているため、同一行異例の画素の
蓄積時間差が生じる。原理的には、かかる蓄積時間差を
なくす方法としては、リセット動作及び読み出し動作と
も、一行一括で行う方式と、リセット動作及び読み出し
動作とも、一画素毎に行う方式が考えられる。
は、リセット動作を一行一括で行い、読み出し動作は一
画素毎に行うようにしているため、同一行異例の画素の
蓄積時間差が生じる。原理的には、かかる蓄積時間差を
なくす方法としては、リセット動作及び読み出し動作と
も、一行一括で行う方式と、リセット動作及び読み出し
動作とも、一画素毎に行う方式が考えられる。
本発明において適用する後者の一画素毎にリセットを
行うCMD固体撮像装置については、例えば特開昭60−220
674号において本件発明者らにより提案されており、第
１図にその回路構成図を示す。この回路構成は第４図に
示した従来のものと殆ど同一であるが、信号読み出し出
力端子19には、オンチップ回路あるいは外部回路によ
り、可変のソース電圧パルス列Vsが印加されるようにな
っている。
行うCMD固体撮像装置については、例えば特開昭60−220
674号において本件発明者らにより提案されており、第
１図にその回路構成図を示す。この回路構成は第４図に
示した従来のものと殆ど同一であるが、信号読み出し出
力端子19には、オンチップ回路あるいは外部回路によ
り、可変のソース電圧パルス列Vsが印加されるようにな
っている。
このCMD固体撮像装置を動作させるための駆動信号波
形図を第２図に示す。第５図に示した従来の駆動信号波
形と異なっている点は、行選択ゲート印加信号φG1，・
・・・・φG3において、水平ブランキング期間のリセッ
ト動作のためのリセット電圧VRのゲートパルスがなくな
っていることと、それに対応して一画素毎のリセットを
行うためにソース電圧パルス列Vsが加えられている点で
ある。
形図を第２図に示す。第５図に示した従来の駆動信号波
形と異なっている点は、行選択ゲート印加信号φG1，・
・・・・φG3において、水平ブランキング期間のリセッ
ト動作のためのリセット電圧VRのゲートパルスがなくな
っていることと、それに対応して一画素毎のリセットを
行うためにソース電圧パルス列Vsが加えられている点で
ある。
次に第２図の駆動信号波形図に基づいて読み出し動作
及びリセット動作の説明を行う。水平走査回路21からφ
S1，φS2，φS3が、順次ソース列ライン選択トランジス
タ14−1,14−2,・・・・・14−ｎのゲートに印加される
と、ゲート電圧Vgrが印加されたゲート行ライン（第２
図においては行ライン12−１）に接続されているCMD画
素のソース電流が順次出力端子19より読み出される。読
み出しの時刻は、第２図においてt1，t2，t3で示されて
おり、その時のソース電圧パルス列Vsの電位は、従来の
ものと同じく０となっている。
及びリセット動作の説明を行う。水平走査回路21からφ
S1，φS2，φS3が、順次ソース列ライン選択トランジス
タ14−1,14−2,・・・・・14−ｎのゲートに印加される
と、ゲート電圧Vgrが印加されたゲート行ライン（第２
図においては行ライン12−１）に接続されているCMD画
素のソース電流が順次出力端子19より読み出される。読
み出しの時刻は、第２図においてt1，t2，t3で示されて
おり、その時のソース電圧パルス列Vsの電位は、従来の
ものと同じく０となっている。
一画素が読み出された直後で、選択トランジスタ14−
1,14−2,・・・・・14−ｎがオン状態となっている状態
において、次いで出力端子19に負の電圧VS1が印加され
る。電圧VS1の値は、読み出しゲート電圧Vgr程度の電圧
であり、蓄積ゲート電位よりは正の方向の電位となって
いる。この負のソース電圧VS1が印加されることによ
り、読み出しゲート電圧にあるCMD画素は、表面伝導モ
ードとなり正孔は基板に掃き出される。この動作によ
り、読み出しゲート電圧Vgrが印加された行ラインの一
画素のCMDのみがリセットされる。そのリセット動作時
刻をt1′，t2′，t3′で示している。
1,14−2,・・・・・14−ｎがオン状態となっている状態
において、次いで出力端子19に負の電圧VS1が印加され
る。電圧VS1の値は、読み出しゲート電圧Vgr程度の電圧
であり、蓄積ゲート電位よりは正の方向の電位となって
いる。この負のソース電圧VS1が印加されることによ
り、読み出しゲート電圧にあるCMD画素は、表面伝導モ
ードとなり正孔は基板に掃き出される。この動作によ
り、読み出しゲート電圧Vgrが印加された行ラインの一
画素のCMDのみがリセットされる。そのリセット動作時
刻をt1′，t2′，t3′で示している。
以上のようにして、CMD固体撮像装置における点順次
読み出しリセット動作が実現されるが、本発明は、先に
述べたように、この点順次読み出しリセット方式を応用
し、シャッター蓄積時間に対応する行のゲート行ライン
を、読み出し動作に先駆けて読み出しゲート電位に設定
し、全画素における露光時間が一定になるようにするも
のである。
読み出しリセット動作が実現されるが、本発明は、先に
述べたように、この点順次読み出しリセット方式を応用
し、シャッター蓄積時間に対応する行のゲート行ライン
を、読み出し動作に先駆けて読み出しゲート電位に設定
し、全画素における露光時間が一定になるようにするも
のである。
次に本発明の実施例について説明する。本発明の回路
構成は第１図に示した点順次読み出しリセット方式の固
体撮像装置と同じであるので省略し、その駆動信号波形
図を第３図に示す。第３図において、行選択ゲート印加
信号φG1，φG2，φG3、水平走査信号φS1，φS2、ソー
ス電圧パルス列Vsについては、第２図に示したものと同
一であり、第２図に示した駆動信号波形図と異なる点
は、読み出しに先駆けてリセットを行う行ラインに印加
する行選択ゲート印加信号φGmにゲート印加パルス列を
形成している点である。
構成は第１図に示した点順次読み出しリセット方式の固
体撮像装置と同じであるので省略し、その駆動信号波形
図を第３図に示す。第３図において、行選択ゲート印加
信号φG1，φG2，φG3、水平走査信号φS1，φS2、ソー
ス電圧パルス列Vsについては、第２図に示したものと同
一であり、第２図に示した駆動信号波形図と異なる点
は、読み出しに先駆けてリセットを行う行ラインに印加
する行選択ゲート印加信号φGmにゲート印加パルス列を
形成している点である。
すなわち、ゲート印加信号φGmについては、画素CMD
の読み出し時間（t1，t2，・・・・・）中は、蓄積ゲー
ト電位Vgsとなっており、読み出し動作に続く一画素毎
のリセット時間（t1′，t2′，・・・・・・）には、読
み出し電位Vgrになるように形成されている。このよう
に読み出しに先駆けてシャッター動作のためリセット動
作を行う行のゲート印加信号φGmを、上記のように構成
することにより、画素CMDの読み出し期間中は、一画素
のみの信号が得られ、その画素のリセット期間中は、同
列の列ラインにつながるシャッター時間に対応する所望
の画素のみがリセットされることになる。これにより全
画素の露光量を一定にし、蓄積時間差をなくすことがで
きる。
の読み出し時間（t1，t2，・・・・・）中は、蓄積ゲー
ト電位Vgsとなっており、読み出し動作に続く一画素毎
のリセット時間（t1′，t2′，・・・・・・）には、読
み出し電位Vgrになるように形成されている。このよう
に読み出しに先駆けてシャッター動作のためリセット動
作を行う行のゲート印加信号φGmを、上記のように構成
することにより、画素CMDの読み出し期間中は、一画素
のみの信号が得られ、その画素のリセット期間中は、同
列の列ラインにつながるシャッター時間に対応する所望
の画素のみがリセットされることになる。これにより全
画素の露光量を一定にし、蓄積時間差をなくすことがで
きる。
上記実施例においては、画素としてCMDを用いたもの
について説明したが、本発明は、SIT等の他の増幅型の
受光素子を画素として用いた固体撮像装置にも適用が可
能である。
について説明したが、本発明は、SIT等の他の増幅型の
受光素子を画素として用いた固体撮像装置にも適用が可
能である。
以上実施例に基づいて説明したように、本発明によれ
ば、シャッター付の一画素読み出し，一画素リセット方
式のCMD固体撮像装置が実現でき、全画素の露光量が一
定となり、蓄積時間差が発生するという問題点を解消す
ることができる。
ば、シャッター付の一画素読み出し，一画素リセット方
式のCMD固体撮像装置が実現でき、全画素の露光量が一
定となり、蓄積時間差が発生するという問題点を解消す
ることができる。
第１図は、本発明において応用する点順次読み出しリセ
ット方式の固体撮像装置の構成例を示す回路構成図、第
２図は、第１図に示した固体撮像装置の駆動信号波形
図、第３図は、本発明に係る固体撮像装置の一実施例の
駆動信号波形を示す図、第４図は、従来のCMD固体撮像
装置の構成例を示す回路構成図、第５図は、その駆動信
号波形図、第６図は、そのシャッター動作を行わせるた
めの信号波形を示す図である。 図において、11−11,11−12,・・・・・11−mnは画素CM
D、12−1,12−2,・・・・・12−ｍは行ライン、13−1,1
3−2,・・・・・13−ｎは列ライン、14−1,14−2,・・
・・・14−ｎは列選択用トランジスタ、15−1,15−2,・
・・・・15−ｎは反選択用トランジスタ、16はビデオラ
イン、20は垂直走査回路、21は水平走査回路を示す。
ット方式の固体撮像装置の構成例を示す回路構成図、第
２図は、第１図に示した固体撮像装置の駆動信号波形
図、第３図は、本発明に係る固体撮像装置の一実施例の
駆動信号波形を示す図、第４図は、従来のCMD固体撮像
装置の構成例を示す回路構成図、第５図は、その駆動信
号波形図、第６図は、そのシャッター動作を行わせるた
めの信号波形を示す図である。 図において、11−11,11−12,・・・・・11−mnは画素CM
D、12−1,12−2,・・・・・12−ｍは行ライン、13−1,1
3−2,・・・・・13−ｎは列ライン、14−1,14−2,・・
・・・14−ｎは列選択用トランジスタ、15−1,15−2,・
・・・・15−ｎは反選択用トランジスタ、16はビデオラ
イン、20は垂直走査回路、21は水平走査回路を示す。
Claims (1)
- 【請求項１】半導体層の表面に、該表面と平行にソース
・ドレイン電流が流れるようにソース領域及びドレイン
領域を形成し、該ソース・ドレイン領域間の半導体層の
表面に絶縁層を介してゲート電極を設けて構成した電荷
変調素子を画素とし、該画素を多数マトリクス状に配列
したアレイと、該アレイの各画素をソース・ゲート選択
方式により順次選択して出力信号を読み出す走査手段と
を備えた固体撮像装置において、各画素の読み出し後ソ
ース列ラインに蓄積ゲート電位より大きく、読み出し電
位近傍の電位よりも低い負電位を印加して各画素のリセ
ットを行う点順次読み出しリセット手段と、各画素の読
み出し動作に先駆けて、シャッター蓄積時間に対応する
ゲート行ラインの印加電位を、前記点順次読み出しリセ
ット手段による点順次リセット実行時間に読み出し電位
とし、該点順次リセット実行時間以外の読み出し時間は
蓄積ゲート電位とするシャッター手段とを備えているこ
とを特徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099265A JP2794323B2 (ja) | 1990-04-17 | 1990-04-17 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099265A JP2794323B2 (ja) | 1990-04-17 | 1990-04-17 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04878A JPH04878A (ja) | 1992-01-06 |
| JP2794323B2 true JP2794323B2 (ja) | 1998-09-03 |
Family
ID=14242867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2099265A Expired - Fee Related JP2794323B2 (ja) | 1990-04-17 | 1990-04-17 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794323B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4274357A (en) * | 1979-11-26 | 1981-06-23 | Surf-Jet Corporation | Power operated surfboard |
| CN104685564B (zh) * | 2012-11-13 | 2017-06-20 | 华为技术有限公司 | 语音类问题检测方法及应用语音通信网络系统的网元设备 |
-
1990
- 1990-04-17 JP JP2099265A patent/JP2794323B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04878A (ja) | 1992-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |