JP2789474B2

JP2789474B2 - 利得制御回路

Info

Publication number: JP2789474B2
Application number: JP6594689A
Authority: JP
Inventors: 正之小笹; 友信木村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-03-20
Filing date: 1989-03-20
Publication date: 1998-08-20
Anticipated expiration: 2013-08-20
Also published as: JPH02246476A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は映像機器などの信号処理に適用される利得制
御回路に関するものである。

（従来の技術）近年、映像機器などの信号処理に利得制御回路が利用
されている。

第５図は従来の利得制御回路の構成図であり、11は信
号入力端、12は信号出力端、13は制御信号入力端、
（イ）は増幅器、（ホ）は制御回路、（リ）は水平同期
分離回路、（ヌ）は垂直同期分離回路、（ル）はデコー
ダ回路、（ヲ）はクロック発生器、（ニ）はゲート回路
である。

映像信号において、画面の明暗を調整して行うフェイ
ド効果等を得る場合、同期信号とクロマバースト信号を
残し、映像区間の信号を利得制御する。したがって、同
期信号とバースト信号とに利得制御を解除するゲートが
必要となる。そのゲート区間を基準クロックと水平同期
信号と垂直同期信号とデコーダとによって設定する。第
６図にNTSCのテレビ方式の場合の水平掃引区間のゲート
設定例を示す。クロックの周波数は14.31818MHzで、水
平同期信号によりリセットされる。この例は、カウント
120によりゲートをリセットし、カウント906でセットし
た例である。

（発明が解決しようとする課題）上記従来の構成では、高精度なクロック発生器と、大
規模なデコーダ回路が必要となる欠点があった。

すなわち、第６図に示すように、水晶発振器等によっ
て14.31818MHzのクロックを得なければならない。ま
た、デコーダ回路においても、水平同期については、91
0のカウントが必要であり、垂直同期について１フィー
ルドにつき238875のカウントが必要である。したがっ
て、フェイド効果等の利得制御を行うには、高密度なク
ロックと大規模なデコーダ回路によって制御の時間幅を
決定しなければならなかった。

本発明の目的は、映像信号中の同期信号とバースト信
号との利得制御を解除して、フェイドコントロールを可
能とすると共に、回路構成を簡素化できる利得制御回路
を提供することである。

（課題を解決するための手段）本発明の利得制御回路は、映像信号が入力される信号
入力端（１）と、映像信号を第１の基準電位（V₃）と比
較して、映像信号中の同期信号を抽出する第１の差動増
幅器（Q₁₄〜Q₁₇）と、第１の差動増幅器の第１の出力電
流をミラー反転する第１の電流ミラー回路（Q₁₈,Q₂₄）
と、コレクタに第１の抵抗器（R₁₀）を有し、第１の電
流ミラー回路と並列に動作する第１のトランジスタ（Q
₂₀）と、第１の差動増幅器の第２の出力電流をミラー反
転する第２の電流ミラー回路（Q₁₃,Q₂₃）と、第２の電
流ミラー回路の出力電流を更にミラー反転する第３の電
流ミラー回路（Q₂₁,Q₂₂）と、第１の電流ミラー回路の
出力端及び第３の電流ミラー回路の出力端の共通接続点
に接続されたコンデンサ（C₁）と、このコンデンサの電
位がベースに入力される第２のトランジスタ（Q₂₈）の
エミッタと第２の基準電位がベースに入力される第３の
トランジスタ（Q₂₅）のエミッタとを共通接続した第２
の差動増幅器（Q₂₈,Q₂₉）と、第１のトランジスタのコ
レクタ電位がベースに入力される第４のトランジスタ
（Q₂₆）のエミッタと第３の基準電位がベースに入力さ
れる第５のトランジスタ（Q₂₇）のエミッタとを共通接
続し、その共通接続点を第２のトランジスタのコレクタ
に接続した第３の差動増幅器（Q₂₆,Q₂₇）と、各コレク
タに順方向導通するダイオードを有し、エミッタ間を共
通接続した第６のトランジスタ（Q₃）及び第７のトラン
ジスタ（Q₄）からなり、第７のトランジスタのベースに
第４の基準電位（V₁）が与えられ、第６のトランジスタ
のベースに制御信号が与えられる第４の差動増幅器
（Q₃,Q₄）と、映像信号がベースに与えられる第８のト
ランジスタ（Q₁₁）のエミッタと、第５の基準電位
（V₂）がベースに与えられる第９のトランジスタ
（Q₁₂）のエミッタとを共通接続した第５の差動増幅器
と、一方のエミッタ共通接続点を第８のトランジスタの
コレクタに接続し、他方のエミッタ共通接続点を第９の
トランジスタのコレクタに接続した二重平衡型差動増幅
器（Q₇,Q₁₀）とからなる増幅器を備え、第６のトランジ
スタ（Q₃）のコレクタに接続された第２の抵抗器（R₂）
を介して二重平衡型差動増幅器の一方の入力端にバイア
スを与え、第７のトランジスタ（Q₄）のコレクタに接続
された第３の抵抗器（R₃）を介して二重平衡型差動増幅
器の他方の入力端にバイアスを与えると共に、第３のト
ランジスタ（Q₂₉）のコレクタ出力と第５のトランジス
タ（Q₂₇）のコレクタ出力とを合成した合成出力で二重
平衡型差動増幅器の一方の入力端をスイッチング制御
し、二重平衡型差動増幅器の出力端より出力信号を取り
出すものである。

（作用）本発明によれば、第１の差動増幅器（Q₁₄〜Q₁₇）は入
力される映像信号を第１の基準電圧と比較して、映像信
号から同期信号を抽出し、その同期信号に応じた出力電
流で第１の電流ミラー回数（Q₁₈,Q₂₄）及び第３の電流
ミラー回路（Q₂₁,Q₂₂）を駆動する。そして、第１の電
流ミラー回路及び第３の電流ミラー回路はコンデンサ
（C₁）に充電電流と放電電流とを与えて、同期信号のパ
ルス幅の期間中に放電し、それ以外の期間中に充電する
三角波の電圧波形（第４図ｃ参照）をコンデンサ（C₁）
の端子（第３図においてｃ点）に発生される。そして、
第２の差動増幅器（Q₂₈,Q₂₉）は、その三角波を第２の
基準電位と比較して、三角波の電位が第２の基準電位よ
り低い期間、第３のトランジスタ（Q₂₉）が導通し、同
期信号の後縁側を伸長するパルスを第３のトランジスタ
のコレクタに出力する。三角波の電位が第２の基準電位
に至らずに、第３のトランジスタが遮断状態から導通状
態に切り替わる以前の期間は、第３の差動増幅器（Q₂₆,
Q₂₇）が差動して、第５のトランジスタ（Q₂₇）を導通す
る。すると、第３のトランジスタ（Q₂₉）のコレクタと
第５のトランジスタ（Q₂₇）のコレクタとを共通接続し
た点（第３図においてｇ点）から合成出力が出力され、
この合成出力によって、同期信号とバースト信号とが含
まれる期間中は、第２の抵抗器（R₂）を接続した二重平
衡型差動増幅器（Q₇〜Q₁₀）の一方の入力端の電位を大
きく低下させ、他方の入力端のバイアス電圧のみで二重
平衡型差動増幅器（Q₇〜Q₁₀）を動作させるので、二重
平衡型差動増幅器の利得制御機能が解除され、映像信号
を減衰せずに出力する。それ以外の映像区間は、制御信
号に応じた２つのバイアス電圧が第４の差動増幅器
（Q₃,Q₄）から二重平衡型差動増幅器（Q₇〜Q₁₀）の両方
の入力端に与えられ、制御信号に応じた利得制御がなさ
れ、減衰した映像信号を出力するフェイドコントロール
ができる。

（実施例）本発明の一実施例を第１図ないし第４図に基づいて説
明する。

第１図は本発明の利得制御回路の構成を示すものであ
る。同図において、（イ）は増幅器、（ロ）は同期分離
回路、（ハ）はパルス幅伸張回路、（ニ）はゲート回
路、（ホ）は制御回路、１は信号入力端、２は信号出力
端であり、３は制御信号入力端である。

第２図は、第１図におけるパルス幅伸張回路（ハ）を
三角波発生器（ヘ）、波形整形器（ト）、および波形合
成器（チ）によって構成したものである。

第１図の信号入力端１より映像信号が入力され、同期
分離回路（ロ）により、ｂ点では映像信号の同期信号を
抽出する。パルス幅伸張回路（ハ）によって、同期分離
回路（ロ）で抽出された同期信号の時間幅をほぼ２倍に
伸ばす。制御信号入力端３より入力され、制御回路
（ホ）により変換された制御信号をゲート回路（ニ）で
パルス幅伸張回路（ハ）の出力信号に従いオンオフさせ
る。すなわち、伸張された同期信号区間において、増幅
器は制御を解除されて作動する。また、その他の区間に
おいて、増幅器は制御回路の出力にしたがった利得で作
動する。

次に、第２図により、パルス幅伸張回路について説明
する。同期信号を三角波発生器（ヘ）により立下り時
間、立上り時間がほぼ等しい三角波に変換する。その三
角波を波形整形器（ト）により、パルス波に変換する。
そのパルス波と同期信号を波形合成器（チ）により、伸
張された同期信号を得ることができる。

第３図は本発明の具体的な回路例を示すもので、ダイ
オード結線されたトランジスタQ₁,Q₂をコレクタに有
し、エミッタ間を抵抗器R₁で共通接続したトランジスタ
Q₃,Q₄による作動増幅器は、制御回路（ホ）を構成し、
動作電流は電流源I₁,I₂で設定され、制御信号入力端３
から入力される制御信号を電圧線V₁の基準電圧と比較し
て、制御信号のレベルに応じて変化するダイオード電圧
を生成し、そのダイオード電圧を出力する。

エミッタ間を抵抗器R₄で共通接続したトランジスタQ
₁₁,Q₁₂よりなる差動増幅器と、トランジスタQ₁₁,Q₁₂の
各コレクタにエミッタ共通接続点がそれぞれ接続された
二重平衡型差動増幅器（Q₇〜Q₁₀）と、そのコレクタ出
力をミラー結合するダイオードQ₅及びトランジスタQ₆と
によって、利得制御の可能な増幅器（イ）を構成し、信
号入力端１から入力される映像信号を電圧源V₂と比較し
て増幅し、抵抗器R₂,R₃を介して二重平衡型差動増幅器
の２つの入力端に与えられる制御回路（イ）の出力電圧
に応じて、トランジスタQ₁₁,Q₁₂のコレクタ電流の電流
分配比が可変され、回路利得が制御される。なお、トラ
ンジスタQ₆,Q₉のコレクタ共通接続点にエミッタを接続
したトランジスタQ₁₃は、ベース接地型増幅器をなし
て、利得制御された信号を更に増幅して、接地電位に近
い電位で出力信号を出力できるようにしている。

差動増幅器Q₁₄〜Q₁₇は、同期分離回路（ロ）をなし、
信号入力端１から入力される映像信号を電圧源V₃の基準
電圧と比較して、映像信号中の同期信号を抽出し、その
同期信号に応じて変化する出力電流を出力する。

トランジスタQ₁₆のコレクタ電流をミラー反転する電
流ミラー回路（ダイオードQ₁₈,トランジスタQ₂₄）と、
トランジスタQ₁₇のコレクタ電流をミラー反転する電流
ミラー回路（ダイオードQ₁₉,トランジスタQ₂₃）、更に
その出力電流をミラー反転する電流ミラー回路（ダイオ
ードQ₂₁,トランジスタQ₂₂）とは、コンデンサC₁に充電
電流と放電電流とを与えると、コンデンサC₁の端子に三
角波を生成する三角波発生器（ヘ）を構成し、トランジ
スタQ₂₅は三角波出力電圧のハイレベルを規制するため
に設けている。

エミッタ間を共通接続したトランジスタQ₂₈,Q₂₉は、
波形整形器（ト）を構成し、電源印加端４と接地間に直
列接続された抵抗器R₁₁〜R₁₃で決定される基準電圧と三
角波の電圧波形とを比較して、三角波を矩形波の出力パ
ルスに変換し、同期信号のパルス幅を伸長するパルスを
生成する。なお、基準電圧側に設けられたトランジスタ
Q₃₀は、トランジスタQ₂₅のベース・エミッタ間電圧の影
響を補償するために設けている。

エミッタ間を共通接続し、その共通接続点をトランジ
スタQ₂₈のコレクタに接続したトランジスタQ₂₆,Q₂₇より
なる差動増幅器は、トランジスタQ₁₆のコレクタにベー
ス接続したトランジスタQ₂₀のコレクタ出力より取り出
される同期分離回路（ロ）の出力電圧を、電源印加端４
と接地間に直列接続された抵抗器R₁₄,R₁₅で決定される
基準電圧と比較して、同期信号の前縁部から波形整形器
（ト）内のトランジスタQ₂₉が導通するまでの期間中、
差動状態となるパルスを生成する。そして、トランジス
タQ₂₇のコレクタと波形整形器（ト）内のトランジスタQ
₂₉のコレクタとを共通接続して、波形合成器（チ）を構
成している。

又、トランジスタQ₂₇及びQ₂₈のコレクタを二重平衡型
差動増幅器の一方の入力端（トランジスタQ₇のベース）
に接続して、伸長した制御パルスに応じてトランジスタ
Q₇のベース電位を大きく低下させることで、二重平衡型
差動増幅器Q₇〜Q₁₀をゲート回路（ニ）として機能さ
せ、その期間中は、差動増幅器Q₁₁,Q₁₂のコレクタ電流
が全て出力側に伝達され、二重平衡型差動増幅器Q₇〜Q
₁₀の利得制御機能が解除される。

NTSCテレビジョン方式を例に、水平掃引区間でのゲー
ト区間を算出する。NTSCテレビジョン方式において、水平同期信号区間:4.76μsec、バックポーチ（水平同期信号の立上りから映像信号の
始めまで）:4.76μsec、クロマバースト信号（色の基準信号の終りから映像信
号の始めまで）:1.96μsec、である。したがって、ゲート区間Ｔは、水平同期信号の
立上りより7.56μsecから9.52μsecまでの間である。す
なわち、 7.56＜Ｔ＜9.52〔μsec〕 ……（１）である。このゲート幅を水平同期信号に同期して得れ
ば、映像信号の利得制御が可能となる。

第３図の回路において決定されるゲート区間を計算す
る。三角波の時間幅は同期信号の２倍である。波形整形
器（ト）のスレッショルドレベル、すなわち、トランジ
スタQ₂₉のベース電圧V_B29と三角波の傾きV_TRによって、
ゲートの立上るときが決定される。すなわち、三角波の電圧V_B28は、水平同期区間:V_B28＝V_E25−V_TRT ……（２）パルス幅伸張区間:V_B28＝V_E25＋V_TR（Ｔ−2T_H） ……（３）となる。ただし、 T_Hは水平同期時間幅である。スレッショルドはトランジ
スタQ₂₉のベース電圧V_B29を求める。

また、トランジスタQ₂₅のエミッタ電圧は、となる。

ここで、 R₁₂＝1kΩ R₁₁＋R₁₂＋R₁₃＝10kΩ T_H＝4.76μsec V_CC＝5.0 V C₁＝100pF I₆＝50μA とすると、Ｔ＝8.52μsecとなり、条件（１）を満たし、映像信
号の利得制御が可能となる。また、垂直掃引区間におい
て、等化信号，垂直同期信号に対しても、制御が解除さ
れるので問題なく動作する。このように、パルス幅を伸
張することにより、簡単に映像信号の利得制御が行え
る。

第４図にａ点〜ｈ点の信号波形の例を示す。ただし、
第３図のｄ点,e点は電流波形で、他は電圧波形である。

（発明の効果）以上説明したように、本発明によれば、第２の差動増
幅器で三角波を矩形波に変換して同期信号の伸長を行
い、同期信号の前縁部から矩形波が生成されるまでの期
間中のパルスを第３の差動増幅器で生成し、それらの出
力信号を合成して、同期信号の欠落を補完するので、同
期信号とバースト信号を減衰させずに、映像区間の信号
を減衰させるフェイドコントロールがなされ、しかも回
路構成が簡素化される利得制御回路を実現することがで
き、その実用上の効果は大である。

【図面の簡単な説明】

第１図，第２図は本発明の実施例における利得制御回路
の構成図、第３図は本発明の一実施例における利得制御
回路の回路図、第４図は同各点における信号波形図、第
５図は従来の利得制御回路の構成図、第６図は従来の利
得制御回路の各点における信号波形図である。１……信号入力端、２……信号出力端、３……制御信号
入力、４……電源印加端、（イ）……増幅器、（ロ）…
…同期分離回路、（ハ）……パルス幅伸張回路、（ニ）
……ゲート回路、（ホ）……制御回路、（ヘ）……三角
波発生器、（ト）……波形整形器、（チ）……波形合成
器。

Claims

(57)【特許請求の範囲】

【請求項１】映像信号が入力される信号入力端と、前記映像信号を第１の基準電位と比較して、前記映像信
号中の同期信号を抽出する第１の差動増幅器と、前記第１の差動増幅器の第１の出力電流をミラー反転す
る第１の電流ミラー回路と、コレクタに第１の抵抗器を有し、前記第１の電流ミラー
回路と並列に動作する第１のトランジスタと、前記第１の差動増幅器の第２の出力電流をミラー反転す
る第２の電流ミラー回路と、前記第２の電流ミラー回路の出力電流を更にミラー反転
する第３の電流ミラー回路と、前記第１の電流ミラー回路の出力端及び第３の電流ミラ
ー回路の出力端の共通接続点に接続されたコンデンサ
と、該コンデンサの電位がベースに入力される第２のトラン
ジスタのエミッタと第２の基準電位がベースに入力され
る第３のトランジスタのエミッタとを共通接続した第２
の差動増幅器と、前記第１のトランジスタのコレクタ電位がベースに入力
される第４のトランジスタのエミッタと第３の基準電位
がベースに入力される第５のトランジスタのエミッタと
を共通接続し、その共通接続点を前記第２のトランジス
タのコレクタに接続した第３の差動増幅器と、各コレクタに順方向導通するダイオードを有し、エミッ
タ間を共通接続した第６のトランジスタ及び第７のトラ
ンジスタからなり、前記第７のトランジスタのベースに
第４の基準電位が与えられ、前記第６のトランジスタの
ベースに制御信号が与えられる第４の差動増幅器と、前記映像信号がベースに与えられる第８のトランジスタ
のエミッタと、第５の基準電位がベースに与えられる第
９のトランジスタのエミッタとを共通接続した第５の差
動増幅器と、一方のエミッタ共通接続点を前記第８のトランジスタの
コレクタに接続し、他方のエミッタ共通接続点を前記第
９のトランジスタのコレクタに接続した二重平衡型差動
増幅器とからなる増幅器を備え、前記第６のトランジスタのコレクタに接続された第２の
抵抗器を介して前記二重平衡型差動増幅器の一方の入力
端にバイアスを与え、前記第７のトランジスタのコレク
タに接続された第３の抵抗器を介して前記二重平衡型差
動増幅器の他方の入力端にバイアスを与えると共に、前
記第３のトランジスタのコレクタ出力と前記第５のトラ
ンジスタのコレクタ出力とを合成した合成出力で前記二
重平衡型差動増幅器の一方の入力端をスイッチング制御
し、前記二重平衡型差動増幅器の出力端より出力信号を
取り出すことを特徴とする利得制御回路。