JP2782963B2 - 増幅回路 - Google Patents
増幅回路Info
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- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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- 239000013307 optical fiber Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】本発明は増幅回路に関し、特に、高周波信
号を高周波アナログ信号と差動の信号とに分岐する増幅
回路に関する。
号を高周波アナログ信号と差動の信号とに分岐する増幅
回路に関する。
【０００２】
【従来の技術】従来、高周波増幅回路は、図４あるいは
図５に示すような、単一の入力信号をエミッタ接地のト
ランジスタ２１やあるいは自己バイアス方式のエミッタ
抵抗入りのトランジスタ２２，２３，２２′，２３′を
複数段従属接続して増幅した構成の増幅回路であった
（“Ｓｉｌｉｃｏｎ Ｂｉｐｏｌａｒ Ｆｉｘｅｄ ａ
ｎｄ Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅ
ｒ ＭＭＩＣｓ ＦｏｒＭｉｃｒｏｗａｖｅ ａｎｄ
Ｌｉｇｈｔｗａｖｅ Ａｐｐｌｉｃａｔｉｏｎｓｕｐ
ｔｏ ６ＧＨｚ”ＩＥＥＥ １９８９ ＭＴＴ−Ｓ Ｄ
ｉｇｅｓｔＰＰ１０９−１１２）。通常ディスクリート
部品で高周波増幅回路を構成する場合はトランジスタの
特性を最大限に引き出すために、トランジスタの入出力
インピーダンスに整合する整合回路を入出力につけるの
が普通であるが、図３や図４の回路は、これをＬＳＩ化
に適するように自己バイアスあるいは負帰還をかけたも
のである。
図５に示すような、単一の入力信号をエミッタ接地のト
ランジスタ２１やあるいは自己バイアス方式のエミッタ
抵抗入りのトランジスタ２２，２３，２２′，２３′を
複数段従属接続して増幅した構成の増幅回路であった
（“Ｓｉｌｉｃｏｎ Ｂｉｐｏｌａｒ Ｆｉｘｅｄ ａ
ｎｄ Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅ
ｒ ＭＭＩＣｓ ＦｏｒＭｉｃｒｏｗａｖｅ ａｎｄ
Ｌｉｇｈｔｗａｖｅ Ａｐｐｌｉｃａｔｉｏｎｓｕｐ
ｔｏ ６ＧＨｚ”ＩＥＥＥ １９８９ ＭＴＴ−Ｓ Ｄ
ｉｇｅｓｔＰＰ１０９−１１２）。通常ディスクリート
部品で高周波増幅回路を構成する場合はトランジスタの
特性を最大限に引き出すために、トランジスタの入出力
インピーダンスに整合する整合回路を入出力につけるの
が普通であるが、図３や図４の回路は、これをＬＳＩ化
に適するように自己バイアスあるいは負帰還をかけたも
のである。
【０００３】他方、よりＬＳＩ化に適した従来の回路構
成としては図６に示す差動増幅回路があげられる（“Ｍ
ｕｌｔｉ−Ｇｉｇａｂｉｔ−Ｐｅｒ−Ｓｅｃｏｎｄ Ｓ
ｉｌｉｃｏｎ Ｂｉｐｏｌａｒ ＩＣ’ｓ ｆｏｒ Ｆ
ｕｔｕｒｅ Ｏｐｔｉｃａｌ−Ｆｉｂｅｒ Ｔｒａｎｓ
ｍｉｓｓｉｏｎ Ｓｙｓｔｅｍｓ”ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ ＶＯＬ２３Ｎｏ．３ Ｊｕｎｅ．１９８８）。こ
れは２段のエミッタ−フォロワートランジスタ２５〜２
８によって２つの入力信号を得、これをトランジスタ
１，２と定電流源３と負荷抵抗４，５で構成される差動
増幅回路で増幅するものであり、かかる差動増幅回路は
差動対のトランジスタ１，２の特性をそろえられること
によりＬＳＩに広く用いられている。
成としては図６に示す差動増幅回路があげられる（“Ｍ
ｕｌｔｉ−Ｇｉｇａｂｉｔ−Ｐｅｒ−Ｓｅｃｏｎｄ Ｓ
ｉｌｉｃｏｎ Ｂｉｐｏｌａｒ ＩＣ’ｓ ｆｏｒ Ｆ
ｕｔｕｒｅ Ｏｐｔｉｃａｌ−Ｆｉｂｅｒ Ｔｒａｎｓ
ｍｉｓｓｉｏｎ Ｓｙｓｔｅｍｓ”ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ ＶＯＬ２３Ｎｏ．３ Ｊｕｎｅ．１９８８）。こ
れは２段のエミッタ−フォロワートランジスタ２５〜２
８によって２つの入力信号を得、これをトランジスタ
１，２と定電流源３と負荷抵抗４，５で構成される差動
増幅回路で増幅するものであり、かかる差動増幅回路は
差動対のトランジスタ１，２の特性をそろえられること
によりＬＳＩに広く用いられている。
【０００４】また、単一の入力信号と差動の入力信号と
を混在させて使用している具体的な例として図７に示す
ようなＰＬＬシンセサイザによる受信あるいは送信シス
テムがあげられる。電圧制御発振器（ＶＣＯ）１０の出
力信号をバッファー１１減衰器４１を介して周波数分周
器（ＤＩＶ）１２とローカルアンプ１６とに分岐し、周
波数分周器１２の出力を周波数−位相比較器（ＰＦＤ）
１４より電圧制御発振器（ＶＣＯ）１０に制御信号とし
て帰還するＰＬＬループと、ローカルアンプ１６からの
出力信号をたとえば受信機のミキサ１５に供給する受信
システムにおいて、分周器（ＤＩＶ）１２を構成するＩ
Ｃは通常差動回路であり、ローカルアンプ１６は通常エ
ミッタ接地タイプのシングル入力の増幅回路である。こ
のような構成をディスクリート部品で実現するには通常
図７に示すように抵抗による減衰器４１が使用されてい
る。
を混在させて使用している具体的な例として図７に示す
ようなＰＬＬシンセサイザによる受信あるいは送信シス
テムがあげられる。電圧制御発振器（ＶＣＯ）１０の出
力信号をバッファー１１減衰器４１を介して周波数分周
器（ＤＩＶ）１２とローカルアンプ１６とに分岐し、周
波数分周器１２の出力を周波数−位相比較器（ＰＦＤ）
１４より電圧制御発振器（ＶＣＯ）１０に制御信号とし
て帰還するＰＬＬループと、ローカルアンプ１６からの
出力信号をたとえば受信機のミキサ１５に供給する受信
システムにおいて、分周器（ＤＩＶ）１２を構成するＩ
Ｃは通常差動回路であり、ローカルアンプ１６は通常エ
ミッタ接地タイプのシングル入力の増幅回路である。こ
のような構成をディスクリート部品で実現するには通常
図７に示すように抵抗による減衰器４１が使用されてい
る。
【０００５】
【発明が解決しようとする課題】図４〜図６に示す従来
の増幅回路ではシングル出力あるいは差動出力のいずれ
か一方しか得られない。したがって図７に示すシステム
を構成するためには信号を分岐する必要があり、ＩＣに
外付けするディスクリート回路が必要であるという点
と、信号が分岐回路によって減衰するという特性上の問
題点があった。
の増幅回路ではシングル出力あるいは差動出力のいずれ
か一方しか得られない。したがって図７に示すシステム
を構成するためには信号を分岐する必要があり、ＩＣに
外付けするディスクリート回路が必要であるという点
と、信号が分岐回路によって減衰するという特性上の問
題点があった。
【０００６】また、全て差動回路でアンプを構成するこ
とはＬＳＩ化に適した回路であるので可能ではあるが、
電力効率が悪いため、所望の出力電力をたとえば５０Ω
系の信号ラインで得ようとすると、シングル信号を扱う
増幅回路にくらべ消費電流が大きくなるという欠点があ
った。
とはＬＳＩ化に適した回路であるので可能ではあるが、
電力効率が悪いため、所望の出力電力をたとえば５０Ω
系の信号ラインで得ようとすると、シングル信号を扱う
増幅回路にくらべ消費電流が大きくなるという欠点があ
った。
【０００７】
【課題を解決するための手段】本発明によれば、差動増
幅回路の一方の入力部に、トランジスタと負荷抵抗より
なるエミッタ接地増幅回路とを有し、他方の入力部にト
ランジスタとカレントミラーをなす定電流源と負荷抵抗
よりなる基準電圧発生回路を備えた増幅回路を得る。
幅回路の一方の入力部に、トランジスタと負荷抵抗より
なるエミッタ接地増幅回路とを有し、他方の入力部にト
ランジスタとカレントミラーをなす定電流源と負荷抵抗
よりなる基準電圧発生回路を備えた増幅回路を得る。
【０００８】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【０００９】図１（ａ）に本発明の回路図を示す。トラ
ンジスタ１，２，定電流源３，抵抗４，５よりなる差動
増幅回路の一方の入力は、トランジスタ６と負荷抵抗７
よりなるエミッタ接地増幅回路の出力が接続され、他方
の入力は定電流源８と負荷抵抗９よりなる基準電圧発生
回路の出力がそれぞれ接続されている。
ンジスタ１，２，定電流源３，抵抗４，５よりなる差動
増幅回路の一方の入力は、トランジスタ６と負荷抵抗７
よりなるエミッタ接地増幅回路の出力が接続され、他方
の入力は定電流源８と負荷抵抗９よりなる基準電圧発生
回路の出力がそれぞれ接続されている。
【００１０】今、トランジスタ６の直流動作電流をＩ
６，抵抗７の抵抗をＲ７，定電流源８の電流値をＩ９、
抵抗９の抵抗をＲ９とすると Ｉ６・Ｒ７＝Ｉ８・Ｒ９ …（１） となるように選べば、差動増幅回路の２つの入力の直流
動作点は等しくなる。そこで、トランジスタ６のベース
に交流信号が印加されると、差動増幅回路のトランジス
タ１のベース信号は、トランジスタ２のベースと同じ直
流動作点の上に信号成分が重畳した形となり、トランジ
スタ２，トランジスタ１のコレクタ部にはそれぞれ正
相．逆相の差動出力が得られる。
６，抵抗７の抵抗をＲ７，定電流源８の電流値をＩ９、
抵抗９の抵抗をＲ９とすると Ｉ６・Ｒ７＝Ｉ８・Ｒ９ …（１） となるように選べば、差動増幅回路の２つの入力の直流
動作点は等しくなる。そこで、トランジスタ６のベース
に交流信号が印加されると、差動増幅回路のトランジス
タ１のベース信号は、トランジスタ２のベースと同じ直
流動作点の上に信号成分が重畳した形となり、トランジ
スタ２，トランジスタ１のコレクタ部にはそれぞれ正
相．逆相の差動出力が得られる。
【００１１】また、図１の（ｂ）に示すような電圧制御
発振器（ＶＣＯ）１０，分周器（ＤＩＶ）１２，基準発
振器１３，周波数位相比較器（ＰＦＤ）１４よりなるＰ
ＬＬ周波数シンセサイザとミキサ１５とによって構成さ
れる受信システムについて説明する。
発振器（ＶＣＯ）１０，分周器（ＤＩＶ）１２，基準発
振器１３，周波数位相比較器（ＰＦＤ）１４よりなるＰ
ＬＬ周波数シンセサイザとミキサ１５とによって構成さ
れる受信システムについて説明する。
【００１２】分周器１２は通常ＥＣＬ等の差動論理構成
によるＩＣで実現されている。また、ミキサ１５は電圧
制御発振器（ＶＣＯ）１０からのローカル信号と受信信
号（ＲＦ）とを混合して中間周波信号（ＩＦ）を得るも
のであるが、変換ゲインあるいは消費電力を考えたと
き、差動ではなく、エミッタ接地のアンプ形式の構成の
ものが用いられる場合がある。このとき、本発明の回路
を用いれば図１の（ｂ）に示すように電圧制御発振器
（ＶＣＯ）１０からの信号を容易にプリスケーラへの差
動信号と、ミキサへのシングルローカル信号に分岐する
ことが可能となる。このことは図７の従来の受信システ
ムの構成とくらべて、分岐用パッドが必要でない分回路
構成および消費電力の両面から有利であり、これらを１
つのＬＳＩの中にとり込むことも容易である。
によるＩＣで実現されている。また、ミキサ１５は電圧
制御発振器（ＶＣＯ）１０からのローカル信号と受信信
号（ＲＦ）とを混合して中間周波信号（ＩＦ）を得るも
のであるが、変換ゲインあるいは消費電力を考えたと
き、差動ではなく、エミッタ接地のアンプ形式の構成の
ものが用いられる場合がある。このとき、本発明の回路
を用いれば図１の（ｂ）に示すように電圧制御発振器
（ＶＣＯ）１０からの信号を容易にプリスケーラへの差
動信号と、ミキサへのシングルローカル信号に分岐する
ことが可能となる。このことは図７の従来の受信システ
ムの構成とくらべて、分岐用パッドが必要でない分回路
構成および消費電力の両面から有利であり、これらを１
つのＬＳＩの中にとり込むことも容易である。
【００１３】もちろん、送信システムについても全く同
様に本発明を応用できることは言うまでもない。
様に本発明を応用できることは言うまでもない。
【００１４】最後に本発明のより具体的な実施例を図２
を用いて説明する。
を用いて説明する。
【００１５】トランジスタ８は定電流源として動作し、
抵抗９と抵抗３４によって電流値が定まる。トランジス
タ６はトランジスタ８とカレントミラーをなすので、ベ
ース抵抗３１，３２、トランジスタ６，８のサイズ、抵
抗７，９を選ぶことによってトランジスタ１とトランジ
スタ２のベースの直流動作点を等しくすることは可能で
ある。
抵抗９と抵抗３４によって電流値が定まる。トランジス
タ６はトランジスタ８とカレントミラーをなすので、ベ
ース抵抗３１，３２、トランジスタ６，８のサイズ、抵
抗７，９を選ぶことによってトランジスタ１とトランジ
スタ２のベースの直流動作点を等しくすることは可能で
ある。
【００１６】コンデンサ３３はトランジスタ６のベース
に印加される交流信号がトランジスタ８のベースにもれ
るのをバイパスするためのものである。
に印加される交流信号がトランジスタ８のベースにもれ
るのをバイパスするためのものである。
【００１７】動作波形を図３に示す。
【００１８】トランジスタ６のベースにコンデンサ３５
を介して印加される交流信号はトランジスタ６のコレク
タに増幅されて出力されるとともに、トランジスタ１の
ベースに印加され、トランジスタ２のベースには基準電
圧が印加され、トランジスタ１，２のコレクタには差動
増幅信号が得られる（図７参照）。
を介して印加される交流信号はトランジスタ６のコレク
タに増幅されて出力されるとともに、トランジスタ１の
ベースに印加され、トランジスタ２のベースには基準電
圧が印加され、トランジスタ１，２のコレクタには差動
増幅信号が得られる（図７参照）。
【００１９】
【発明の効果】以上説明したように、本発明は差動増幅
回路の一方の入力部に基準電圧発生回路、他方の入力部
に前述の基準電圧発生回路の出力電圧と同じ直流動作点
をもつエミッタ接地増幅回路をそれぞれ備えているの
で、１つの信号入力に対し、シングル増幅出力と差動出
力に分岐することができる。このことにより、ＰＬＬ周
波数シンセサイザとミキサよりなる受信システムの分周
器への差動入力とミキサへのシングル入力が本発明の回
路により容易に実現できる。
回路の一方の入力部に基準電圧発生回路、他方の入力部
に前述の基準電圧発生回路の出力電圧と同じ直流動作点
をもつエミッタ接地増幅回路をそれぞれ備えているの
で、１つの信号入力に対し、シングル増幅出力と差動出
力に分岐することができる。このことにより、ＰＬＬ周
波数シンセサイザとミキサよりなる受信システムの分周
器への差動入力とミキサへのシングル入力が本発明の回
路により容易に実現できる。
【００２０】また、本発明はＬＳＩ化に適しているとい
う効果を有する。
う効果を有する。
【図１】（ａ）は本発明の回路図 （ｂ）は本発明の応用例の回路図
【図２】本発明の具体的な実施例の回路図
【図３】動作波形図
【図４】それぞれ従来回路を示す回路図
【図５】それぞれ従来回路を示す回路図
【図６】それぞれ従来回路を示す回路図
【図７】従来の受信システムのブロック図
１，２，６，２１，２２，２３，２４ トランジスタ ３，８ 定電流源 ４，５，７，９，３２，３４ 抵抗 １０ 電圧制御発振器（ＶＣＯ） １１，１６ 増幅器 １２ 分周器（ＤＩＶ） １３ 基準発振器 １４ 周波数位相比較器（ＰＦＤ） １５ ミキサ ３３，３５ コンデンサ ４１ 分岐パッド
Claims (1)
- 【請求項１】 エミッタが互いに接続された第１及び第
２のトランジスタと、該第１及び第２のトランジスタの
エミッタに接続された定電流源と、これら第１および第
２のトランジスタのコレクタにそれぞれ接続された第１
及び第２の負荷と、前記第１のトランジスタのベースに
その出力が接続された第３のトランジスタと第３の負荷
とを含むエミッタ接地増幅回路と、前記第２のトランジ
スタのベースにその出力が接続された定電流源と第４の
負荷とを含む基準電圧発生回路とを含み、前記定電流源
にはベースとコレクタが電気的に接続された第４のトラ
ンジスタを有し、前記第３と第４のトランジスタのベー
スは互いに接続されて電流ミラー回路を構成しており、
前記第３のトランジスタのコレクタ電流により前記第３
の負荷に生じる電圧降下は前記第４のトランジスタのコ
レクタ電流により前記第４の負荷に生じる電圧降下に等
しく設定されていることを特徴とする増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021770A JP2782963B2 (ja) | 1991-02-15 | 1991-02-15 | 増幅回路 |
| EP92102490A EP0499263B1 (en) | 1991-02-15 | 1992-02-14 | Radio frequency amplifier circuit |
| US07/835,327 US5177449A (en) | 1991-02-15 | 1992-02-14 | Radio frequency amplifier circuit |
| DE69215920T DE69215920T2 (de) | 1991-02-15 | 1992-02-14 | RF Verstärker System |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021770A JP2782963B2 (ja) | 1991-02-15 | 1991-02-15 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04260214A JPH04260214A (ja) | 1992-09-16 |
| JP2782963B2 true JP2782963B2 (ja) | 1998-08-06 |
Family
ID=12064314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021770A Expired - Lifetime JP2782963B2 (ja) | 1991-02-15 | 1991-02-15 | 増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5177449A (ja) |
| EP (1) | EP0499263B1 (ja) |
| JP (1) | JP2782963B2 (ja) |
| DE (1) | DE69215920T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2321150B (en) * | 1997-01-11 | 2000-12-06 | Plessey Semiconductors Ltd | Low noise amplifier |
| KR100688655B1 (ko) * | 1998-10-05 | 2007-02-28 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 튜너 및 집적 회로 |
| US6472937B1 (en) | 2000-11-15 | 2002-10-29 | Conexant Systems, Inc. | Bias enhancement circuit for linear amplifiers |
| US20080129380A1 (en) * | 2004-11-06 | 2008-06-05 | Ok-Sang Jin | Constant Current Darlington Circuits for High Power |
| US7218175B1 (en) * | 2005-04-11 | 2007-05-15 | Sirenza Microdevices, Inc. | Dynamic feedback linearization |
| US7619482B1 (en) * | 2007-03-13 | 2009-11-17 | Rf Micro Devices, Inc. | Compact low voltage low noise amplifier |
| JP2009171350A (ja) * | 2008-01-17 | 2009-07-30 | Nsc Co Ltd | ラジオ受信機およびこれに用いる受信用半導体集積回路 |
| JP2009284245A (ja) * | 2008-05-22 | 2009-12-03 | Mitsubishi Electric Corp | アクティブバラン回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1762772A1 (de) * | 1968-08-23 | 1970-05-27 | Siemens Ag | UEbertragungsvierpol hohen Eingangs- und hohen Ausgangswiderstandes |
| US4185240A (en) * | 1977-05-16 | 1980-01-22 | General Aviation Electronics, Inc. | Channel selector system |
| CA1134463A (en) * | 1978-10-13 | 1982-10-26 | Kyoichi Murakami | Circuit for converting single-ended input signals to a pair of differential output signals |
| JPH0744392B2 (ja) * | 1987-03-31 | 1995-05-15 | 松下電器産業株式会社 | 低周波増幅回路 |
-
1991
- 1991-02-15 JP JP3021770A patent/JP2782963B2/ja not_active Expired - Lifetime
-
1992
- 1992-02-14 US US07/835,327 patent/US5177449A/en not_active Expired - Lifetime
- 1992-02-14 EP EP92102490A patent/EP0499263B1/en not_active Expired - Lifetime
- 1992-02-14 DE DE69215920T patent/DE69215920T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5177449A (en) | 1993-01-05 |
| DE69215920T2 (de) | 1997-07-10 |
| EP0499263A1 (en) | 1992-08-19 |
| EP0499263B1 (en) | 1996-12-18 |
| JPH04260214A (ja) | 1992-09-16 |
| DE69215920D1 (de) | 1997-01-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980421 |