JP2782601B2 - 電源制御障害分離指示装置 - Google Patents
電源制御障害分離指示装置Info
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Description
【発明の詳細な説明】
A.産業上の利用分野
本発明は、電源に関し、具体的には、障害状態の影響
からシステムを保護する障害応答手段と障害を分離する
ための指示手段をもつ電源に関する。 B.従来技術 コンピュータ・システムの周辺装置として使用される
プリンタに必要なような複数の負荷にいくつかの異なる
交流および直流電圧レベルを供給する複合電源システム
で、（システム内の回路の１つにおける不足電圧、過電
圧、過電流などの）障害状態が発生したとき、システム
への交流電力線を遮断するなどしてシステムを保護する
手段が通常設けられる。その場合、問題がある現場の交
換式部品を取り替えるために問題の場所と原因を突き止
めるのは、現場のサービス技術者にとって困難で時間の
かかる仕事である。 従来技術では障害その他の状態の場所を指示する手段
をもつシステムがいくつか提案されているが、そのどれ
も複合電源システムの障害の分離に関するものではな
い。たとえば、英国特許第2036390号では、中央制御電
話交換機などのデータ処理システムに障害が発生するご
とに、シフト・レジスタの障害装置の識別に適した位置
に「１」ビットがセットされる。障害報告を必要とする
場合、中央演算処理装置は、そのビットが最右端に現れ
るように、レジスタをシフトしながらカウンタをクロッ
クする。処理装置は、各ビットを抽出して「１」である
かどうか決定する。「１」でなければ、次のクロック・
パルスがカウントを行ない、シフト・レジスタは最右端
に次のビットを送る。「１」が見つかるまで、この処理
が繰り返される。カウンタのカウントが、どのデータ処
理システムが障害を起こしたかを示す。 米国特許第4521885号には、電気自動車やリフト付き
トラックなど電気機械システム用の診断表示装置が開示
されている。この装置は、機械動作の前および最中に電
気機械構成要素の状態を感知し表示する。センサがアク
セルとハンドルに取り付けてあり、アクセルの位置とハ
ンドルの角度を表す２進化10進数即ちBCD（binary code
d decimal）信号を生成する。センサは、また自動車の
前後移動方向を制御する操作パネル・スイッチとバッテ
リに残っている充電を示すバッテリ・レベル検出器を監
視する。ソフトウェア・プログラム記憶式プロセッサ
は、一連の検査の際にサービス技師を指導する一連のコ
マンド信号を生成する。障害要素が見つかると、診断コ
ードが表示される。 米国特許第4062061号には、CPUモジュールで制御され
る複写機が開示されている。複写機の電気機械構成要素
がある種の動作上の困難にぶつかると、エラー・ログ中
に障害フラッグがセットされる。表示手段が、障害位置
を目に見える形で識別し、サービス技術者が将来使用で
きるように永久記録がメモリに記憶される。 米国特許第4039813号は、ディジタル・データ装置を
診断する装置と方法に関するものである。カウンタを使
って、選択レジスタ中にセットされたビットに関連する
アレイにアドレスする。アレイのアドレスの位置が、検
査すべく選択された論理システムのセクションを示す。
このとき、大型論理システムは、より小さなセクション
に区分でき、事前にプログラミングされた検査を、個々
のセクションで行なって、障害の場所を限定する。カウ
ンタが論理システムのどのセクションが検査中であるか
を追跡して、検査で予想される結果と精度を比較できる
ようにする。 C.発明が解決しようとする問題点 こうした従来技術の装置は障害を分離するには有益で
あるが、故障分離を、その後の損害を防ぐためにシステ
ムを遮断する手段と関連づけることは行なっていない。
こうした従来技術システムは、どれも電源システムの障
害を分離することは行なっておらず、またシフト・レジ
スタとプログラム式プロセッサを含む、使用される障害
分離のための手段は比較的複雑で高価である。 したがって、本発明の目的は、障害分離に必要な時間
を減らし、電源保護手段と障害分離を関連づける、改良
された電子装置のための電源制御障害分離指示装置を提
供することにある。 本発明の他の目的は、プログラム記憶式のプロセッサ
を使用せずに本質的に論理回路から成る診断論理機構、
すなわち論理回路機構、を使用して電源システムの複数
の電圧レベルまたは電流レベルの異常（以下障害と呼
ぶ）状態を診断し電源システムの遮断制御信号を発生す
る迅速な応答性の電子装置のための電源制御障害分離指
示装置を提供することにある。 D.問題点を解決するための手段 簡単に云えば、本発明の電源制御障害分離指示装置
は、複数の電圧レベルを供給する電源システムを有する
電子装置のためのものであり、電源システムの出力線上
における予め定めた異なるセンス箇所の障害状態の発生
に応じて異なる２進値パターンのコード信号を発生す
る、主として、論理回路のみから成る診断論理機構に特
徴がある。さらに、この電源制御障害分離指示装置は、
コード信号に応答して、一方では電源システムを遮断す
る装置を活動化させて電源システムを保護し、他方では
指示器を駆動させて障害状態の位置を指示する10進数字
などを表示させる。 この電源制御障害分離指示装置は、それぞれが電源シ
ステムのある箇所に対応する複数本のセンス線を含み、
センス線は、電源システムの対応箇所が正常状態である
ことを表すセンス線上の第１論理レベル、およびその対
応箇所が障害状態であることを表す第２論理レベルにな
る。論理回路手段はセンス線に接続され、１本のセンス
線か第２論理レベルになるのに応じて、電源システムの
障害状態が発生した対応する箇所を特定する２進パター
ンのコード信号を生成する。遮断手段はコード信号に応
じて電源システムを遮断し、指示手段はコード信号に応
じて、電源システムの障害状態が発生した箇所を指示す
る。論理回路手段は、コード信号を一時的にラッチする
ラッチ手段を含み、遮断手段および指示手段は、ラッチ
手段に保持されたコード信号に応答する。 監視される障害状態は、電源システムの様々な箇所で
の不足電圧、過電圧および過電流状態である。電源シス
テムの立上り時、すなわち起動時に、出力電圧レベルま
たは電流レベルが誤った不足電圧または過電流の障害信
号を発生するのを避けるため、電源の起動手段に応答す
る遅延手段が、論理回路手段をマスクして、すなわち抑
止して、出力電圧または電流か正常動作レベルに達する
まで、不足電圧状態または過電流状態に応じて誤ったコ
ード信号が生成されるのを防止する。典型的なコード信
号とは、BCDコード信号のことであり、実施例では、BCD
コード信号を７セグメントの指示器駆動信号に変換する
手段を備えている。この駆動信号によって、７セグメン
トの表示装置が駆動され、障害状態が発生した箇所を表
す、10進数などの文字を表示する。 BCDのコード信号は、複数の２進数字を含み、これら
の２進数字は、すべてのセンス線上に第２論理レベルの
信号がないとき、初期値をとる。論理回路手段は、１本
のセンス線上に第２論理レベルの信号が現れると、それ
に応じて、１個または複数の２進数字の値を障害値に変
え、その結果BCDコード信号は、１本のセンス線に対応
する電源システムの箇所で障害状態が発生したことを意
味する10進数値に相当する値をとる。 システムの複雑さを減らすために、複数のセンサ線を
まとめて、１つのコード信号で識別する。これにより、
論理回路手段のコストは下がるが、その代わり、サービ
ス技術者が必要とする障害分離時間は増加する。 本発明の論理回路手段は、各BCD数字ごとに、対応す
るセンス線に現れる第２の値に応じて障害値のBCD数字
出力信号を生成する、第１論理ゲートを含んでいる。第
1NANDゲートは、その入力端でBCD数字出力信号を受け取
り、セット信号を生成する。ラッチ手段は、第2NANDゲ
ートと第3NANDゲートから成る。第2NANDゲートは、その
入力端で第1NANDゲートからのセット信号を受け取り、
保持信号を生成して第3NANDゲートの第１入力端に印加
し、BCD数字をラッチする。第２論理ゲートは複数個の
入力端をもち、１つはラッチされたBCD数字を受け取る
ように接続され、残りの入力端は残りのラッチされたBC
D数字を受け取るように接続されている。第2NANDゲート
の第２入力端は第3NANDゲートの出力端に接続され、ラ
ッチされたBCD数字を受け取る。第3NANDゲートの第２入
力端は、電源システムをオンにする起動信号が付勢され
たとき生成されるリセット信号を受け取るように接続さ
れる。 本発明の電源システムは、電源システムを交流電力線
に接続する主スイッチを制御する主リレーを含む。この
電源はさらに、PWM変調装置に接続された直流／直流ス
イッチング・コンバータも含む。遮断装置がコード信号
に応答して主リレーを付勢し主スイッチを開いて、交流
電力線から電源を切り離す。またこの遮断装置は、PWM
変調器に遮断信号を印加して、PWM変調器と変換器手段
をほぼ同時に動作不能状態にする。 E.実施例 本発明を、コンピュータ・システムと共に通常使用さ
れる型式のプリンタの電源に関して説明する。第１図
は、本発明の原理を組み込んだこういった電源の構成図
である。120ボルト交流線10は、220ボルト交流線にも接
続でき、回路遮断器12と、主リレー80で制御される主ス
イッチ14とを介して、起動時のサージ電流を制限する通
常のイン・ラッシュ・ソフト・スタート回路16に接続さ
れる。次いで、交流電源の120ボルトが、線18を介して
鉄共振変圧器組立体20に印加される。この変圧器組立体
20は、48ボルト交流出力線22と出力線24を有し、出力線
24は、220ボルト交流を交流モータ方向制御装置26に供
給する。方向制御装置26は、28に印加されるモータ制御
信号の制御下で、線30を介してキャリッジ交流モータ32
に220ボルトの交流を供給する。この交流モータ32は、
プリンタの文字バンドを駆動する。 48ボルトの交流が、線22を介して、交流／直流コンバ
ータすなわちバルク電圧電源34に印加される。この電源
34は、プリンタのキャリッジ直流モータ42とハンマ・ソ
レノイド43に電力を供給する。第１の48ボルトの直流出
力線36は、プリンタの直流キャリッジ・モータに電力を
供給する。一方、第２の48ボルトの直流出力線38は、プ
リンタのハンマ・ソレノイドに電力を供給する。線38
は、HFC（ハンマ発射制御）リレー76によって制御され
るスイッチ40を含んでおり、リレー76はハンマの無秩序
なタッピングを避けるために起動後暫く開いたままにな
っていることに注意すべきである。 線38からの48ボルト直流電流が、線44を介して複数電
力レベル・スイッチング・コンバータ（MPLS）46に加え
られる。MPLS46は、パルス幅変調器（PWM）48と直流／
直流スイッチング・コンバータ50を含む。PWM48は、線8
2を介してMPLS遮断信号が印加される遮断ピンを含む、U
nitrode 1525Aパルス幅変調器でよい。後でより詳細に
説明するが、この信号が印加されると、PWMが動作不能
状態になりMPLS46を遮断する。直流／直流スイッチング
・コンバータ50は、＋５、＋8.5、−５および＋12の４
つの論理電圧レベルをそれぞれ線52上に供給する。これ
らの論理電圧レベルは、プリンタの動作を制御するプリ
ンタ論理ゲート54内のいくつかのカードに印加される。
これらのカードには、キャリッジ制御カード、リボンお
よびバンド・モータを制御するバンド／リボン・カー
ド、「エンジン」すなわちCPUカード、操作員が制御す
るパネル・ボタンと連動するディスケット論理回路を備
えたディスク/OPパネル・カード、RAMカード、交流モー
タの方向制御を行なうモータ・ドライバ・カード、線68
を介して診断論理機構60へ送るHFC信号を生成するハン
マ発射制御論理回路を含むハンマ発射制御カード、ハン
マ・ソレノイド用のアナログ回路を含むハンマ・ドライ
バ・カード、DCA（直結アダプタ）とチャネル制御用の
カード、およびDCAとチャネル制御用のインターフェー
スをもたらすリンク・カードがある。 数個のセンサがセンサ回路56に設けてあり、電源の様
々な箇所の不足電圧、過電圧および過電流状態を監視す
る。電源システムの様々な箇所での電圧または電流のサ
ンプルが、数個の比較器内で基準レベルと比較され、障
害状態がないことを示す第１論理レベルの信号と障害状
態があることを示す第２論理レベルの信号を生成する。
これらの信号は、複数本のセンス線58によって、後で詳
細に説明する診断論理機構60に印加される。診断論理機
構60の機能には、１本のセンス線58上に第２論理レベル
の障害状態信号があるとき、それに応答して障害表示装
置64を駆動する駆動信号を線62上に生成する機能が含ま
れる。この障害表示装置は、指示器のセグメント66a、6
6b、66c、66d、66e、66f、66gを形成する７つのLEDから
通常形成される７セグメント指示器66を備えている。後
で説明するが、指示器66は、駆動されると、障害状態信
号が現れたセンス線、すなわち、電源システムの障害状
態が発生した箇所を示す数値を表示する。 診断論理機構60は、後で説明する起動回路を含み、こ
の回路は、デバウンス・フリップ・フロップ73を介して
診断論理機構60に接続されている起動スイッチ72を閉じ
て、起動信号を印加することによって起動する。電源シ
ステムに障害がないと判定された場合、電源良好信号ま
たは電源投入リセット信号が、起動信号の印加後0.5秒
の間、リード線70を介してプリンタ論理ゲート54のRAM
論理カードに印加される。RAMカードは、電源良好信号
または電源投入リセット信号がリード線70に現れるまで
抑止される。後で説明するように、診断論理機構60はリ
ード線74上に制御信号を生成して、HFCリレー76を制御
する。 障害状態のある場合、診断論理機構60は、リード線78
上で遮断信号を生成する。この信号により、主リレー80
がスイッチ14を開き、それによって線10からの交流電力
線回路が開かれる。主リレーは比較的ゆっくり動作する
ので、MPLS遮断信号はリード線82を介してMPLS46のPWM4
8の遮断ピンにも印加され、MPLSを迅速に遮断させてMPL
Sとプリンタ論理ゲート54の損傷を防止する。診断論理
機構60とセンサ56に、主スイッチ14の状態によって影響
を受けないバイアス電圧を供給する必要がある。こうす
ると、センサ56と診断論理機構60は、スイッチ14が開く
ときに電源システムの状態を監視しその状態に応答でき
るようになる。すなわち、交流／直流スイッチング・バ
イアス電源84は、スイッチ14の供給線側に接続される。
電源84は、リード線85を介して診断論理機構60に、また
リード線86を介してセンサ56にバイアス電圧を供給す
る。 センサ回路に監視された電圧と電流を供給するため、
数個のピック・オフ手段が使用される。ピック・オフ手
段87は、線22に直接接続でき、線22上の電圧を抽出し、
電圧サンプルをリード線88を介してセンサ回路56内の比
較器に印加する。この比較器56は、線22上の鉄共振変圧
器組立体20からの電圧出力が不足電圧状態にあるとき、
センス線58のうちの１本に障害信号を供給する。ピック
・オフ手段89は、プリンタ・キャリッジ・モータ42へ供
給される48ボルトの直流線36上の電圧および電流をサン
プルする。電圧サンプルは、線36への直接接続によって
獲得できる。一方、電流サンプルは、線36に直列接続さ
れた抵抗器または線36に接続されたコイルから獲得でき
る。線36上の電圧と電流を表すサンプルが、リード線90
を介してセンサ回路56内の比較器に印加される。これら
の比較器は、線36上の電圧が不足電圧であるときおよび
その電流が高過ぎるときに、センス線58のうち当該の線
を介して障害信号を供給する。ピック・オフ手段91は、
リード線92を介してセンサ回路56の比較器にハンマ電圧
供給線38中の電流のサンプルを供給する。この比較器
は、線38が過電流状態である場合にセンス線58のうち当
該の線を介して障害信号を送る。線36と38上の電圧は同
じ電源34から到来するので、ハンマ線38用の別個の不足
電圧センサは不要である。 ピック・オフ手段93は、リード線94を介してセンサ回
路56内の比較器に論理電圧線52中の電圧と電流のサンプ
ルを供給する。これらの比較器は、論理電圧線52が過電
流と不足電圧状態であり、また論理電圧線52の１本が過
電圧状態である場合に、センス線58のうち当該の線上に
障害信号を生成する。 第２図は、従来のTTL論理回路を使って構成した診断
論理機構60の概略回路図である。センス線101ないし113
は、センス線58に相当する。こうしたセンス線上の信号
は、障害状態がない場合に高レベルとなり、第１図の電
源システムの対応箇所に障害状態が発生したとき、低レ
ベルになる。センス線101は、48ボルトの直流キャリッ
ジ線36が不足電圧状態であるかどうか監視し、センス線
102は、線36が過電流状態であるかどうか監視する。ハ
ンマの48ボルト直流線38の過電流状態は、センス線103
で監視される。鉄共振変換器回路20からの48ボルト交流
出力線22の不足電圧状態は、センス線104で感知され
る。論理電圧線52の＋５ボルト線は、センス線105で不
足電圧状態であるかどうか、またセンス線106で過電圧
状態であるかどうか監視される。＋8.5ボルト、−５ボ
ルトおよび＋12ボルトの論理電圧線が不足電圧状態のと
き、それぞれ、センス線107、108および109に信号が出
る。−５ボルト、＋５ボルト、＋8.5ボルトおよび＋12
ボルトの論理電圧線が過電流状態のとき、それぞれ、セ
ンス線110、111、112および113に信号が出る。 不足電圧センサは、起動信号が電源システムの動作を
開始させるとき誤った障害状態信号を供給するので、後
述の遅延回路を使って、電源システムの出力電圧レベル
が起動後の動作レベルに達するまで、不足電圧または過
電流の障害状態への応答を抑止する。このため、５つの
起動遅延ORゲート115、116、117、118、119が設けてあ
る。起動遅延回路120は、遅延期間が完了するまで、線1
21に高論理レベル信号を供給する。この信号は、ORゲー
ト115、116、117、118の一方の入力端に印加され、これ
らのORゲートの他方の入力端は、センス線101、102、10
3、104に接続されている。ORゲート119は、また一方の
入力端で線121から遅延信号を受け取る。センス線105
は、ANDゲート122の入力端に接続され、ANDゲート122の
出力線123はORゲート119の他方の入力端に接続されてい
る。センス線107、108、109は、ANDゲート124の３つの
入力端に接続され、ANDゲート124の出力線125はANDゲー
ト122の第２の入力端に接続されている。 ORゲート115の出力線127は、ORゲート128の１入力を
供給する。ORゲート118の出力線129は、インバータ130
を介してORゲート128の第２の入力端131に接続されてい
る。ANDゲート132は、１つの入力端がセンス線106に接
続され、第２の入力端がORゲート119の出力線133に接続
されている。ANDゲート132の出力線135には、MPLS OKと
記してある。というのは、ANDゲート132の出力が高レベ
ルのときは、MPLS50からの論理電圧線52がすべて不足電
圧状態または過電流状態でないことを示すからである。
この出力線135の出力は、ANDゲート136に１入力として
印加され、ANDゲート136の他方の入力端はORゲート116
からの出力137を受け取る。 現在説明している診断論理機構60の論理回路手段の目
的は、センス線101ないし113の任意の線上の障害信号を
BCD信号に変換することである。図の例では、、そのBCD
信号は４桁のBCD信号である。そして、その論理回路
は、４つのBCD数字の値を決定する４つの論理ゲートを
もつ。これらのBCD数字決定用ゲートの１つは、NANDゲ
ート138である。NANDゲート138の４つの入力は、ORゲー
ト116の出力線137、ORゲート117の出力線141、ORゲート
128の出力線139およびセンス線113から受け取る。 第２のBCD数字決定用ゲートはNANDゲート142であり、
ANDゲート136の出力線143からの第１入力、ORゲート128
の出力線139からの第２入力、ORゲート118の出力線129
からの第３入力およびセンス線111からの第４入力を有
する。 ANDゲート144は、ORゲート118の出力線129、ORゲート
117の出力線141およびセンス線112からの２つの入力を
有する。ANDゲート144の出力線147は、第３のBCD数字決
定用NANDゲート146に入力を供給する。NANDゲート146の
他の３つの入力は、センス線113、ANDゲート136の出力
線143およびセンス線111から得られる。 ANDゲート148は、インバータ156と共に、第４のBCD数
字決定用ゲートを構成する。ANDゲート148の３つの入力
は、ORゲート128の出力線139、ANDゲート144の出力線14
7およびセンス線110から得られる。インバータ156はAND
ゲート148の出力155を受け取り、セットNANDゲート158
に出力線157の出力を供給する。NANDゲート158の出力線
はセット・リセット・ラッチ166のセット端末に接続さ
れている。NANDゲート158へのもう一方の入力は、MPLS
遮断信号が印加される線189から得られる。 NANDゲート138の出力線149の出力は、セットNANDゲー
ト150への入力として印加され、ゲート150のもう一方の
入力は線189から得られる。NANDゲート150の出力線は、
セット・リセット・ラッチ160のセット入力端に接続さ
れている。 NANDゲート146の出力線151は、セットNANDゲート152
の１つの入力端に接続されている。NANDゲート152のも
う１つの入力端は線189に接続されている。NANDゲート1
52の出力は、セット・リセット・ラッチ162のセット入
力端に印加される。 NANDゲート142の出力153は、セットNANDゲート154に
１入力として印加される。NANDゲート154の第２の入力
端は線189に接続されている。NANDゲート154の出力線
は、セット・リセット・ラッチ164のセット入力端に接
続されている。 ラッチ160の出力Q1、ラッチ164の出力Q2、ラッチ166
の出力Q4およびラッチ162の出力Q8は、論理回路の４桁
のBCD出力信号を構成する。このBCD信号が、７セグメン
ト障害表示装置64へ駆動信号を供給する、BCD−７セグ
メント・デコーダ168に印加される。これらの駆動信号
は、330オームの抵抗器R1、R2、R3、R4、R5、R6、R7を
介して、表示装置64に接続されているジャック170のピ
ンｅ、ｄ、ｃ、ｂ、ａ、ｇ、ｆに印加され、７セグメン
ト表示装置の表示セグメント66e、66d、66b、66a、66
g、66fを駆動する。 起動遅延回路120は、5000オームの抵抗器R8を介して
＋５ボルトのバイアス端子に接続されている、起動入力
端子172を有する。起動スイッチ72（第１図参照）は、
閉じると、起動端子172の電圧を降下させる。低レベル
の信号が、インバータ174と線175を介してラッチ160、1
62、164および168のリセット端子に入力され、起動スイ
ッチ72が閉じるときラッチをリセットする。 起動遅延回路120の遅延機能が始動するのは、低レベ
ルの起動信号が、インバータ176に印加されるときであ
る。インバータ176の出力線177は3000オームの抵抗器R9
を介して＋５ボルトのバイアス電源に、また91,000オー
ムの抵抗器R10と10マイクロファラッドのコンデンサC1
から形成される時定数回路に接続されている。抵抗器R1
0は、出力線177と比較器180の１つの入力リード線178の
間で直列に接続されている。比較器180の他方の入力リ
ート線は、基準電圧として作用する＋３ボルトのバイア
ス電源に接続されている。コンデンサC1は、リード線17
8と接地端子の間に接続されている。インバータ176の出
力線177は、起動時に高レベルになる。そして、コンデ
ンサC1は、コンデンサC1の電荷が比較器180の＋３ボル
ト直流閾値電圧に到達してその出力線121を低レベルに
するまで、抵抗器R9とR10を介して＋５ボルト・バイア
ス電源から充電を開始する。比較器180の出力線121は、
10,000オームの抵抗器R11を介して＋５ボルトのバイア
ス電圧電源に接続されている。遅延回路の時定数のた
め、出力線121の高レベル信号は、0.5秒遅延され、上記
で説明したように、遅延マスク信号としてORゲート11
5、116、117、118、119に印加される。ダイオードCR1
は、抵抗器R10と並列接続されており、インバータ176か
らの出力線177が低レベルとなり次の遅延に対し遅延回
路をリセットするときに、急速にコンデンサC1の電荷を
ダンプする放電経路をもたらす。 出力線121の低レベル信号は、またインバータ182を介
して、出力リード線183上の高レベル信号としてANDゲー
ト184の１つの入力端に印加される。ANDゲート184から
電力良好信号が出力線185上に現れる。0.1マイクロファ
ラッドのコンデンサC2が、リード線183と接地端子の間
に接続され、電力良好信号が生成されるとき30マイクロ
秒の遅延をもたらすため、論理回路手段が不足電圧セン
サに応答する時間の余裕がでる。 リード線Q1、Q2、Q4、Q8上に現れるBCD数字は、それ
ぞれNANDゲート186に入力を供給する。値1111をもつBCD
信号は、障害状態がないことを意味するので、電源シス
テムの任意の箇所で障害状態の出現が検出されると、リ
ード線Q1、Q2、Q4、Q8のうちの１本に少なくとも１つの
「０」ディジットが生成されて、NANDゲート186からそ
の出力線187上に高レベル出力をもたらす。この出力線1
87上の高レベル信号は、インバータ188を介して、低レ
ベル信号として、ANDゲート184の第２入力端に接続され
たリード線189に印加される。すなわち、BCD信号または
起動遅延期間の存在によって障害が指示されると、AND
ゲート184からの電力良好信号の生成が抑制される。リ
ード線189は、MPLS遠隔遮断信号を供給し、NANDゲート1
50、152、154、158の入力端に接続されている。この信
号は、第１図に示すように、リード線82を介してMPLS46
のPWM48に印加される。 ハンマ発射制御カードで生成されたHFC信号は、HFC端
子190に印加される。HFC端子190は、5,100オームの抵抗
器R2を介して＋５ボルト電源に接続され、またコンデン
サC3を介して接地されている。端子190は、ORゲート192
への１入力を供給する。ゲート192の他方の入力は、リ
ード線187から得られる。ORゲート192の出力線193の出
力は、ORゲート194に１入力として印加され、ORゲート1
94の他方の入力端は、リード線121に接続されている。O
Rゲート194の出力線195の出力は、２重ORドライバ196の
１つの入力端に印加される。 第３図に示すように、２重ORドライバ196は、一対のN
ORゲート196aと196bを含む。各NORゲートの１つの入力
端は、起動端子172に接続されている。NORゲート196aの
もう１つの入力端は、リード線187に接続されている。
一方、出力線195は、NORゲート196bの第２入力端に接続
されている。NORゲート196aの出力線は、NPNトランジス
タQaのベース電極に接続され、トランジスタQaのエミッ
タは接地端子199に接続されている。主リレー・コイルK
1は、逆バイアスされたスナバ・ダイオードCR2と並列
で、トランジスタQaのコレクタから端子197を介してス
イッチ72aに接続されている。スイッチ72aは、起動スイ
ッチ72と連動し、それが閉じると、コイルK1がバイアス
電源84の＋24ボルト電源端子199aに接続される。スイッ
チ72aは、起動スイッチ72が開いているとき、コイルK1
の回路が開くようにする。上記に説明したように、起動
スイッチ72は、デバウンス・フリップ・フロップ73を介
して起動端子172に接続されている。NORゲート196bの出
力線は、NPNトランジスタQbのベース電極に接続され、
トランジスタQbのエミッタは、接地端子199に接続され
ている。HFCリレー・コイルK2は、トランジスタQbのコ
レクタと＋24ボルトのバイアス端子199aの間に接続され
ている。スナバ・ダイオードCR3は逆バイアスされ、コ
イルK2の両端間に接続されている。NORゲート196aへの
両方の入力が低レベルの場合、トランジスタQaは導通し
てコイルK1の回路を完成させ、スイッチ14が閉じる。一
方、NORゲート196aへのどちらか一方もしくは両方の入
力が高レベルの場合、トランジスタQaは非導通になり、
リレー・コイルK1の回路を開いて、スイッチ14が開く。
同様に、NORゲート196bへの両方の入力が低レベルの場
合、トランジスタQbは導通してHFCリレー・コイルK2を
付勢させ、スイッチ40を閉じる。すなわち、HFC信号が
端子190上にある場合、NANDゲート186は、障害がないこ
とを示し、線21上の遅延信号が終了し、スイッチ40が閉
じる。NORゲート196bへのどちらか一方もしくは両方の
入力が高レベルの場合、トランジスタQbは非導通にな
り、スイッチ40が開く。 診断論理機構60の論理回路に使用されているNANDゲー
トとANDゲートの動作が、第4A図と第4B図に説明されて
いる。第4A図のNANDゲート200は、入力A1とB1および出
力F1を有する。NAND真理値表に示してあるように、
「０」は低TTL（接地）レベル、「１」は高TTL（＋５ボ
ルト直流）を表し、入力端A1とB1の両方に高レベル信号
があるときだけ、出力端F1に低レベル信号が生成され
る。一方、入力A1とB1の他の組合せのときは、すべて出
力端F1に高レベル信号が生成される。第4B図のANDゲー
ト202は、入力A2とB2が両方共高レベルのときだけ、F2
で高レベル出力を生成する。他のいかなる入力信号の組
合せのときでも、出力端F2に低レベル信号が発生する。 第７図は、第２図に示す論理回路に部分的に対応する
BCDコード信号の単一ディジットの形成と保持を示す
が、第７図を第８図のタイミング図と一緒に使って、こ
の動作を説明することにする。第７図で、NANDゲート13
8は、BCD数字決定用論理回路の１つであり、センス線11
3と、それぞれセンス線102、103および101に対応するリ
ード線137、141および139から入力を受け取る。NANDゲ
ート138からの線149上の出力が、セットNANDゲート150
に印加される。NANDゲート150は、リード線206を介して
２つのNANDゲート210と212から成るセット・リセット・
ラッチ162にセット信号を供給する。リード線211上のNA
NDゲート210からの保持出力が、NANDゲート212の一方の
入力端に印加される。NANDゲート212の出力216は、リー
ド線Q1に１つのBCDディジットを、またリード線215を介
してNANDゲート210の第２入力端にフィードバック信号
を供給する。NANDゲート212の第２入力線213は、ラッチ
のリセット入力線であり、第２図を再び参照すると、リ
ード線175を介してリセット信号を受け取るように接続
されている。リード線Q1上のBCDディジットは、また他
のBCDディジット線Q2、Q4およびQ8からのフィードバッ
クとともに、フィードバック信号としてNANDゲート186
に印加される。NANDゲート186の出力187は、インバータ
188とリード線189を介してセットNANDゲート150に第２
入力として印加される。 第５図では、一連のタンミング図で、障害がないとき
の電源投入および電源切断過程を示している。「起動」
波形220は、端子172に印加される起動信号の論理レベル
を示す。「パルク電圧」波形221は、リード線36と38上
の直流48ボルト出力の電圧レベルを示す。「MPLS電圧」
波形222は、MPLS46の出力側の論理電圧線52のうちの１
本の電圧レベルを示す。「局部センス」波形223は、不
足電圧状態があるかどうか監視するセンス線58のうちの
１本の論理レベルを示す。遅延マスク機能は、線121上
の論理レベルを示す「不足電圧遅延」波形224によって
示される。波形225は、電力良好信号の生成を示す。 時間T1で、交流線電圧が遮断され、起動端子172が高
レベルになり、バルク電圧とMPLS電圧が低レベルにな
る。センサ回路56はバイアス電源84からバイアス電圧を
受け取るので、不足電圧センサが有効になり、波形223
で示されるように、局部センス信号は低レベルになり、
波形222で表される不足電圧状態を示す。起動スイッチ7
2が閉じる前は起動端子172は高レベルなので、不足電圧
遅延波形224は高レベルになる。インバータ176の出力は
低レベルであり、比較器180の負端子に接続されている
ため、比較器180からの線121上の出力は、高レベルにな
る。線121上のこの高レベル信号は、センサ信号が低レ
ベルであるにもかかわらず、ORゲート115ないし119から
の出力を高レベルに維持する。波形225で示されるよう
に、出力線185上の電力良好信号は低レベルであるが、
これはインバータ182で反転されるリード線121上の高レ
ベル信号が、低レベル信号としてANDゲート184に印加さ
れるからである。 時間T2で、起動スイッチ72が閉じ、起動端子172を接
地させ、起動信号波形220を降下させる。このため、主
リレー出力197のORゲート・ドライバが主リレー80を付
勢して主スイッチ14を閉じる。起動スイッチ72の閉成後
すぐに、波形221のバルク電源34は、イン・ラッシュ・
ソフト・スタート回路16の影響下で徐々に上昇し始め
る。時間T3で、MPLSの電圧波形222も徐々に上昇し始
め、MPLS46が、出力電圧を生成し始めるためにバルク電
源34からの直流32ボルトを必要とするため、波形221を
遅延させる。T4で、バルク電圧221は、イン・ラッシュ
・ソフト・スタート回路16によって起こされた遅延Ｈの
後に、その最高値に到達する。T5で、MPLS電圧波形222
は、その最高値に到達する。不足電圧センサはもはや不
足電圧状態を感知しないので、局部センス波形223は高
レベル値に上がる。T6で、コンデンサC1の電荷が基準入
力179の電圧レベルに到達するため、線121上の不足電圧
遅延信号は低レベルになり、比較器180の出力が低レベ
ルになる。不足電圧遅延ＩはT5の後まで続くので、T5の
前に感知された不足電圧は、障害指示および主リレー開
放機能を開始する働きをしない。診断論理機構60に現在
マスクされていない不足電圧を監視するセンス信号に応
答する時間の余裕を与えるため、コンデンサC2によって
導入された遅延Ｊの後に、T7で、波形225の電力良好信
号が高レベルになる。T8で、起動スイッチ72が開き、起
動信号波形220を高レベルに戻して、リセット・リード
線175上にリセット信号を生成させ、ラッチ160、162、1
64、166をリセットさせる。これにより、波形224の不足
電圧遅延信号も復元される。短かい伝播遅延の後に、波
形225の電力良好信号は、リード線121上の遅延信号のレ
ベルの変化に応じて、T9で、低レベルになる。リード線
121は、インバータ182を介して電力良好ANDゲート184に
入力を供給する。ほぼ同時に、バルク電圧波形221が、
バルク電源34のコンデンサの放電に応じて降下し始め
る。T10で、波形222のMPLS電圧が、そのコンデンサの放
電に応じて降下し始める。ほぼ同時に、鉄共振変圧器回
路20とバルク電源34を監視する不足電圧センサが、不足
電圧状態を感知し、局部センス波形223が降下する。バ
ルク電圧波形221とMPLS電圧波形222は、T11で、その低
レベルの値に到達して、T12で、通常の遮断状態に戻
る。 障害が発生した場合の電源投入および遮断過程が第６
図に示されている。第６図において、波形230は、起動
端子172上の起動信号レベルを表す。波形231は、論理電
圧リード線52のうちの１本のMPLS電圧出力を示す。波形
232は、その１本の論理電圧リード線に不足電圧状態が
あるかどうか監視するセンス線58上の局部センス信号を
示す。波形233は、ラッチ160、162、164または166のう
ちの１つによるBCD数字のラッチ動作を示す。波形234
は、リード線121上の不足電圧遅延信号を示す。波形235
は、電力良好出力線185上の電力良好信号を示す。時間T
13で、交流線が遮断され、起動波形230は高レベル、MPL
S電圧波形231は低レベル、不足電圧センサによって感知
された不足電圧状態を表す局部センス波形232は低レベ
ル、ラッチされたBCDコード波形233は高レベルになり、
不足電圧遅延波形234は高レベルになって、線121上の遅
延信号がアクティブであることを示し、電力良好波形23
5は低レベルになる。時間T14で、起動スイッチ72が閉じ
て、起動端子172の電圧と起動波形230が降下する。遅延
Ｋの後、時間T15で、MPLS電圧レベル波形231が徐々に上
昇し始める。時間T16で、監視中の論理電圧レベルが、
不足電圧センサの閾値まで上昇して不足電圧とは感知さ
れなくなり、局部センス波形232がその高レベルに上昇
する。しかし、不足電圧遅延信号波形234は、依然、不
足電圧遅延Ｉの影響を受けており、T17まで高レベルを
維持する。波形235は、コンデンサC2によって導入され
る遅延に応答し、T18まで高レベルにならない。障害が
発生すると、MPLS電圧波形231が降下し始め、T19で、不
足電圧センサの不足電圧閾値に達する。T20で、センサ
は反応し、局部センス波形232がその低レベルの値まで
降下して、不足電圧障害状態の存在を指示する。その結
果、T20aで波形233が低レベルになることによって示さ
れるように、BCD数字のラッチ動作が行なわれる。この
ために、伝播遅延の後T21で波形235の電力良好信号が低
レベルになる。同時に、２重ORドライバ196が主リレー8
0を滅勢し、そのために電源スイッチ14が開き始める。T
22で、線189上のMPLS遮断信号により、波形231の論理電
圧レベルかゼロに戻り、T22aで、主スイッチ14が交流線
をオフにする。T23で起動スイッチ72が開き、起動信号
波形230がその高レベルに上昇して、T23aで、波形233で
示すようにチッチのリセットを開始し、波形234で示す
ように不足電圧遅延信号を高レベルに戻す。 第８図は、第７図に関連して検討すべきものである
が、ラッチによる障害コード保持を示している。波形23
6は起動端子172上の起動信号を示す。波形237は、NAND
ゲート138の入力線137または141のうちどちらか一方の
入力線上の、第７図の点Ａに現れるセンス信号のレベル
を示す。第２図で注意されるように、これらの入力線
は、それぞれ48ボルト・キャリッジ線36と48ボルト・ハ
ンマ線38の過電流状態を監視する。波形238は、第７図
の点ＢでのBCDデコーダ信号のレベルを示し、波形239
は、点Ｃでのゲート・デコード信号を示す。点ＤでのBC
Dコード・セット信号は波形240で示され、点ＥでのBCD
コード保持信号は波形241で示される。点Ｇでのラッチ
されたBCDコード数字は、波形243で示され、点Ｆでのリ
セット信号は波形242で表される。 時間T24で、起動スイッチ72が閉じて、端子172上の起
動信号と波形236が降下する。波形242で示されるリセッ
ト信号は、T24でスイッチ72が閉じたとき、低レベルに
ありラッチをリセットしたが、T25でインバータ174を介
する伝播遅延により高レベルになる。T26で過電流障害
が発生し、センス信号Ａは低レベルになる。このため、
第4A図に示すようにNANDゲート138の入力線の１つが
「０」であるため、T27でBCDデコード信号Ｂが高レベル
になる。この時ゲート・デコード信号Ｃ（波形239参
照）も高レベルなので、NANDゲート150のセット出力Ｄ
は、波形240で示されるように、T28で低レベルになる。
NANDゲート210の入力の１つが現在低レベルにあるの
で、保持出力Ｅは、波形241で示されるように、T29で高
レベルになる。波形242で示されるようにリセット信号
Ｆも高レベルにあるので、NANDゲート212の出力Ｇは、T
30で低レベルになり、リード線216上にBCDディジットQ1
を供給する。この低レベル出力Ｇが、リード線215を介
してNANDゲート210の他方の入力線にフィードバックさ
れるので、NANDゲート210の出力Ｅが高レベルに保持さ
れ、リセット信号Ｆがリセット時に低レベルになるま
で、リード線216上のBCDディジットQ1をラッチする。ラ
ッチされた出力Ｇも、Q1入力としてNANDゲート186にフ
ィードバックされ、T31でその出力線187を高レベルに
し、また波形239で示されるように、インバータ188のゲ
ート出力Ｃを低レベルにする。Ｃが低レベルになると、
T32でNANDゲート150の出力Ｄは高レベルになる。T32で
も、２重ORドライバ196のトランジスタQaが、非導通状
態になり、主リレー・コイルK1の回路を開く。主リレー
80が動作するのに時間が必要なために、T33でスイッチ1
4が開く。そのために交流線が開く即ちオフになるの
で、T33で過電流状態が終了し、センス波形237が高レベ
ルになる。NANDゲート138の入力線上のセンス信号Ａが
現在高レベルにあるので、T34で、BCDデコード信号Ｂが
低レベルになる。 起動スイッチ72がT35で開く場合、波形236で示される
ように、端子172上の起動信号は高レベルになる。T
36で、リセット波形242が降下して、ラッチ160、162、1
64、166をリセットしT37でラッチされたコード信号Ｇを
高レベルにする。このため、T38で、NANDゲート210の線
215からの入力の信号が高レベルになり、NANDゲート210
からのBCD保持出力Ｅが低レベルになる。NANDゲートへ
のQ1入力が現在高レベルなので、T39で、NANDゲート186
からの出力は低レベルになり、ゲート出力信号Ｃは高レ
ベルになる。 BCDコードと障害番号の関係を表１に示す。 障害表示は、電源システムの障害を診断するのに使用
される。障害表示「０」は、電源を入れた時に鉄共振変
圧器組立体20の１次回路に交流電圧がない場合に発生す
る。これは、交流電力線ヒューズが飛んだり、イン・ラ
ッシュ・リレーが動作しなかったり、主接触器が動作し
なかったり、鉄共振変圧器組立体20の１次回路が開いた
りした場合に発生する。 障害表示「１」は、電源が入って動作した後、鉄共振
変圧器組立体が不足電圧状態で障害を発生したことを示
す。この障害は、バルク直流48ボルト負荷の短絡による
鉄共振変圧器の破壊、鉄共振変圧器組立体20のコンデン
サ故障による鉄共振変圧器の破壊、または鉄共振変圧器
の１次または２次コイルの開放によって発生する。 「２」が表示されると、48ボルト直流ハンマ負荷が、
電源投入または動作中に過電流である。ハンマ・ソレノ
イド、ソレノイド回路自体またはハンマ・ドライバ制御
カードが故障している。 「３」が表示されると、8.5ボルト直流論理負荷が、
電源投入または動作中に過電流である。これは、DCAお
よびチャネル制御カードによって発生する。 障害表示「４」は、48ボルト直流キャリッジ・モータ
負荷が電源投入または動作中に過電流であることを示
す。 「５」が表示されると、MPLS電源46に、電源投入また
は動作中に過電圧または不足電圧障害がある。不足電圧
電源障害は、第２ダイオードの開放などMPLS電源の構成
要素の障害によって起こる。過電圧状態は、２本の出力
電圧リード線52の間の短絡によって起こる。前述のよう
に、論理電圧線52が不足電圧状態であるかどうか監視す
るセンス線105、107、108、109からの情報、および＋５
ボルト論理電圧線が過電圧状態であるかどうか監視する
センス線106からの情報が、ANDゲート124と132を使って
結合される。＋５ボルト論理電圧線の過電圧状態により
他の論理電圧線の過電圧状態が発生するので、すべての
論理電圧線で過電圧状態かどうか監視する必要はない。
操作員は各論理電圧線を個別に検査して、障害信号の発
生源を突き止める。 「６」が表示されると、12ボルト直流論理負荷が、電
源投入または動作中に過電流である。この障害は、12ボ
ルト論理電圧を使用するバンド／リボン・カードまたは
ディスク/OPパネル・カードで発生する。 電源投入中に、＋５ボルト直流論理負荷が過電流であ
る場合、「７」が表示される。プリンタ論理ゲート54の
プリンタ論理カードはすべて＋５ボルト論理電圧を使用
するので、障害はこれらのカードのどれかで発生する。
この場合、操作者は、障害が修正されるまでカードを入
れ換えて、障害のあるカードを見つけ出す。 「８」が表示されると、バルク48ボルト直流電源34
に、不足電圧障害がある。これは、整流ダイオードの短
絡または開放、フィルタ・コンデンサの短絡または開
放、もしくはブリーダ抵抗の短絡によって発生する。 「９」が表示されると、−５ボルト直流論理負荷が、
電源投入または動作中に過電流である。この障害は、−
５ボルト論理電圧を使用する、モータ駆動カード、ハン
マ発射制御カードまたはDCAカードおよびチャネル・カ
ードで発生する。この場合も、操作者は、カードをいろ
いろ入れ換えてみて、障害カードを突き止める。 ブランク表示は、電力が切れたか、またはシステムが
障害なしに動作していることを意味する。 ここに開示した実施例は、診断論理機構60のコストを
下げるために４桁のBCDコードを使用する。より高価な
５桁のBCDコード・システムを使用すると、診断論理機
構で、一層多くの障害指示数値を供給できる。個々の論
理カードの障害状態について特定の情報を提供するため
に、追加のセンス線を追加できる。 本発明の診断論理機構は、販売業者から妥当な価格で
容易に購入できる論理構成要素によって実現できる。た
とえば、本発明で開示した実施例の１つの実現方法とし
ては、ANDゲート124、144および148に74LS11 3−3W AND
ゲート装置を、またANDゲート122、132、136および184
に74LS11 4−2W ORゲート装置を使用する。３つの74LS3
2 4−2W ORゲート装置を、ORゲート115ないし119、12
8、192および194に使う。NANDゲート138、142、146およ
び186には、一対の74LS20 2−4W NANDゲート装置を使用
し、NANDゲート150、152、154および158には、74LS00 4
−2W NANDゲート装置を使用する。６つのインバータ13
0、156、174、182および188には、74LS04 HEX インバ
ータ装置を使用する。セット・リセット・ラッチ160、1
62および166には、１つの74LS279 4−SR ラッチ装置を
使用する。UND5713 2重ORドライバを２重ORドライバと
して、また74LS47 BCD−７セグメント・デコーダをデコ
ーダ168として使用する。障害表示装置64には、HP5082
−7610 7セグメント表示装置を使用する。このシステム
は、マイクロプロセッサやカスタム設計のPROMを使用す
るシステムよりかなり安価である。 本発明を、とくに好ましい実施例に関して図示し説明
してきたが、当業者には当然のことながら、本発明の範
囲を逸脱することなく、形態と細部に変更を加えること
ができる。上述のように、本発明は、不足電圧、過電圧
および過電流状態の監視に限定されるものではなく、電
源システムの熱状態など他の状態も監視できる。 F.発明の効果 本発明は、複雑で、高価なマイクロプロセッサ、プロ
グラム記憶式コンピュータまたはソフトウェアによる支
援を使わず、容易に入手でき単純で比較的安価な論理構
成要素を用いた、電源と障害分離指示器を提供すること
ができる。したがって、本発明の装置は、専門家でない
従業員や産業ロボットによって容易に製造でき、コスト
が大幅に節減される。このシステムの論理回路はNAND論
理ゲートを利用するので、この装置は、Ｅ−VLSI（超々
大規模集積回路）に容易に変換でき、回路の容積が大幅
に減少する。
からシステムを保護する障害応答手段と障害を分離する
ための指示手段をもつ電源に関する。 B.従来技術 コンピュータ・システムの周辺装置として使用される
プリンタに必要なような複数の負荷にいくつかの異なる
交流および直流電圧レベルを供給する複合電源システム
で、（システム内の回路の１つにおける不足電圧、過電
圧、過電流などの）障害状態が発生したとき、システム
への交流電力線を遮断するなどしてシステムを保護する
手段が通常設けられる。その場合、問題がある現場の交
換式部品を取り替えるために問題の場所と原因を突き止
めるのは、現場のサービス技術者にとって困難で時間の
かかる仕事である。 従来技術では障害その他の状態の場所を指示する手段
をもつシステムがいくつか提案されているが、そのどれ
も複合電源システムの障害の分離に関するものではな
い。たとえば、英国特許第2036390号では、中央制御電
話交換機などのデータ処理システムに障害が発生するご
とに、シフト・レジスタの障害装置の識別に適した位置
に「１」ビットがセットされる。障害報告を必要とする
場合、中央演算処理装置は、そのビットが最右端に現れ
るように、レジスタをシフトしながらカウンタをクロッ
クする。処理装置は、各ビットを抽出して「１」である
かどうか決定する。「１」でなければ、次のクロック・
パルスがカウントを行ない、シフト・レジスタは最右端
に次のビットを送る。「１」が見つかるまで、この処理
が繰り返される。カウンタのカウントが、どのデータ処
理システムが障害を起こしたかを示す。 米国特許第4521885号には、電気自動車やリフト付き
トラックなど電気機械システム用の診断表示装置が開示
されている。この装置は、機械動作の前および最中に電
気機械構成要素の状態を感知し表示する。センサがアク
セルとハンドルに取り付けてあり、アクセルの位置とハ
ンドルの角度を表す２進化10進数即ちBCD（binary code
d decimal）信号を生成する。センサは、また自動車の
前後移動方向を制御する操作パネル・スイッチとバッテ
リに残っている充電を示すバッテリ・レベル検出器を監
視する。ソフトウェア・プログラム記憶式プロセッサ
は、一連の検査の際にサービス技師を指導する一連のコ
マンド信号を生成する。障害要素が見つかると、診断コ
ードが表示される。 米国特許第4062061号には、CPUモジュールで制御され
る複写機が開示されている。複写機の電気機械構成要素
がある種の動作上の困難にぶつかると、エラー・ログ中
に障害フラッグがセットされる。表示手段が、障害位置
を目に見える形で識別し、サービス技術者が将来使用で
きるように永久記録がメモリに記憶される。 米国特許第4039813号は、ディジタル・データ装置を
診断する装置と方法に関するものである。カウンタを使
って、選択レジスタ中にセットされたビットに関連する
アレイにアドレスする。アレイのアドレスの位置が、検
査すべく選択された論理システムのセクションを示す。
このとき、大型論理システムは、より小さなセクション
に区分でき、事前にプログラミングされた検査を、個々
のセクションで行なって、障害の場所を限定する。カウ
ンタが論理システムのどのセクションが検査中であるか
を追跡して、検査で予想される結果と精度を比較できる
ようにする。 C.発明が解決しようとする問題点 こうした従来技術の装置は障害を分離するには有益で
あるが、故障分離を、その後の損害を防ぐためにシステ
ムを遮断する手段と関連づけることは行なっていない。
こうした従来技術システムは、どれも電源システムの障
害を分離することは行なっておらず、またシフト・レジ
スタとプログラム式プロセッサを含む、使用される障害
分離のための手段は比較的複雑で高価である。 したがって、本発明の目的は、障害分離に必要な時間
を減らし、電源保護手段と障害分離を関連づける、改良
された電子装置のための電源制御障害分離指示装置を提
供することにある。 本発明の他の目的は、プログラム記憶式のプロセッサ
を使用せずに本質的に論理回路から成る診断論理機構、
すなわち論理回路機構、を使用して電源システムの複数
の電圧レベルまたは電流レベルの異常（以下障害と呼
ぶ）状態を診断し電源システムの遮断制御信号を発生す
る迅速な応答性の電子装置のための電源制御障害分離指
示装置を提供することにある。 D.問題点を解決するための手段 簡単に云えば、本発明の電源制御障害分離指示装置
は、複数の電圧レベルを供給する電源システムを有する
電子装置のためのものであり、電源システムの出力線上
における予め定めた異なるセンス箇所の障害状態の発生
に応じて異なる２進値パターンのコード信号を発生す
る、主として、論理回路のみから成る診断論理機構に特
徴がある。さらに、この電源制御障害分離指示装置は、
コード信号に応答して、一方では電源システムを遮断す
る装置を活動化させて電源システムを保護し、他方では
指示器を駆動させて障害状態の位置を指示する10進数字
などを表示させる。 この電源制御障害分離指示装置は、それぞれが電源シ
ステムのある箇所に対応する複数本のセンス線を含み、
センス線は、電源システムの対応箇所が正常状態である
ことを表すセンス線上の第１論理レベル、およびその対
応箇所が障害状態であることを表す第２論理レベルにな
る。論理回路手段はセンス線に接続され、１本のセンス
線か第２論理レベルになるのに応じて、電源システムの
障害状態が発生した対応する箇所を特定する２進パター
ンのコード信号を生成する。遮断手段はコード信号に応
じて電源システムを遮断し、指示手段はコード信号に応
じて、電源システムの障害状態が発生した箇所を指示す
る。論理回路手段は、コード信号を一時的にラッチする
ラッチ手段を含み、遮断手段および指示手段は、ラッチ
手段に保持されたコード信号に応答する。 監視される障害状態は、電源システムの様々な箇所で
の不足電圧、過電圧および過電流状態である。電源シス
テムの立上り時、すなわち起動時に、出力電圧レベルま
たは電流レベルが誤った不足電圧または過電流の障害信
号を発生するのを避けるため、電源の起動手段に応答す
る遅延手段が、論理回路手段をマスクして、すなわち抑
止して、出力電圧または電流か正常動作レベルに達する
まで、不足電圧状態または過電流状態に応じて誤ったコ
ード信号が生成されるのを防止する。典型的なコード信
号とは、BCDコード信号のことであり、実施例では、BCD
コード信号を７セグメントの指示器駆動信号に変換する
手段を備えている。この駆動信号によって、７セグメン
トの表示装置が駆動され、障害状態が発生した箇所を表
す、10進数などの文字を表示する。 BCDのコード信号は、複数の２進数字を含み、これら
の２進数字は、すべてのセンス線上に第２論理レベルの
信号がないとき、初期値をとる。論理回路手段は、１本
のセンス線上に第２論理レベルの信号が現れると、それ
に応じて、１個または複数の２進数字の値を障害値に変
え、その結果BCDコード信号は、１本のセンス線に対応
する電源システムの箇所で障害状態が発生したことを意
味する10進数値に相当する値をとる。 システムの複雑さを減らすために、複数のセンサ線を
まとめて、１つのコード信号で識別する。これにより、
論理回路手段のコストは下がるが、その代わり、サービ
ス技術者が必要とする障害分離時間は増加する。 本発明の論理回路手段は、各BCD数字ごとに、対応す
るセンス線に現れる第２の値に応じて障害値のBCD数字
出力信号を生成する、第１論理ゲートを含んでいる。第
1NANDゲートは、その入力端でBCD数字出力信号を受け取
り、セット信号を生成する。ラッチ手段は、第2NANDゲ
ートと第3NANDゲートから成る。第2NANDゲートは、その
入力端で第1NANDゲートからのセット信号を受け取り、
保持信号を生成して第3NANDゲートの第１入力端に印加
し、BCD数字をラッチする。第２論理ゲートは複数個の
入力端をもち、１つはラッチされたBCD数字を受け取る
ように接続され、残りの入力端は残りのラッチされたBC
D数字を受け取るように接続されている。第2NANDゲート
の第２入力端は第3NANDゲートの出力端に接続され、ラ
ッチされたBCD数字を受け取る。第3NANDゲートの第２入
力端は、電源システムをオンにする起動信号が付勢され
たとき生成されるリセット信号を受け取るように接続さ
れる。 本発明の電源システムは、電源システムを交流電力線
に接続する主スイッチを制御する主リレーを含む。この
電源はさらに、PWM変調装置に接続された直流／直流ス
イッチング・コンバータも含む。遮断装置がコード信号
に応答して主リレーを付勢し主スイッチを開いて、交流
電力線から電源を切り離す。またこの遮断装置は、PWM
変調器に遮断信号を印加して、PWM変調器と変換器手段
をほぼ同時に動作不能状態にする。 E.実施例 本発明を、コンピュータ・システムと共に通常使用さ
れる型式のプリンタの電源に関して説明する。第１図
は、本発明の原理を組み込んだこういった電源の構成図
である。120ボルト交流線10は、220ボルト交流線にも接
続でき、回路遮断器12と、主リレー80で制御される主ス
イッチ14とを介して、起動時のサージ電流を制限する通
常のイン・ラッシュ・ソフト・スタート回路16に接続さ
れる。次いで、交流電源の120ボルトが、線18を介して
鉄共振変圧器組立体20に印加される。この変圧器組立体
20は、48ボルト交流出力線22と出力線24を有し、出力線
24は、220ボルト交流を交流モータ方向制御装置26に供
給する。方向制御装置26は、28に印加されるモータ制御
信号の制御下で、線30を介してキャリッジ交流モータ32
に220ボルトの交流を供給する。この交流モータ32は、
プリンタの文字バンドを駆動する。 48ボルトの交流が、線22を介して、交流／直流コンバ
ータすなわちバルク電圧電源34に印加される。この電源
34は、プリンタのキャリッジ直流モータ42とハンマ・ソ
レノイド43に電力を供給する。第１の48ボルトの直流出
力線36は、プリンタの直流キャリッジ・モータに電力を
供給する。一方、第２の48ボルトの直流出力線38は、プ
リンタのハンマ・ソレノイドに電力を供給する。線38
は、HFC（ハンマ発射制御）リレー76によって制御され
るスイッチ40を含んでおり、リレー76はハンマの無秩序
なタッピングを避けるために起動後暫く開いたままにな
っていることに注意すべきである。 線38からの48ボルト直流電流が、線44を介して複数電
力レベル・スイッチング・コンバータ（MPLS）46に加え
られる。MPLS46は、パルス幅変調器（PWM）48と直流／
直流スイッチング・コンバータ50を含む。PWM48は、線8
2を介してMPLS遮断信号が印加される遮断ピンを含む、U
nitrode 1525Aパルス幅変調器でよい。後でより詳細に
説明するが、この信号が印加されると、PWMが動作不能
状態になりMPLS46を遮断する。直流／直流スイッチング
・コンバータ50は、＋５、＋8.5、−５および＋12の４
つの論理電圧レベルをそれぞれ線52上に供給する。これ
らの論理電圧レベルは、プリンタの動作を制御するプリ
ンタ論理ゲート54内のいくつかのカードに印加される。
これらのカードには、キャリッジ制御カード、リボンお
よびバンド・モータを制御するバンド／リボン・カー
ド、「エンジン」すなわちCPUカード、操作員が制御す
るパネル・ボタンと連動するディスケット論理回路を備
えたディスク/OPパネル・カード、RAMカード、交流モー
タの方向制御を行なうモータ・ドライバ・カード、線68
を介して診断論理機構60へ送るHFC信号を生成するハン
マ発射制御論理回路を含むハンマ発射制御カード、ハン
マ・ソレノイド用のアナログ回路を含むハンマ・ドライ
バ・カード、DCA（直結アダプタ）とチャネル制御用の
カード、およびDCAとチャネル制御用のインターフェー
スをもたらすリンク・カードがある。 数個のセンサがセンサ回路56に設けてあり、電源の様
々な箇所の不足電圧、過電圧および過電流状態を監視す
る。電源システムの様々な箇所での電圧または電流のサ
ンプルが、数個の比較器内で基準レベルと比較され、障
害状態がないことを示す第１論理レベルの信号と障害状
態があることを示す第２論理レベルの信号を生成する。
これらの信号は、複数本のセンス線58によって、後で詳
細に説明する診断論理機構60に印加される。診断論理機
構60の機能には、１本のセンス線58上に第２論理レベル
の障害状態信号があるとき、それに応答して障害表示装
置64を駆動する駆動信号を線62上に生成する機能が含ま
れる。この障害表示装置は、指示器のセグメント66a、6
6b、66c、66d、66e、66f、66gを形成する７つのLEDから
通常形成される７セグメント指示器66を備えている。後
で説明するが、指示器66は、駆動されると、障害状態信
号が現れたセンス線、すなわち、電源システムの障害状
態が発生した箇所を示す数値を表示する。 診断論理機構60は、後で説明する起動回路を含み、こ
の回路は、デバウンス・フリップ・フロップ73を介して
診断論理機構60に接続されている起動スイッチ72を閉じ
て、起動信号を印加することによって起動する。電源シ
ステムに障害がないと判定された場合、電源良好信号ま
たは電源投入リセット信号が、起動信号の印加後0.5秒
の間、リード線70を介してプリンタ論理ゲート54のRAM
論理カードに印加される。RAMカードは、電源良好信号
または電源投入リセット信号がリード線70に現れるまで
抑止される。後で説明するように、診断論理機構60はリ
ード線74上に制御信号を生成して、HFCリレー76を制御
する。 障害状態のある場合、診断論理機構60は、リード線78
上で遮断信号を生成する。この信号により、主リレー80
がスイッチ14を開き、それによって線10からの交流電力
線回路が開かれる。主リレーは比較的ゆっくり動作する
ので、MPLS遮断信号はリード線82を介してMPLS46のPWM4
8の遮断ピンにも印加され、MPLSを迅速に遮断させてMPL
Sとプリンタ論理ゲート54の損傷を防止する。診断論理
機構60とセンサ56に、主スイッチ14の状態によって影響
を受けないバイアス電圧を供給する必要がある。こうす
ると、センサ56と診断論理機構60は、スイッチ14が開く
ときに電源システムの状態を監視しその状態に応答でき
るようになる。すなわち、交流／直流スイッチング・バ
イアス電源84は、スイッチ14の供給線側に接続される。
電源84は、リード線85を介して診断論理機構60に、また
リード線86を介してセンサ56にバイアス電圧を供給す
る。 センサ回路に監視された電圧と電流を供給するため、
数個のピック・オフ手段が使用される。ピック・オフ手
段87は、線22に直接接続でき、線22上の電圧を抽出し、
電圧サンプルをリード線88を介してセンサ回路56内の比
較器に印加する。この比較器56は、線22上の鉄共振変圧
器組立体20からの電圧出力が不足電圧状態にあるとき、
センス線58のうちの１本に障害信号を供給する。ピック
・オフ手段89は、プリンタ・キャリッジ・モータ42へ供
給される48ボルトの直流線36上の電圧および電流をサン
プルする。電圧サンプルは、線36への直接接続によって
獲得できる。一方、電流サンプルは、線36に直列接続さ
れた抵抗器または線36に接続されたコイルから獲得でき
る。線36上の電圧と電流を表すサンプルが、リード線90
を介してセンサ回路56内の比較器に印加される。これら
の比較器は、線36上の電圧が不足電圧であるときおよび
その電流が高過ぎるときに、センス線58のうち当該の線
を介して障害信号を供給する。ピック・オフ手段91は、
リード線92を介してセンサ回路56の比較器にハンマ電圧
供給線38中の電流のサンプルを供給する。この比較器
は、線38が過電流状態である場合にセンス線58のうち当
該の線を介して障害信号を送る。線36と38上の電圧は同
じ電源34から到来するので、ハンマ線38用の別個の不足
電圧センサは不要である。 ピック・オフ手段93は、リード線94を介してセンサ回
路56内の比較器に論理電圧線52中の電圧と電流のサンプ
ルを供給する。これらの比較器は、論理電圧線52が過電
流と不足電圧状態であり、また論理電圧線52の１本が過
電圧状態である場合に、センス線58のうち当該の線上に
障害信号を生成する。 第２図は、従来のTTL論理回路を使って構成した診断
論理機構60の概略回路図である。センス線101ないし113
は、センス線58に相当する。こうしたセンス線上の信号
は、障害状態がない場合に高レベルとなり、第１図の電
源システムの対応箇所に障害状態が発生したとき、低レ
ベルになる。センス線101は、48ボルトの直流キャリッ
ジ線36が不足電圧状態であるかどうか監視し、センス線
102は、線36が過電流状態であるかどうか監視する。ハ
ンマの48ボルト直流線38の過電流状態は、センス線103
で監視される。鉄共振変換器回路20からの48ボルト交流
出力線22の不足電圧状態は、センス線104で感知され
る。論理電圧線52の＋５ボルト線は、センス線105で不
足電圧状態であるかどうか、またセンス線106で過電圧
状態であるかどうか監視される。＋8.5ボルト、−５ボ
ルトおよび＋12ボルトの論理電圧線が不足電圧状態のと
き、それぞれ、センス線107、108および109に信号が出
る。−５ボルト、＋５ボルト、＋8.5ボルトおよび＋12
ボルトの論理電圧線が過電流状態のとき、それぞれ、セ
ンス線110、111、112および113に信号が出る。 不足電圧センサは、起動信号が電源システムの動作を
開始させるとき誤った障害状態信号を供給するので、後
述の遅延回路を使って、電源システムの出力電圧レベル
が起動後の動作レベルに達するまで、不足電圧または過
電流の障害状態への応答を抑止する。このため、５つの
起動遅延ORゲート115、116、117、118、119が設けてあ
る。起動遅延回路120は、遅延期間が完了するまで、線1
21に高論理レベル信号を供給する。この信号は、ORゲー
ト115、116、117、118の一方の入力端に印加され、これ
らのORゲートの他方の入力端は、センス線101、102、10
3、104に接続されている。ORゲート119は、また一方の
入力端で線121から遅延信号を受け取る。センス線105
は、ANDゲート122の入力端に接続され、ANDゲート122の
出力線123はORゲート119の他方の入力端に接続されてい
る。センス線107、108、109は、ANDゲート124の３つの
入力端に接続され、ANDゲート124の出力線125はANDゲー
ト122の第２の入力端に接続されている。 ORゲート115の出力線127は、ORゲート128の１入力を
供給する。ORゲート118の出力線129は、インバータ130
を介してORゲート128の第２の入力端131に接続されてい
る。ANDゲート132は、１つの入力端がセンス線106に接
続され、第２の入力端がORゲート119の出力線133に接続
されている。ANDゲート132の出力線135には、MPLS OKと
記してある。というのは、ANDゲート132の出力が高レベ
ルのときは、MPLS50からの論理電圧線52がすべて不足電
圧状態または過電流状態でないことを示すからである。
この出力線135の出力は、ANDゲート136に１入力として
印加され、ANDゲート136の他方の入力端はORゲート116
からの出力137を受け取る。 現在説明している診断論理機構60の論理回路手段の目
的は、センス線101ないし113の任意の線上の障害信号を
BCD信号に変換することである。図の例では、、そのBCD
信号は４桁のBCD信号である。そして、その論理回路
は、４つのBCD数字の値を決定する４つの論理ゲートを
もつ。これらのBCD数字決定用ゲートの１つは、NANDゲ
ート138である。NANDゲート138の４つの入力は、ORゲー
ト116の出力線137、ORゲート117の出力線141、ORゲート
128の出力線139およびセンス線113から受け取る。 第２のBCD数字決定用ゲートはNANDゲート142であり、
ANDゲート136の出力線143からの第１入力、ORゲート128
の出力線139からの第２入力、ORゲート118の出力線129
からの第３入力およびセンス線111からの第４入力を有
する。 ANDゲート144は、ORゲート118の出力線129、ORゲート
117の出力線141およびセンス線112からの２つの入力を
有する。ANDゲート144の出力線147は、第３のBCD数字決
定用NANDゲート146に入力を供給する。NANDゲート146の
他の３つの入力は、センス線113、ANDゲート136の出力
線143およびセンス線111から得られる。 ANDゲート148は、インバータ156と共に、第４のBCD数
字決定用ゲートを構成する。ANDゲート148の３つの入力
は、ORゲート128の出力線139、ANDゲート144の出力線14
7およびセンス線110から得られる。インバータ156はAND
ゲート148の出力155を受け取り、セットNANDゲート158
に出力線157の出力を供給する。NANDゲート158の出力線
はセット・リセット・ラッチ166のセット端末に接続さ
れている。NANDゲート158へのもう一方の入力は、MPLS
遮断信号が印加される線189から得られる。 NANDゲート138の出力線149の出力は、セットNANDゲー
ト150への入力として印加され、ゲート150のもう一方の
入力は線189から得られる。NANDゲート150の出力線は、
セット・リセット・ラッチ160のセット入力端に接続さ
れている。 NANDゲート146の出力線151は、セットNANDゲート152
の１つの入力端に接続されている。NANDゲート152のも
う１つの入力端は線189に接続されている。NANDゲート1
52の出力は、セット・リセット・ラッチ162のセット入
力端に印加される。 NANDゲート142の出力153は、セットNANDゲート154に
１入力として印加される。NANDゲート154の第２の入力
端は線189に接続されている。NANDゲート154の出力線
は、セット・リセット・ラッチ164のセット入力端に接
続されている。 ラッチ160の出力Q1、ラッチ164の出力Q2、ラッチ166
の出力Q4およびラッチ162の出力Q8は、論理回路の４桁
のBCD出力信号を構成する。このBCD信号が、７セグメン
ト障害表示装置64へ駆動信号を供給する、BCD−７セグ
メント・デコーダ168に印加される。これらの駆動信号
は、330オームの抵抗器R1、R2、R3、R4、R5、R6、R7を
介して、表示装置64に接続されているジャック170のピ
ンｅ、ｄ、ｃ、ｂ、ａ、ｇ、ｆに印加され、７セグメン
ト表示装置の表示セグメント66e、66d、66b、66a、66
g、66fを駆動する。 起動遅延回路120は、5000オームの抵抗器R8を介して
＋５ボルトのバイアス端子に接続されている、起動入力
端子172を有する。起動スイッチ72（第１図参照）は、
閉じると、起動端子172の電圧を降下させる。低レベル
の信号が、インバータ174と線175を介してラッチ160、1
62、164および168のリセット端子に入力され、起動スイ
ッチ72が閉じるときラッチをリセットする。 起動遅延回路120の遅延機能が始動するのは、低レベ
ルの起動信号が、インバータ176に印加されるときであ
る。インバータ176の出力線177は3000オームの抵抗器R9
を介して＋５ボルトのバイアス電源に、また91,000オー
ムの抵抗器R10と10マイクロファラッドのコンデンサC1
から形成される時定数回路に接続されている。抵抗器R1
0は、出力線177と比較器180の１つの入力リード線178の
間で直列に接続されている。比較器180の他方の入力リ
ート線は、基準電圧として作用する＋３ボルトのバイア
ス電源に接続されている。コンデンサC1は、リード線17
8と接地端子の間に接続されている。インバータ176の出
力線177は、起動時に高レベルになる。そして、コンデ
ンサC1は、コンデンサC1の電荷が比較器180の＋３ボル
ト直流閾値電圧に到達してその出力線121を低レベルに
するまで、抵抗器R9とR10を介して＋５ボルト・バイア
ス電源から充電を開始する。比較器180の出力線121は、
10,000オームの抵抗器R11を介して＋５ボルトのバイア
ス電圧電源に接続されている。遅延回路の時定数のた
め、出力線121の高レベル信号は、0.5秒遅延され、上記
で説明したように、遅延マスク信号としてORゲート11
5、116、117、118、119に印加される。ダイオードCR1
は、抵抗器R10と並列接続されており、インバータ176か
らの出力線177が低レベルとなり次の遅延に対し遅延回
路をリセットするときに、急速にコンデンサC1の電荷を
ダンプする放電経路をもたらす。 出力線121の低レベル信号は、またインバータ182を介
して、出力リード線183上の高レベル信号としてANDゲー
ト184の１つの入力端に印加される。ANDゲート184から
電力良好信号が出力線185上に現れる。0.1マイクロファ
ラッドのコンデンサC2が、リード線183と接地端子の間
に接続され、電力良好信号が生成されるとき30マイクロ
秒の遅延をもたらすため、論理回路手段が不足電圧セン
サに応答する時間の余裕がでる。 リード線Q1、Q2、Q4、Q8上に現れるBCD数字は、それ
ぞれNANDゲート186に入力を供給する。値1111をもつBCD
信号は、障害状態がないことを意味するので、電源シス
テムの任意の箇所で障害状態の出現が検出されると、リ
ード線Q1、Q2、Q4、Q8のうちの１本に少なくとも１つの
「０」ディジットが生成されて、NANDゲート186からそ
の出力線187上に高レベル出力をもたらす。この出力線1
87上の高レベル信号は、インバータ188を介して、低レ
ベル信号として、ANDゲート184の第２入力端に接続され
たリード線189に印加される。すなわち、BCD信号または
起動遅延期間の存在によって障害が指示されると、AND
ゲート184からの電力良好信号の生成が抑制される。リ
ード線189は、MPLS遠隔遮断信号を供給し、NANDゲート1
50、152、154、158の入力端に接続されている。この信
号は、第１図に示すように、リード線82を介してMPLS46
のPWM48に印加される。 ハンマ発射制御カードで生成されたHFC信号は、HFC端
子190に印加される。HFC端子190は、5,100オームの抵抗
器R2を介して＋５ボルト電源に接続され、またコンデン
サC3を介して接地されている。端子190は、ORゲート192
への１入力を供給する。ゲート192の他方の入力は、リ
ード線187から得られる。ORゲート192の出力線193の出
力は、ORゲート194に１入力として印加され、ORゲート1
94の他方の入力端は、リード線121に接続されている。O
Rゲート194の出力線195の出力は、２重ORドライバ196の
１つの入力端に印加される。 第３図に示すように、２重ORドライバ196は、一対のN
ORゲート196aと196bを含む。各NORゲートの１つの入力
端は、起動端子172に接続されている。NORゲート196aの
もう１つの入力端は、リード線187に接続されている。
一方、出力線195は、NORゲート196bの第２入力端に接続
されている。NORゲート196aの出力線は、NPNトランジス
タQaのベース電極に接続され、トランジスタQaのエミッ
タは接地端子199に接続されている。主リレー・コイルK
1は、逆バイアスされたスナバ・ダイオードCR2と並列
で、トランジスタQaのコレクタから端子197を介してス
イッチ72aに接続されている。スイッチ72aは、起動スイ
ッチ72と連動し、それが閉じると、コイルK1がバイアス
電源84の＋24ボルト電源端子199aに接続される。スイッ
チ72aは、起動スイッチ72が開いているとき、コイルK1
の回路が開くようにする。上記に説明したように、起動
スイッチ72は、デバウンス・フリップ・フロップ73を介
して起動端子172に接続されている。NORゲート196bの出
力線は、NPNトランジスタQbのベース電極に接続され、
トランジスタQbのエミッタは、接地端子199に接続され
ている。HFCリレー・コイルK2は、トランジスタQbのコ
レクタと＋24ボルトのバイアス端子199aの間に接続され
ている。スナバ・ダイオードCR3は逆バイアスされ、コ
イルK2の両端間に接続されている。NORゲート196aへの
両方の入力が低レベルの場合、トランジスタQaは導通し
てコイルK1の回路を完成させ、スイッチ14が閉じる。一
方、NORゲート196aへのどちらか一方もしくは両方の入
力が高レベルの場合、トランジスタQaは非導通になり、
リレー・コイルK1の回路を開いて、スイッチ14が開く。
同様に、NORゲート196bへの両方の入力が低レベルの場
合、トランジスタQbは導通してHFCリレー・コイルK2を
付勢させ、スイッチ40を閉じる。すなわち、HFC信号が
端子190上にある場合、NANDゲート186は、障害がないこ
とを示し、線21上の遅延信号が終了し、スイッチ40が閉
じる。NORゲート196bへのどちらか一方もしくは両方の
入力が高レベルの場合、トランジスタQbは非導通にな
り、スイッチ40が開く。 診断論理機構60の論理回路に使用されているNANDゲー
トとANDゲートの動作が、第4A図と第4B図に説明されて
いる。第4A図のNANDゲート200は、入力A1とB1および出
力F1を有する。NAND真理値表に示してあるように、
「０」は低TTL（接地）レベル、「１」は高TTL（＋５ボ
ルト直流）を表し、入力端A1とB1の両方に高レベル信号
があるときだけ、出力端F1に低レベル信号が生成され
る。一方、入力A1とB1の他の組合せのときは、すべて出
力端F1に高レベル信号が生成される。第4B図のANDゲー
ト202は、入力A2とB2が両方共高レベルのときだけ、F2
で高レベル出力を生成する。他のいかなる入力信号の組
合せのときでも、出力端F2に低レベル信号が発生する。 第７図は、第２図に示す論理回路に部分的に対応する
BCDコード信号の単一ディジットの形成と保持を示す
が、第７図を第８図のタイミング図と一緒に使って、こ
の動作を説明することにする。第７図で、NANDゲート13
8は、BCD数字決定用論理回路の１つであり、センス線11
3と、それぞれセンス線102、103および101に対応するリ
ード線137、141および139から入力を受け取る。NANDゲ
ート138からの線149上の出力が、セットNANDゲート150
に印加される。NANDゲート150は、リード線206を介して
２つのNANDゲート210と212から成るセット・リセット・
ラッチ162にセット信号を供給する。リード線211上のNA
NDゲート210からの保持出力が、NANDゲート212の一方の
入力端に印加される。NANDゲート212の出力216は、リー
ド線Q1に１つのBCDディジットを、またリード線215を介
してNANDゲート210の第２入力端にフィードバック信号
を供給する。NANDゲート212の第２入力線213は、ラッチ
のリセット入力線であり、第２図を再び参照すると、リ
ード線175を介してリセット信号を受け取るように接続
されている。リード線Q1上のBCDディジットは、また他
のBCDディジット線Q2、Q4およびQ8からのフィードバッ
クとともに、フィードバック信号としてNANDゲート186
に印加される。NANDゲート186の出力187は、インバータ
188とリード線189を介してセットNANDゲート150に第２
入力として印加される。 第５図では、一連のタンミング図で、障害がないとき
の電源投入および電源切断過程を示している。「起動」
波形220は、端子172に印加される起動信号の論理レベル
を示す。「パルク電圧」波形221は、リード線36と38上
の直流48ボルト出力の電圧レベルを示す。「MPLS電圧」
波形222は、MPLS46の出力側の論理電圧線52のうちの１
本の電圧レベルを示す。「局部センス」波形223は、不
足電圧状態があるかどうか監視するセンス線58のうちの
１本の論理レベルを示す。遅延マスク機能は、線121上
の論理レベルを示す「不足電圧遅延」波形224によって
示される。波形225は、電力良好信号の生成を示す。 時間T1で、交流線電圧が遮断され、起動端子172が高
レベルになり、バルク電圧とMPLS電圧が低レベルにな
る。センサ回路56はバイアス電源84からバイアス電圧を
受け取るので、不足電圧センサが有効になり、波形223
で示されるように、局部センス信号は低レベルになり、
波形222で表される不足電圧状態を示す。起動スイッチ7
2が閉じる前は起動端子172は高レベルなので、不足電圧
遅延波形224は高レベルになる。インバータ176の出力は
低レベルであり、比較器180の負端子に接続されている
ため、比較器180からの線121上の出力は、高レベルにな
る。線121上のこの高レベル信号は、センサ信号が低レ
ベルであるにもかかわらず、ORゲート115ないし119から
の出力を高レベルに維持する。波形225で示されるよう
に、出力線185上の電力良好信号は低レベルであるが、
これはインバータ182で反転されるリード線121上の高レ
ベル信号が、低レベル信号としてANDゲート184に印加さ
れるからである。 時間T2で、起動スイッチ72が閉じ、起動端子172を接
地させ、起動信号波形220を降下させる。このため、主
リレー出力197のORゲート・ドライバが主リレー80を付
勢して主スイッチ14を閉じる。起動スイッチ72の閉成後
すぐに、波形221のバルク電源34は、イン・ラッシュ・
ソフト・スタート回路16の影響下で徐々に上昇し始め
る。時間T3で、MPLSの電圧波形222も徐々に上昇し始
め、MPLS46が、出力電圧を生成し始めるためにバルク電
源34からの直流32ボルトを必要とするため、波形221を
遅延させる。T4で、バルク電圧221は、イン・ラッシュ
・ソフト・スタート回路16によって起こされた遅延Ｈの
後に、その最高値に到達する。T5で、MPLS電圧波形222
は、その最高値に到達する。不足電圧センサはもはや不
足電圧状態を感知しないので、局部センス波形223は高
レベル値に上がる。T6で、コンデンサC1の電荷が基準入
力179の電圧レベルに到達するため、線121上の不足電圧
遅延信号は低レベルになり、比較器180の出力が低レベ
ルになる。不足電圧遅延ＩはT5の後まで続くので、T5の
前に感知された不足電圧は、障害指示および主リレー開
放機能を開始する働きをしない。診断論理機構60に現在
マスクされていない不足電圧を監視するセンス信号に応
答する時間の余裕を与えるため、コンデンサC2によって
導入された遅延Ｊの後に、T7で、波形225の電力良好信
号が高レベルになる。T8で、起動スイッチ72が開き、起
動信号波形220を高レベルに戻して、リセット・リード
線175上にリセット信号を生成させ、ラッチ160、162、1
64、166をリセットさせる。これにより、波形224の不足
電圧遅延信号も復元される。短かい伝播遅延の後に、波
形225の電力良好信号は、リード線121上の遅延信号のレ
ベルの変化に応じて、T9で、低レベルになる。リード線
121は、インバータ182を介して電力良好ANDゲート184に
入力を供給する。ほぼ同時に、バルク電圧波形221が、
バルク電源34のコンデンサの放電に応じて降下し始め
る。T10で、波形222のMPLS電圧が、そのコンデンサの放
電に応じて降下し始める。ほぼ同時に、鉄共振変圧器回
路20とバルク電源34を監視する不足電圧センサが、不足
電圧状態を感知し、局部センス波形223が降下する。バ
ルク電圧波形221とMPLS電圧波形222は、T11で、その低
レベルの値に到達して、T12で、通常の遮断状態に戻
る。 障害が発生した場合の電源投入および遮断過程が第６
図に示されている。第６図において、波形230は、起動
端子172上の起動信号レベルを表す。波形231は、論理電
圧リード線52のうちの１本のMPLS電圧出力を示す。波形
232は、その１本の論理電圧リード線に不足電圧状態が
あるかどうか監視するセンス線58上の局部センス信号を
示す。波形233は、ラッチ160、162、164または166のう
ちの１つによるBCD数字のラッチ動作を示す。波形234
は、リード線121上の不足電圧遅延信号を示す。波形235
は、電力良好出力線185上の電力良好信号を示す。時間T
13で、交流線が遮断され、起動波形230は高レベル、MPL
S電圧波形231は低レベル、不足電圧センサによって感知
された不足電圧状態を表す局部センス波形232は低レベ
ル、ラッチされたBCDコード波形233は高レベルになり、
不足電圧遅延波形234は高レベルになって、線121上の遅
延信号がアクティブであることを示し、電力良好波形23
5は低レベルになる。時間T14で、起動スイッチ72が閉じ
て、起動端子172の電圧と起動波形230が降下する。遅延
Ｋの後、時間T15で、MPLS電圧レベル波形231が徐々に上
昇し始める。時間T16で、監視中の論理電圧レベルが、
不足電圧センサの閾値まで上昇して不足電圧とは感知さ
れなくなり、局部センス波形232がその高レベルに上昇
する。しかし、不足電圧遅延信号波形234は、依然、不
足電圧遅延Ｉの影響を受けており、T17まで高レベルを
維持する。波形235は、コンデンサC2によって導入され
る遅延に応答し、T18まで高レベルにならない。障害が
発生すると、MPLS電圧波形231が降下し始め、T19で、不
足電圧センサの不足電圧閾値に達する。T20で、センサ
は反応し、局部センス波形232がその低レベルの値まで
降下して、不足電圧障害状態の存在を指示する。その結
果、T20aで波形233が低レベルになることによって示さ
れるように、BCD数字のラッチ動作が行なわれる。この
ために、伝播遅延の後T21で波形235の電力良好信号が低
レベルになる。同時に、２重ORドライバ196が主リレー8
0を滅勢し、そのために電源スイッチ14が開き始める。T
22で、線189上のMPLS遮断信号により、波形231の論理電
圧レベルかゼロに戻り、T22aで、主スイッチ14が交流線
をオフにする。T23で起動スイッチ72が開き、起動信号
波形230がその高レベルに上昇して、T23aで、波形233で
示すようにチッチのリセットを開始し、波形234で示す
ように不足電圧遅延信号を高レベルに戻す。 第８図は、第７図に関連して検討すべきものである
が、ラッチによる障害コード保持を示している。波形23
6は起動端子172上の起動信号を示す。波形237は、NAND
ゲート138の入力線137または141のうちどちらか一方の
入力線上の、第７図の点Ａに現れるセンス信号のレベル
を示す。第２図で注意されるように、これらの入力線
は、それぞれ48ボルト・キャリッジ線36と48ボルト・ハ
ンマ線38の過電流状態を監視する。波形238は、第７図
の点ＢでのBCDデコーダ信号のレベルを示し、波形239
は、点Ｃでのゲート・デコード信号を示す。点ＤでのBC
Dコード・セット信号は波形240で示され、点ＥでのBCD
コード保持信号は波形241で示される。点Ｇでのラッチ
されたBCDコード数字は、波形243で示され、点Ｆでのリ
セット信号は波形242で表される。 時間T24で、起動スイッチ72が閉じて、端子172上の起
動信号と波形236が降下する。波形242で示されるリセッ
ト信号は、T24でスイッチ72が閉じたとき、低レベルに
ありラッチをリセットしたが、T25でインバータ174を介
する伝播遅延により高レベルになる。T26で過電流障害
が発生し、センス信号Ａは低レベルになる。このため、
第4A図に示すようにNANDゲート138の入力線の１つが
「０」であるため、T27でBCDデコード信号Ｂが高レベル
になる。この時ゲート・デコード信号Ｃ（波形239参
照）も高レベルなので、NANDゲート150のセット出力Ｄ
は、波形240で示されるように、T28で低レベルになる。
NANDゲート210の入力の１つが現在低レベルにあるの
で、保持出力Ｅは、波形241で示されるように、T29で高
レベルになる。波形242で示されるようにリセット信号
Ｆも高レベルにあるので、NANDゲート212の出力Ｇは、T
30で低レベルになり、リード線216上にBCDディジットQ1
を供給する。この低レベル出力Ｇが、リード線215を介
してNANDゲート210の他方の入力線にフィードバックさ
れるので、NANDゲート210の出力Ｅが高レベルに保持さ
れ、リセット信号Ｆがリセット時に低レベルになるま
で、リード線216上のBCDディジットQ1をラッチする。ラ
ッチされた出力Ｇも、Q1入力としてNANDゲート186にフ
ィードバックされ、T31でその出力線187を高レベルに
し、また波形239で示されるように、インバータ188のゲ
ート出力Ｃを低レベルにする。Ｃが低レベルになると、
T32でNANDゲート150の出力Ｄは高レベルになる。T32で
も、２重ORドライバ196のトランジスタQaが、非導通状
態になり、主リレー・コイルK1の回路を開く。主リレー
80が動作するのに時間が必要なために、T33でスイッチ1
4が開く。そのために交流線が開く即ちオフになるの
で、T33で過電流状態が終了し、センス波形237が高レベ
ルになる。NANDゲート138の入力線上のセンス信号Ａが
現在高レベルにあるので、T34で、BCDデコード信号Ｂが
低レベルになる。 起動スイッチ72がT35で開く場合、波形236で示される
ように、端子172上の起動信号は高レベルになる。T
36で、リセット波形242が降下して、ラッチ160、162、1
64、166をリセットしT37でラッチされたコード信号Ｇを
高レベルにする。このため、T38で、NANDゲート210の線
215からの入力の信号が高レベルになり、NANDゲート210
からのBCD保持出力Ｅが低レベルになる。NANDゲートへ
のQ1入力が現在高レベルなので、T39で、NANDゲート186
からの出力は低レベルになり、ゲート出力信号Ｃは高レ
ベルになる。 BCDコードと障害番号の関係を表１に示す。 障害表示は、電源システムの障害を診断するのに使用
される。障害表示「０」は、電源を入れた時に鉄共振変
圧器組立体20の１次回路に交流電圧がない場合に発生す
る。これは、交流電力線ヒューズが飛んだり、イン・ラ
ッシュ・リレーが動作しなかったり、主接触器が動作し
なかったり、鉄共振変圧器組立体20の１次回路が開いた
りした場合に発生する。 障害表示「１」は、電源が入って動作した後、鉄共振
変圧器組立体が不足電圧状態で障害を発生したことを示
す。この障害は、バルク直流48ボルト負荷の短絡による
鉄共振変圧器の破壊、鉄共振変圧器組立体20のコンデン
サ故障による鉄共振変圧器の破壊、または鉄共振変圧器
の１次または２次コイルの開放によって発生する。 「２」が表示されると、48ボルト直流ハンマ負荷が、
電源投入または動作中に過電流である。ハンマ・ソレノ
イド、ソレノイド回路自体またはハンマ・ドライバ制御
カードが故障している。 「３」が表示されると、8.5ボルト直流論理負荷が、
電源投入または動作中に過電流である。これは、DCAお
よびチャネル制御カードによって発生する。 障害表示「４」は、48ボルト直流キャリッジ・モータ
負荷が電源投入または動作中に過電流であることを示
す。 「５」が表示されると、MPLS電源46に、電源投入また
は動作中に過電圧または不足電圧障害がある。不足電圧
電源障害は、第２ダイオードの開放などMPLS電源の構成
要素の障害によって起こる。過電圧状態は、２本の出力
電圧リード線52の間の短絡によって起こる。前述のよう
に、論理電圧線52が不足電圧状態であるかどうか監視す
るセンス線105、107、108、109からの情報、および＋５
ボルト論理電圧線が過電圧状態であるかどうか監視する
センス線106からの情報が、ANDゲート124と132を使って
結合される。＋５ボルト論理電圧線の過電圧状態により
他の論理電圧線の過電圧状態が発生するので、すべての
論理電圧線で過電圧状態かどうか監視する必要はない。
操作員は各論理電圧線を個別に検査して、障害信号の発
生源を突き止める。 「６」が表示されると、12ボルト直流論理負荷が、電
源投入または動作中に過電流である。この障害は、12ボ
ルト論理電圧を使用するバンド／リボン・カードまたは
ディスク/OPパネル・カードで発生する。 電源投入中に、＋５ボルト直流論理負荷が過電流であ
る場合、「７」が表示される。プリンタ論理ゲート54の
プリンタ論理カードはすべて＋５ボルト論理電圧を使用
するので、障害はこれらのカードのどれかで発生する。
この場合、操作者は、障害が修正されるまでカードを入
れ換えて、障害のあるカードを見つけ出す。 「８」が表示されると、バルク48ボルト直流電源34
に、不足電圧障害がある。これは、整流ダイオードの短
絡または開放、フィルタ・コンデンサの短絡または開
放、もしくはブリーダ抵抗の短絡によって発生する。 「９」が表示されると、−５ボルト直流論理負荷が、
電源投入または動作中に過電流である。この障害は、−
５ボルト論理電圧を使用する、モータ駆動カード、ハン
マ発射制御カードまたはDCAカードおよびチャネル・カ
ードで発生する。この場合も、操作者は、カードをいろ
いろ入れ換えてみて、障害カードを突き止める。 ブランク表示は、電力が切れたか、またはシステムが
障害なしに動作していることを意味する。 ここに開示した実施例は、診断論理機構60のコストを
下げるために４桁のBCDコードを使用する。より高価な
５桁のBCDコード・システムを使用すると、診断論理機
構で、一層多くの障害指示数値を供給できる。個々の論
理カードの障害状態について特定の情報を提供するため
に、追加のセンス線を追加できる。 本発明の診断論理機構は、販売業者から妥当な価格で
容易に購入できる論理構成要素によって実現できる。た
とえば、本発明で開示した実施例の１つの実現方法とし
ては、ANDゲート124、144および148に74LS11 3−3W AND
ゲート装置を、またANDゲート122、132、136および184
に74LS11 4−2W ORゲート装置を使用する。３つの74LS3
2 4−2W ORゲート装置を、ORゲート115ないし119、12
8、192および194に使う。NANDゲート138、142、146およ
び186には、一対の74LS20 2−4W NANDゲート装置を使用
し、NANDゲート150、152、154および158には、74LS00 4
−2W NANDゲート装置を使用する。６つのインバータ13
0、156、174、182および188には、74LS04 HEX インバ
ータ装置を使用する。セット・リセット・ラッチ160、1
62および166には、１つの74LS279 4−SR ラッチ装置を
使用する。UND5713 2重ORドライバを２重ORドライバと
して、また74LS47 BCD−７セグメント・デコーダをデコ
ーダ168として使用する。障害表示装置64には、HP5082
−7610 7セグメント表示装置を使用する。このシステム
は、マイクロプロセッサやカスタム設計のPROMを使用す
るシステムよりかなり安価である。 本発明を、とくに好ましい実施例に関して図示し説明
してきたが、当業者には当然のことながら、本発明の範
囲を逸脱することなく、形態と細部に変更を加えること
ができる。上述のように、本発明は、不足電圧、過電圧
および過電流状態の監視に限定されるものではなく、電
源システムの熱状態など他の状態も監視できる。 F.発明の効果 本発明は、複雑で、高価なマイクロプロセッサ、プロ
グラム記憶式コンピュータまたはソフトウェアによる支
援を使わず、容易に入手でき単純で比較的安価な論理構
成要素を用いた、電源と障害分離指示器を提供すること
ができる。したがって、本発明の装置は、専門家でない
従業員や産業ロボットによって容易に製造でき、コスト
が大幅に節減される。このシステムの論理回路はNAND論
理ゲートを利用するので、この装置は、Ｅ−VLSI（超々
大規模集積回路）に容易に変換でき、回路の容積が大幅
に減少する。
【図面の簡単な説明】
第１図は、本発明の電源と障害分離指示器を示す構成図
である。 第２図は、本発明のシステムの診断論理機構を示す概略
回路図である。 第３図は、第２図の診断論理機構の２重ORドライバの詳
細とその電源システムのリレー・コイルとの関係を示す
概略回路図である。 第4A図は、NANDゲートとNANDゲートの動作を示す真理値
の説明図である。 第4B図は、ANDゲートとANDゲートの動作を示す真理値の
説明図である。 第５図は、障害がないときの電源投入および切断過程の
動作を示すタイミング波形図である。 第６図は、障害があるときの電源投入および切断過程の
動作を示すタイミング波形図である。 第７図は、本発明のコード信号のBCD数字のラッチ動作
を示す論理回路図である。 第８図は、第７図のBCDのラッチ動作を示すタイミング
波形図である。 10……120ボルト交流線、12……回路遮断器、80……主
リレー、14……主スイッチ、16……イン・ラッシュ・ソ
フト・スタート回路、22……48ボルト交流出力線、24…
…出力線、20……鉄共振変圧器組立体、26……交流モー
タ方向制御装置、32……キャリッジ交流モータ、34……
バルク電圧電源、38……ハンマ48ボルト直流線、42……
キャリッジ直流モータ、43……ハンマ・ソレノイド、36
……第１の48ボルト直流出力線、76……HFC（ハンマ発
射制御）リレー、46……複数電力レベル・コンバータ
（MPLS）、48……パルス幅変調器（PWM）、50……直流
／直流コンバータ、54……プリンタ論理ゲート、60……
診断論理機構、56……センサ回路、64……表示装置、66
……７セクション指示器、72……起動スイッチ、82、8
5、86、94……リード線、84……交流／直流バイアス電
源、87、91、93……ピック・オフ装置、20……鉄共振変
圧器組立体、38……ハンマ電圧電源線、101ないし113…
…センス線、115、116、117、118、119……起動遅延OR
ゲート、120……起動遅延回路、125、126……出力線、1
22、124、132、136、144、148、184……ANDゲート、13
8、142、146、184……NANDゲート、128、192、194……O
Rゲート、156、176……インバータ、158、154、152、15
0……セットNANDゲート、160、162、164……セット・リ
セット・ラッチ、168……BCD−７セグメント・デコー
ダ、R1、R2、R3、R4、R5、R6、R7、R12……抵抗器、170
……ジャック、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ……ピン、
66a、66b、66d、66e、66f、66g……表示域、172……起
動入力端子、C1、C2、C3……コンデンサ、Q1、Q2、Q3、
Q4、Q8……リード線、190……HFC端子、196……２重OR
ドライバ、196a、196b……NORゲート、Qa、Qb……NPNト
ランジスタ、CR2……逆バイアス・スナバ・ダイオー
ド、K1……コイル、73……デバウンス・フリップ・フロ
ップ、200……NANDゲート、202……ANDゲート。
である。 第２図は、本発明のシステムの診断論理機構を示す概略
回路図である。 第３図は、第２図の診断論理機構の２重ORドライバの詳
細とその電源システムのリレー・コイルとの関係を示す
概略回路図である。 第4A図は、NANDゲートとNANDゲートの動作を示す真理値
の説明図である。 第4B図は、ANDゲートとANDゲートの動作を示す真理値の
説明図である。 第５図は、障害がないときの電源投入および切断過程の
動作を示すタイミング波形図である。 第６図は、障害があるときの電源投入および切断過程の
動作を示すタイミング波形図である。 第７図は、本発明のコード信号のBCD数字のラッチ動作
を示す論理回路図である。 第８図は、第７図のBCDのラッチ動作を示すタイミング
波形図である。 10……120ボルト交流線、12……回路遮断器、80……主
リレー、14……主スイッチ、16……イン・ラッシュ・ソ
フト・スタート回路、22……48ボルト交流出力線、24…
…出力線、20……鉄共振変圧器組立体、26……交流モー
タ方向制御装置、32……キャリッジ交流モータ、34……
バルク電圧電源、38……ハンマ48ボルト直流線、42……
キャリッジ直流モータ、43……ハンマ・ソレノイド、36
……第１の48ボルト直流出力線、76……HFC（ハンマ発
射制御）リレー、46……複数電力レベル・コンバータ
（MPLS）、48……パルス幅変調器（PWM）、50……直流
／直流コンバータ、54……プリンタ論理ゲート、60……
診断論理機構、56……センサ回路、64……表示装置、66
……７セクション指示器、72……起動スイッチ、82、8
5、86、94……リード線、84……交流／直流バイアス電
源、87、91、93……ピック・オフ装置、20……鉄共振変
圧器組立体、38……ハンマ電圧電源線、101ないし113…
…センス線、115、116、117、118、119……起動遅延OR
ゲート、120……起動遅延回路、125、126……出力線、1
22、124、132、136、144、148、184……ANDゲート、13
8、142、146、184……NANDゲート、128、192、194……O
Rゲート、156、176……インバータ、158、154、152、15
0……セットNANDゲート、160、162、164……セット・リ
セット・ラッチ、168……BCD−７セグメント・デコー
ダ、R1、R2、R3、R4、R5、R6、R7、R12……抵抗器、170
……ジャック、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ……ピン、
66a、66b、66d、66e、66f、66g……表示域、172……起
動入力端子、C1、C2、C3……コンデンサ、Q1、Q2、Q3、
Q4、Q8……リード線、190……HFC端子、196……２重OR
ドライバ、196a、196b……NORゲート、Qa、Qb……NPNト
ランジスタ、CR2……逆バイアス・スナバ・ダイオー
ド、K1……コイル、73……デバウンス・フリップ・フロ
ップ、200……NANDゲート、202……ANDゲート。
Claims (1)
- (57)【特許請求の範囲】 １．複数の電圧レベルを供給する電源システムを有する
電子装置のための電源制御障害分離指示装置であって、
前記複数の電圧レベルを供給する、前記電源システムの
各出力線上の所定箇所における電圧または電流をセンス
する複数のセンス線を含み、各センス線上の電圧または
電流が正常か異常かを表わす第１および第２の論理レベ
ル信号を発生するためのセンサ手段と、 前記センス線に接続され、複数の異常状態のセンス信号
に応答して、異常状態が発生している所定箇所の各々
を、複数の論理レベルの異なる組み合せ２進パターンで
特定するコード信号を発生するための第１論理回路手段
と、 前記第１論理回路手段に含まれ、コード信号を受理して
一時的にラッチし複数の出力端子上に特定組み合せの２
進パターンの形で出力するためのラッチ手段と、 前記ラッチ手段の前記出力端子からのコード信号を入力
信号として受理するように接続され、前記所定箇所の任
意の箇所における異常状態を表わす特定の２進パターン
のコード信号に応答して、電源システムの遮断制御信号
を発生するための第２論理回路手段と、 前記電源システムに含まれ、前記遮断制御信号に応答し
て電源システムを遮断するための遮断手段と、 前記ラッチ手段の前記出力端子からのコード信号に応答
して、異常状態が発生している所定箇所を表示する手段
と、 より成り、電源システムに専用の論理回路機構を使用し
て複数の電圧または電流のレベルの異常状態を診断し電
源遮断制御信号を発生することを特徴とする電源制御障
害分離指示装置。 ２．前記第１論理回路手段は、不足電圧または過電流の
異常状態信号を入力として受理すると同時に所定時間だ
け遅延された電源システム起動信号を一致信号として受
理して前記異常状態信号をマスクするゲート回路を含ん
でおり、 電源システムの起動時における異常状態から前記第１論
理回路手段をマスクすることを特徴とする請求項１の電
源制御障害分離指示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87785786A | 1986-06-24 | 1986-06-24 | |
| US877857 | 1986-06-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637130A JPS637130A (ja) | 1988-01-13 |
| JP2782601B2 true JP2782601B2 (ja) | 1998-08-06 |
Family
ID=25370871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62119159A Expired - Lifetime JP2782601B2 (ja) | 1986-06-24 | 1987-05-18 | 電源制御障害分離指示装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0250932B1 (ja) |
| JP (1) | JP2782601B2 (ja) |
| DE (1) | DE3777890D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5869996A (en) * | 1994-09-20 | 1999-02-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor composite element, and method of detecting abnormal conditions in an inverter device having the element |
| JPH0898505A (ja) * | 1994-09-20 | 1996-04-12 | Mitsubishi Electric Corp | 半導体複合素子およびこの素子を備えたインバータ装置の異常検出方法 |
| DE102005063097B4 (de) * | 2005-12-30 | 2014-09-04 | Infineon Technologies Ag | Gepulstes statisches Flip-Flop |
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| IT1122892B (it) * | 1979-08-30 | 1986-04-30 | Honeywell Inf Systems | Alimentatore a protezione accresciuta operabile in modo diagnostico |
| JPS57142125A (en) * | 1981-02-25 | 1982-09-02 | Tohoku Electric Power Co | Digital protection relay display unit |
| US4487121A (en) * | 1984-01-30 | 1984-12-11 | International Business Machines Corporation | Fault protection system for a line printer |
-
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- 1987-06-05 EP EP19870108183 patent/EP0250932B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0250932B1 (en) | 1992-04-01 |
| EP0250932A1 (en) | 1988-01-07 |
| DE3777890D1 (de) | 1992-05-07 |
| JPS637130A (ja) | 1988-01-13 |
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