JP2781704B2 - 定電流回路 - Google Patents
定電流回路Info
- Publication number
- JP2781704B2 JP2781704B2 JP4215944A JP21594492A JP2781704B2 JP 2781704 B2 JP2781704 B2 JP 2781704B2 JP 4215944 A JP4215944 A JP 4215944A JP 21594492 A JP21594492 A JP 21594492A JP 2781704 B2 JP2781704 B2 JP 2781704B2
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- JP
- Japan
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- transistor
- output
- amplifier
- input terminal
- delay circuit
- Prior art date
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- Direct Current Feeding And Distribution (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、遅延を伴う定電流回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】図３は従来の遅延を伴う定電流回路の具
体回路図を示し、パルス信号からなる入力信号ｖｉによ
りオンオフするダーリントン構成の出力トランジスタＴ
ｒ1 ，Ｔｒ2 と、このトランジスタＴｒ1 の前段に設け
られた抵抗Ｒ1 とコンデンサＣ 1 からなる遅延回路１と
で構成されている。つまり、遅延回路１の次段に出力ト
ランジスタの入力端を接続する構成である。
体回路図を示し、パルス信号からなる入力信号ｖｉによ
りオンオフするダーリントン構成の出力トランジスタＴ
ｒ1 ，Ｔｒ2 と、このトランジスタＴｒ1 の前段に設け
られた抵抗Ｒ1 とコンデンサＣ 1 からなる遅延回路１と
で構成されている。つまり、遅延回路１の次段に出力ト
ランジスタの入力端を接続する構成である。
【０００３】
【発明が解決しようとする課題】図３の回路構成の場
合、入力信号ｖｉに対する出力信号Ｉは次式で示される
ことになる。 Ｉ＝（ｖｉ−ＶBE1 −ＶBE2 ）／（Ｒ2 ＋Ｘ） ここで、Ｘ＝Ｒ1 ／（ｈFE1 ＋ｈFE2 ）であり、
ＶBE1 ，ＶBE2 はトランジスタＴｒ1 ，Ｔｒ2 のベース
・エミッタ間電圧、ｈFE1 ，ｈFE2 はトランジスタＴｒ
1 ，Ｔｒ2 の電流増幅率である。
合、入力信号ｖｉに対する出力信号Ｉは次式で示される
ことになる。 Ｉ＝（ｖｉ−ＶBE1 −ＶBE2 ）／（Ｒ2 ＋Ｘ） ここで、Ｘ＝Ｒ1 ／（ｈFE1 ＋ｈFE2 ）であり、
ＶBE1 ，ＶBE2 はトランジスタＴｒ1 ，Ｔｒ2 のベース
・エミッタ間電圧、ｈFE1 ，ｈFE2 はトランジスタＴｒ
1 ，Ｔｒ2 の電流増幅率である。
【０００４】従って、上式の分母のＲ2 がＸ（Ｒ1 ／
（ｈFE1 ＋ｈFE2 ））に比べて、極端に大きくない場
合、出力電流Ｉは、トランジスタＴｒ1 ，Ｔｒ2 の電流
増幅率に大きく影響を受けてしまう。また、トランジス
タの電流増幅率はバラツキが大きく、温度変化も大きい
ため、出力電流Ｉを制御することが非常に難しいという
問題があった。
（ｈFE1 ＋ｈFE2 ））に比べて、極端に大きくない場
合、出力電流Ｉは、トランジスタＴｒ1 ，Ｔｒ2 の電流
増幅率に大きく影響を受けてしまう。また、トランジス
タの電流増幅率はバラツキが大きく、温度変化も大きい
ため、出力電流Ｉを制御することが非常に難しいという
問題があった。
【０００５】本発明は上述の点に鑑みて提供したもので
あって、出力トランジスタの電流増幅率及び遅延回路の
抵抗に影響を受けず、より精度を高くすることを目的と
した定電流回路を提供するものである。
あって、出力トランジスタの電流増幅率及び遅延回路の
抵抗に影響を受けず、より精度を高くすることを目的と
した定電流回路を提供するものである。
【０００６】
【課題を解決するための手段】本発明は、入力端子から
パルス信号電圧が入力され、所定時間遅延させて信号を
出力する遅延回路と、この遅延回路から出力されたパル
ス信号電圧によってオン、オフするダーリントン構成の
トランジスタと、出力側のトランジスタのエミッタに接
続された抵抗とで構成される定電流回路において、上記
遅延回路とトランジスタの間にアンプを設け、遅延回路
の出力端を上記アンプの正転入力端子に接続すると共
に、アンプの出力端を入力側のトランジスタのベースに
接続し、出力側のトランジスタのベースとアンプの反転
入力端子とを接続したものである。
パルス信号電圧が入力され、所定時間遅延させて信号を
出力する遅延回路と、この遅延回路から出力されたパル
ス信号電圧によってオン、オフするダーリントン構成の
トランジスタと、出力側のトランジスタのエミッタに接
続された抵抗とで構成される定電流回路において、上記
遅延回路とトランジスタの間にアンプを設け、遅延回路
の出力端を上記アンプの正転入力端子に接続すると共
に、アンプの出力端を入力側のトランジスタのベースに
接続し、出力側のトランジスタのベースとアンプの反転
入力端子とを接続したものである。
【０００７】
【０００８】
【作用】本発明によれば、遅延回路を介した入力信号電
圧がアンプの反転入力端子に現れて、その電位が出力側
のトランジスタのベースに現れるために、出力側のトラ
ンジスタのエミッタに接続した抵抗に流れる出力電流
は、入力信号電圧、出力側トランジスタのベース・エミ
ッタ間電圧及びエミッタに接続した該抵抗の値とで決ま
り、そのため、ダーリントン構成のトランジスタの電流
増幅率及び遅延回路の抵抗の値は上記出力電流には影響
を及ぼさず、より精度の高い定電流回路が得られる。
圧がアンプの反転入力端子に現れて、その電位が出力側
のトランジスタのベースに現れるために、出力側のトラ
ンジスタのエミッタに接続した抵抗に流れる出力電流
は、入力信号電圧、出力側トランジスタのベース・エミ
ッタ間電圧及びエミッタに接続した該抵抗の値とで決ま
り、そのため、ダーリントン構成のトランジスタの電流
増幅率及び遅延回路の抵抗の値は上記出力電流には影響
を及ぼさず、より精度の高い定電流回路が得られる。
【０００９】
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は具体回路図を示し、トランジスタＴｒ1 の
ベースと遅延回路１との間にアンプ２を設け、アンプ２
の正転入力端子Ｔ2 に遅延回路１の出力を接続し、トラ
ンジスタＴｒ1 のエミッタをアンプ２の反転入力端子Ｔ
3 に接続している。
する。図１は具体回路図を示し、トランジスタＴｒ1 の
ベースと遅延回路１との間にアンプ２を設け、アンプ２
の正転入力端子Ｔ2 に遅延回路１の出力を接続し、トラ
ンジスタＴｒ1 のエミッタをアンプ２の反転入力端子Ｔ
3 に接続している。
【００１１】ここで、入力端子Ｔ1 にｖｉの入力電圧が
印加されると、アンプ２の正転入力端子Ｔ2 に抵抗
Ｒ1 、コンデンサＣ1 によって遅延を受けた後のｖｉの
信号が入力され、アンプ２の反転入力端子Ｔ3 も正転入
力端子Ｔ2 と同じように遅延を受けた後、ｖｉとなる。
よって、第２段のトランジスタＴｒ2 のベースのＢ2 点
も遅延を受けた後、ｖｉとなる。従って、トランジスタ
Ｔｒ2 のエミッタに接続されている抵抗Ｒ2 に流れる電
流Ｉは、 Ｉ＝（ｖｉ−ＶBE2 ）／Ｒ2 となり、トランジスタＴｒ1 ，Ｔｒ2 の電流増幅率及び
抵抗Ｒ1 の影響を受けなくなる。
印加されると、アンプ２の正転入力端子Ｔ2 に抵抗
Ｒ1 、コンデンサＣ1 によって遅延を受けた後のｖｉの
信号が入力され、アンプ２の反転入力端子Ｔ3 も正転入
力端子Ｔ2 と同じように遅延を受けた後、ｖｉとなる。
よって、第２段のトランジスタＴｒ2 のベースのＢ2 点
も遅延を受けた後、ｖｉとなる。従って、トランジスタ
Ｔｒ2 のエミッタに接続されている抵抗Ｒ2 に流れる電
流Ｉは、 Ｉ＝（ｖｉ−ＶBE2 ）／Ｒ2 となり、トランジスタＴｒ1 ，Ｔｒ2 の電流増幅率及び
抵抗Ｒ1 の影響を受けなくなる。
【００１２】ただし、トランジスタＴｒ1 ，Ｔｒ2 及び
アンプ２の電源電圧Ｖｃは、以下の条件を満たす必要が
ある。 Ｖｃ＞ｖｉ＋ＶBE1 （参考例） 図２に参考例を示す。この参考例では、アンプ２の反転
入力端子Ｔ3 をトランジスタＴｒ2 のエミッタに接続し
たものである。
アンプ２の電源電圧Ｖｃは、以下の条件を満たす必要が
ある。 Ｖｃ＞ｖｉ＋ＶBE1 （参考例） 図２に参考例を示す。この参考例では、アンプ２の反転
入力端子Ｔ3 をトランジスタＴｒ2 のエミッタに接続し
たものである。
【００１３】入力端子Ｔ1 にｖｉの入力電圧がかかる
と、アンプ２の正転入力端子Ｔ2 に抵抗Ｒ1 、コンデン
サＣ1 によって遅延を受けた後、ｖｉの信号が入力さ
れ、アンプ２の反転入力端子Ｔ3 も正転入力端子Ｔ2 と
同じように遅延を受けた後、ｖｉとなる。よって、トラ
ンジスタＴｒ2 のエミッタのＥ2 点も遅延を受けた後、
ｖｉとなる。従って、抵抗Ｒ2 に流れる電流Ｉは、 Ｉ＝ｖｉ／Ｒ2 となり、出力電流Ｉは、ｖｉと抵抗Ｒ2 だけで決定され
る。
と、アンプ２の正転入力端子Ｔ2 に抵抗Ｒ1 、コンデン
サＣ1 によって遅延を受けた後、ｖｉの信号が入力さ
れ、アンプ２の反転入力端子Ｔ3 も正転入力端子Ｔ2 と
同じように遅延を受けた後、ｖｉとなる。よって、トラ
ンジスタＴｒ2 のエミッタのＥ2 点も遅延を受けた後、
ｖｉとなる。従って、抵抗Ｒ2 に流れる電流Ｉは、 Ｉ＝ｖｉ／Ｒ2 となり、出力電流Ｉは、ｖｉと抵抗Ｒ2 だけで決定され
る。
【００１４】ただし、上記と同様に電源電圧Ｖｃは、以
下の式を満たす必要がある。 Ｖｃ＞ｖｉ＋ＶBE1 ＋ＶBE2
下の式を満たす必要がある。 Ｖｃ＞ｖｉ＋ＶBE1 ＋ＶBE2
【００１５】
【発明の効果】本発明は上述のように、入力端子からパ
ルス信号電圧が入力され、所定時間遅延させて信号を出
力する遅延回路と、この遅延回路から出力されたパルス
信号電圧によってオン、オフするダーリントン構成のト
ランジスタと、出力側のトランジスタのエミッタに接続
された抵抗とで構成される定電流回路において、上記遅
延回路とトランジスタの間にアンプを設け、遅延回路の
出力端を上記アンプの正転入力端子に接続すると共に、
アンプの出力端を入力側のトランジスタのベースに接続
し、出力側のトランジスタのベースとアンプの反転入力
端子とを接続したものであるから、遅延回路を介した入
力信号電圧がアンプの反転入力端子に現れて、その電位
が出力側のトランジスタのベースに現れるために、出力
側のトランジスタのエミッタに接続した抵抗に流れる出
力電流は、入力信号電圧、出力側トランジスタのベース
・エミッタ間電圧及びエミッタに接続した該抵抗の値と
で決まり、そのため、ダーリントン構成のトランジスタ
の電流増幅率及び遅延回路の抵抗の値は上記出力電流に
は影響を及ぼさず、より精度の高い定電流回路が得られ
るという効果を奏するものである。
ルス信号電圧が入力され、所定時間遅延させて信号を出
力する遅延回路と、この遅延回路から出力されたパルス
信号電圧によってオン、オフするダーリントン構成のト
ランジスタと、出力側のトランジスタのエミッタに接続
された抵抗とで構成される定電流回路において、上記遅
延回路とトランジスタの間にアンプを設け、遅延回路の
出力端を上記アンプの正転入力端子に接続すると共に、
アンプの出力端を入力側のトランジスタのベースに接続
し、出力側のトランジスタのベースとアンプの反転入力
端子とを接続したものであるから、遅延回路を介した入
力信号電圧がアンプの反転入力端子に現れて、その電位
が出力側のトランジスタのベースに現れるために、出力
側のトランジスタのエミッタに接続した抵抗に流れる出
力電流は、入力信号電圧、出力側トランジスタのベース
・エミッタ間電圧及びエミッタに接続した該抵抗の値と
で決まり、そのため、ダーリントン構成のトランジスタ
の電流増幅率及び遅延回路の抵抗の値は上記出力電流に
は影響を及ぼさず、より精度の高い定電流回路が得られ
るという効果を奏するものである。
【００１６】
【図１】本発明の実施例の具体回路図である。
【図２】参考例の具体回路図である。
【図３】従来例の具体回路図である。
１ 遅延回路 ２ アンプ Ｔｒ1 トランジスタ Ｔｒ2 出力側のトランジスタ Ｒ2 抵抗 Ｔ2 正転入力端子 Ｔ3 反転入力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲松▼本 多津彦 大阪府門真市大字門真1048番地松下電工 株式会社内 (56)参考文献 実開 昭59−178705（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 1/56 H01F 7/18 H02J 1/00
Claims (1)
- 【請求項１】 入力端子からパルス信号電圧が入力さ
れ、所定時間遅延させて信号を出力する遅延回路と、こ
の遅延回路から出力されたパルス信号電圧によってオ
ン、オフするダーリントン構成のトランジスタと、出力
側のトランジスタのエミッタに接続された抵抗とで構成
される定電流回路において、上記遅延回路とトランジス
タの間にアンプを設け、遅延回路の出力端を上記アンプ
の正転入力端子に接続すると共に、アンプの出力端を入
力側のトランジスタのベースに接続し、出力側のトラン
ジスタのベースとアンプの反転入力端子とを接続したこ
とを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215944A JP2781704B2 (ja) | 1992-08-13 | 1992-08-13 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215944A JP2781704B2 (ja) | 1992-08-13 | 1992-08-13 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659755A JPH0659755A (ja) | 1994-03-04 |
| JP2781704B2 true JP2781704B2 (ja) | 1998-07-30 |
Family
ID=16680847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4215944A Expired - Lifetime JP2781704B2 (ja) | 1992-08-13 | 1992-08-13 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2781704B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178705U (ja) * | 1983-05-18 | 1984-11-29 | 日産自動車株式会社 | ソレノイド駆動回路 |
-
1992
- 1992-08-13 JP JP4215944A patent/JP2781704B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0659755A (ja) | 1994-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980428 |