JP2772352B2 - Control system and processing equipment - Google Patents
Control system and processing equipmentInfo
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Description
この発明は、データ通信制御方式として、コンテンシ
ョン方式を採用するマルチCPU構成の制御システム及び
処理装置に関する。The present invention relates to a control system and a processing device having a multi-CPU configuration employing a contention method as a data communication control method.
例えば半導体ウェーハの表面処理などの一連の処理を
なす場合、部分部分の処理をそれぞれ独立のCPUに受け
持たせるようにするマルチCPU構成の制御システムが良
く用いられる。この種の制御システムにおいて、各CPU
間あるいはホストコンピュータと各CPU間でのデータ通
信制御方式としてコンテンション方式が従来から知られ
ている。 このコンテンション方式は、複数のCPUが、共通のデ
ータバスに接続されている場合、データバスに対して先
に通信要求を出したCPUが通信の権利を握る。そして、
複数のCPUからの通信要求が同時に出されて衝突した場
合には、次に通信要求を出すまでの時間（ウエイトタイ
ム）を、CPU毎に優先順位を付けて異ならせることによ
り、各CPUでの通信が整然とできるようにしている。 例えば、５個のCPU1,2,3,4,5がデータバスに接続され
ている場合、各CPU1,2,3,4,5のウエイトタイムを、それ
ぞれT1,T2,T3,T4,T5とし、例えばホストコンピュータと
して使用するCPU1のウエイトタイムT1はゼロ、CPU2〜５
のウエイトタイムT2〜T5は、T2＜T3＜T4＜T5と設定した
とする。各CPUは、データバスに有効データが無いこと
を検知した後、通信要求を出すが、今、例えばCPU2とCP
U2が同時に通信要求を出したときは、その時点からそれ
ぞれのCPU固有のウエイトタイムT2及びT3だけ待って、
再度の通信要求を出すことになる。したがって、ウエイ
トタイムの短いCPU2が次には優先されて通信要求が受け
付けられることになる。この再度の通信要求の送出時に
も他のCPUの通信要求と衝突したときは、その時点から
再度、各CPU固有のウエイトタイムだけ待って通信要求
を出し直すことになる。For example, when performing a series of processes such as a surface treatment of a semiconductor wafer, a control system having a multi-CPU configuration in which the processes of partial portions are assigned to independent CPUs is often used. In this type of control system, each CPU
A contention method has been conventionally known as a data communication control method between a host computer and a host computer and each CPU. In this contention method, when a plurality of CPUs are connected to a common data bus, the CPU that has issued a communication request to the data bus first has the right to communicate. And
When communication requests from multiple CPUs are issued at the same time and collide, the time until the next communication request is issued (wait time) is assigned a priority to each CPU and made different. Communication is organized. For example, if five CPUs 1, 2, 3, 4, and 5 are connected to the data bus, the wait times of the CPUs 1, 2, 3, 4, and 5 are set to T1, T2, T3, T4, and T5, respectively. For example, the wait time T1 of CPU1 used as a host computer is zero, and CPU2 to CPU5
It is assumed that the wait times T2 to T5 are set to T2 <T3 <T4 <T5. Each CPU issues a communication request after detecting that there is no valid data on the data bus.
When U2 issues a communication request at the same time, wait for each CPU-specific wait time T2 and T3 from that point,
The communication request will be issued again. Therefore, the CPU 2 having the shorter wait time is given priority next and the communication request is accepted. When the communication request collides with another CPU's communication request at the time of the transmission of the communication request again, the communication request is reissued after waiting for a wait time unique to each CPU from that time.
ところで、この種の制御システムにおいて、電源投入
時などシステムの立ち上げ時には、各CPUをリセットす
ると共に、各CPUとホストコンピュータとの間で立ち上
げ時の所定データのやりとりを行なう必要が一般にあ
る。そのため、各CPUは、電源が投入され、リセットさ
れて立ち上がると、ホストコンピュータに対して通信要
求を出すが、従来は、各CPUのリセットは同時になされ
るので、複数のCPUからの通信要求が衝突する機会が多
々有る。この場合に、リセットタイミングから各CPUが
通信要求を出すまでの時間が、各CPUで全く一致してい
れば、最初の通信要求は全てのCPUで衝突しても、その
後は各CPUのウエイトタイムにしたがった優先順位で、
ホストコンピュータと各CPUとの立ち上がり時のデータ
のやりとりが順次にできる。 しかしながら、各CPUがリセットされてから通信要求
を出すまでの時間は、個々のCPUのばらつきのため、一
般には同一ではない。このため、複数のCPUの通信要求
が衝突する機会は、CPUの数が多くなるほど増し、電源
投入時からシステムが立ち上がるまでに長時間を要して
しまうことがあった。 また、通信要求が衝突したとき、各CPUは、自己が送
出したデータと、バス上のデータとの比較により衝突し
たか否か判定するが、衝突する機会が多いときは、通信
要求が衝突してもその時のデータバス上のデータを自己
の通信要求データと誤判定してしまう機会も多くなり、
誤判定したときはホストコンピュータとの間で誤ったデ
ータのやりとりを行なってしまうことになる。 この発明はこの点に鑑み、システムの立ち上がりが迅
速に行なえるようにすると共に、立ち上げ時のデータを
誤りなく各CPUで受け取ることができるリセット回路を
提供しようとするものである。By the way, in this type of control system, when starting up the system such as when turning on the power, it is generally necessary to reset each CPU and exchange predetermined data at the time of startup between each CPU and the host computer. Therefore, when each CPU is turned on, reset, and starts up, each CPU issues a communication request to the host computer.However, conventionally, since each CPU is reset simultaneously, communication requests from a plurality of CPUs collide. There are many opportunities to do it. In this case, if the time from the reset timing until each CPU issues a communication request is exactly the same for each CPU, even if the first communication request collides with all CPUs, then the wait time of each CPU With priority according to
Data can be exchanged between the host computer and each CPU at the time of startup. However, the time from when each CPU is reset to when it issues a communication request is generally not the same due to the variation of each CPU. For this reason, the chance of collision of communication requests from a plurality of CPUs increases as the number of CPUs increases, and it may take a long time from power-on to startup of the system. Further, when a communication request collides, each CPU determines whether or not the collision has occurred by comparing the data transmitted by itself with the data on the bus. Even so, there are many opportunities to mistakenly judge the data on the data bus as its own communication request data,
If an erroneous determination is made, erroneous data will be exchanged with the host computer. SUMMARY OF THE INVENTION In view of the foregoing, it is an object of the present invention to provide a reset circuit that can quickly start up a system and that can receive data at the time of start up without error in each CPU.
この発明による制御システムは、 ホストコンピュータと、 前記ホストコンピュータに共通のバスを介して接続さ
れ、システムの立ち上げ時においてリセットされた後
に、前記ホストコンピュータとのデータ通信を行うため
の通信要求を送出する複数のCPUと、 前記システムの立ち上げ時に、前記複数のCPUをそれ
ぞれ異なる時間にリセットするリセット信号を発生する
リセット信号の発生手段と、 を備えることを特徴とする。A control system according to the present invention is connected to a host computer via a common bus and sends a communication request for performing data communication with the host computer after being reset at system startup. And a reset signal generating means for generating a reset signal for resetting the plurality of CPUs at different times when the system starts up.
CPUは異なるタイミングでリセットされるので、通信
要求が複数のCPUから同時に出される状態を、システム
立ち上げ時は少なくすることができ、全体としてシステ
ムの立ち上がりが早くなる。 また、通信要求が衝突することを少なくすることがで
きるから、システムの立ち上げ時に各CPUに誤ったデー
タが取り込まれる誤動作も少なくできる。Since the CPUs are reset at different timings, the state in which communication requests are simultaneously issued from a plurality of CPUs can be reduced at the time of system startup, and the system startup becomes faster as a whole. Further, since collision of communication requests can be reduced, erroneous operation in which erroneous data is taken into each CPU when the system starts up can also be reduced.
以下、この発明の実施例を図を参照しながら説明しよ
う。 第１図の実施例において、15はデータバスである。こ
のデータバス15に対して、ホストコンピュータ10が接続
されると共に、この例では４個のCPU11,12,13,14が接続
される。そして、ホストコンピュータ10,CPU11,12,13,1
4間のデータ通信は、コンテンション方式の通信制御方
式でなされる。 20は、リセット信号の発生回路である。この例では、
このリセット信号発生回路20は、４個の比較回路21,22,
23,24と充電用のコンデンサ25とを有する。26は電源端
子で、電源が投入されると、この端子26に5Vの直流電圧
が供給される。そして、抵抗27を介してコンデンサ25に
充電電流が流れ、第２図Ａに示すように、このコンデン
サ25の充電電圧ECが、抵抗27の値とコンデンサ25の容量
とで決まる時定数にしたがって徐々に上昇する。このコ
ンデンサ25の充電電圧ECは、比較回路21〜24の一方の入
力端子に供給される。 また、電源端子26と接地間に抵抗28,29,30,31,32の直
列回路が接続される。電源投入後は、これら抵抗28〜32
の接続点には、それぞれ電源電圧を、各接続点から見て
電源端子26側の抵抗と接地側の抵抗とにより分圧した電
圧が得られる。そして、抵抗28と29との接続点に得られ
る電圧V1が比較回路21の他方の入力端子に供給され、抵
抗29と30との接続点に得られる電圧V2が比較回路22の他
方の入力端子に供給され、抵抗30と31との接続点に得ら
れる電圧V3が比較回路23の他方の入力端子に供給され、
抵抗31と32との接続点に得られる電圧V4が比較回路24の
他方の入力端子に供給される。この場合、V1＜V2＜V3＜
V4である。 そして、比較回路21の出力R1はCPU11のリセット端子
に供給され、比較回路22の出力R2はCPU12のリセット端
子に供給され、比較回路23の出力R3はCPU13のリセット
端子に供給され、比較回路24の出力R4はCPU14のリセッ
ト端子に供給される。 したがって、第２図Ｂに示すように、時点t0で電源が
投入され、コンデンサ25の充電電圧ECが、第１図Ａに示
すように徐々に上昇し、時点t0より時間DL1だけ経過し
た時点t1になって電圧V1を越えると比較回路21の出力R1
（第２図Ｃ）が立ち上がり、この時点t1でCPU11がリセ
ットされる。 電源投入時点t0から時間DL2（＞DL1）だけ経過した時
点t2になると、充電電圧ECが電圧V2を越えるので、比較
回路22の出力R2（第２図Ｄ）が立ち上がり、この時点t2
でCPU12がリセットされる。 また、電源投入時点t0から時間DL3（＞DL2）だけ経過
した時点t3になると、充電電圧ECが電圧V3を越えるの
で、比較回路23の出力R3（第２図Ｅ）が立ち上がり、こ
の時点t3でCPU13がリセットされる。 さらに、電源投入時点t0からDL4（＞DL3）だけ経過し
た時点t4になると、充電電圧ECが電圧V4を越えるので、
比較回路24の出力R4（第２図Ｆ）が立ち上がり、この時
点t4でCPU14がリセットされる。 こうして、各CPU11〜14は電源投入時点t0から順次異
なるタイミングでリセットされる。 この場合、各CPU11〜14間のリセットタイミングの時
間ずれ量は、各CPUがリセットされてから通信要求を出
すまでのばらつきよりも大きい値とされている。 したがって、電源を投入してシステムを立ち上げる
時、各CPU11〜14は、電源投入時点t0から異なる時点t1
〜t4でリセットされ、各CPUからの通信要求がデータバ
スに対して同時に出されて衝突することはなく、各CPU
が必要とするデータのホストコンピュータとのやりとり
が順次に行われ、システムは迅速に立ち上がる。また、
通信要求が衝突することはないから、他のCPUの出した
通信要求を自己のもの誤判断する状態は生じず、各CPU
には誤りなく、立ち上げ時のデータが確実、かつ、迅速
に取り込まれる。 第３図は、この発明の他の実施例である。この例は、
半導体ウェーハのコーティング処理装置にこの発明を適
用した場合の例である。 この処理装置は、同一構成の３つの処理ライン（処理
ユニット）41A,41B,41Cを有している。各処理ライン41
A,41B,41Cは、それぞれ複数の、例えば10個のCPU50〜59
からなっている。例えばCPU50は、半導体ウェーハをい
れるカセットのローダーの制御を、CPU51は、半導体ウ
ェーハのローダーの制御を行う。CPU53は、高温のオー
ブンを制御する。CPU54は、焼き付きを防止するための
バッファの制御を行う。CPU55は、ウェーハの表面の組
織化を図り、コーティング層の密着を良くするための液
を塗る動作を行う。CPU56は、温度調節をする。CPU57
は、ウェーハのコーティングを行う。CPU58は、コーテ
ィング液を固める。CPU59は、ウェーハをアンローディ
ングする。 40は、ホストコンピュータであり、また、42はデータ
バスである。各ライン41A,41B,41Cの各CPU50〜59は、そ
れぞれデータバス42に接続されている。 そして、この例では、各ラインのCPU50〜59のリセッ
ト端子は共通に接続されている。 60はリセット信号の発生回路であり、３個の比較回路
61,62,63と、充電用のコンデンサ64とを有している。こ
のリセット回路60は、第１図例のリセット回路20と基本
的構成は同一である。ただ、この例の場合にはリセット
信号が３個でよいだけである。すなわち、電源端子と接
地間にコンデンサ64と抵抗65の直列回路が接続され、電
源端子70と接地間に抵抗66,67,68,69の直列回路が接続
される。そして、抵抗66と67との接続点に得られる電圧
VAが比較回路61の他方の入力端子に供給され、抵抗67と
68との接続点に得られる電圧VBが比較回路62の他方の入
力端子に供給され、抵抗68と69との接続点に得られる電
圧VCが比較回路63の他方の入力端子に供給される。この
場合、VC＜VB＜VAである。 そして、比較回路61の出力RAはライン41Aの各CPU50〜
59のリセット端子に供給され、比較回路62の出力RBはラ
イン41Bの各CPU50〜59のリセット端子に供給され、比較
回路63の出力RCはライン41Cの各CPU50〜59のリセット端
子に供給される。 この場合、各CPUがリセットされてから立ち上がるま
でのばらつきを500ミリ秒程度と見込んだ場合、ライン4
1A,41B,41C間のリセットタイミングは、例えば１秒ずつ
ずらすようにする。各CPUがシステム立ち上がり時に必
要とするデータ量は、高々10バイト程度であり、１秒有
れば約1000バイトの通信が可能であるから、１ラインの
10個のCPUとホストコンピュータとの通信はこの１秒の
間に完了する。 従来のように各CPUが同時にリセットされると、各CPU
のばらつきから30個のCPUが任意の時点で通信要求を出
し、通信要求の衝突のため、システムがなかなか立ち上
がらないが、この例では、１ラインのCPUの立ち上がり
時の通信が完了する時間だけ、ライン毎に順次ずらした
時点でリセットをかけるので、シスレムの立ち上がりは
早くなる。Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the embodiment shown in FIG. 1, reference numeral 15 denotes a data bus. The host computer 10 is connected to the data bus 15, and in this example, four CPUs 11, 12, 13, and 14 are connected. Then, the host computer 10, CPUs 11, 12, 13, 1
The data communication between the four is performed by a contention-based communication control method. Reference numeral 20 denotes a reset signal generation circuit. In this example,
This reset signal generation circuit 20 includes four comparison circuits 21, 22,
23 and 24 and a capacitor 25 for charging. Reference numeral 26 denotes a power supply terminal. When power is turned on, a DC voltage of 5 V is supplied to this terminal 26. Then, a charging current flows to the capacitor 25 via the resistor 27, and as shown in FIG. 2A, the charging voltage EC of the capacitor 25 gradually increases according to a time constant determined by the value of the resistor 27 and the capacitance of the capacitor 25. To rise. The charging voltage EC of the capacitor 25 is supplied to one input terminal of the comparison circuits 21 to 24. Also, a series circuit of resistors 28, 29, 30, 31, 32 is connected between the power supply terminal 26 and the ground. After turning on the power, these resistors 28 to 32
At each connection point, a voltage obtained by dividing the power supply voltage by the resistance on the power supply terminal 26 side and the resistance on the ground side as viewed from each connection point is obtained. The voltage V1 obtained at the connection point between the resistors 28 and 29 is supplied to the other input terminal of the comparison circuit 21, and the voltage V2 obtained at the connection point between the resistors 29 and 30 is supplied to the other input terminal of the comparison circuit 22. And the voltage V3 obtained at the connection point between the resistors 30 and 31 is supplied to the other input terminal of the comparison circuit 23,
The voltage V4 obtained at the connection point between the resistors 31 and 32 is supplied to the other input terminal of the comparison circuit 24. In this case, V1 <V2 <V3 <
V4. The output R1 of the comparison circuit 21 is supplied to the reset terminal of the CPU 11, the output R2 of the comparison circuit 22 is supplied to the reset terminal of the CPU 12, the output R3 of the comparison circuit 23 is supplied to the reset terminal of the CPU 13, Is supplied to the reset terminal of the CPU 14. Accordingly, as shown in FIG. 2 B, the power at time t 0 is turned on and the charging voltage EC of the capacitor 25 is gradually increased as shown in FIG. 1 A and, has elapsed by the time DL1 from the time t 0 becomes time t 1 the output R1 of the comparator circuit 21 exceeds the voltage V1
(FIG. 2 C) rises at the time t 1 CPU 11 is reset. Comes from power point t 0 to time DL2 (> DL1) time t 2 has elapsed only, since the charging voltage EC exceeds voltage V2, the output of the comparator circuit 22 R2 (FIG. 2 D) rises, the time t 2
Resets the CPU 12. Further, at a time point t 3 when passed from power point t 0 by the time DL3 (> DL2), the charging voltage EC exceeds the voltage V3, the output R3 (Fig. 2 E) of the comparator circuit 23 rises, the point CPU13 in t 3 is reset. Further, at a time t 4 when it has elapsed since power-on time t 0 by DL4 (> DL3), the charging voltage EC exceeds a voltage V4,
The output of the comparator circuit 24 R4 (Fig. 2 F) rises, CPU 14 is reset at this point t 4. Thus, each CPU11~14 is reset by sequentially different timings from power point t 0. In this case, the time lag between the reset timings of the CPUs 11 to 14 is set to a value larger than the variation from when each CPU is reset to when a communication request is issued. Therefore, when the power is turned on and the system is started, each of the CPUs 11 to 14 operates at a different time t 1 from the power on time t 0.
Is reset at ~t 4, not collide is issued simultaneously to the communication request is a data bus from the CPU, the CPU
The necessary data is sequentially exchanged with the host computer, and the system starts up quickly. Also,
Since communication requests do not collide, there is no situation in which communication requests issued by other CPUs are erroneously judged by themselves.
The data at the time of start-up is surely and quickly captured without error. FIG. 3 shows another embodiment of the present invention. This example
This is an example in which the present invention is applied to a semiconductor wafer coating processing apparatus. This processing apparatus has three processing lines (processing units) 41A, 41B, and 41C having the same configuration. Each processing line 41
A, 41B, 41C each have a plurality of, for example, ten CPUs 50 to 59.
Consists of For example, the CPU 50 controls a loader of a cassette containing semiconductor wafers, and the CPU 51 controls a loader of a semiconductor wafer. The CPU 53 controls a high-temperature oven. The CPU 54 controls a buffer for preventing burn-in. The CPU 55 performs an operation of organizing the surface of the wafer and applying a liquid for improving the adhesion of the coating layer. The CPU 56 controls the temperature. CPU57
Performs wafer coating. The CPU 58 hardens the coating liquid. The CPU 59 unloads the wafer. 40 is a host computer, and 42 is a data bus. The respective CPUs 50 to 59 of the respective lines 41A, 41B, 41C are connected to the data bus 42, respectively. In this example, the reset terminals of the CPUs 50 to 59 of each line are commonly connected. Reference numeral 60 denotes a reset signal generation circuit, which includes three comparison circuits.
61, 62, 63 and a capacitor 64 for charging. This reset circuit 60 has the same basic configuration as the reset circuit 20 in the example of FIG. However, in the case of this example, only three reset signals are required. That is, a series circuit of the capacitor 64 and the resistor 65 is connected between the power terminal and the ground, and a series circuit of the resistors 66, 67, 68 and 69 is connected between the power terminal 70 and the ground. Then, the voltage obtained at the connection point between the resistors 66 and 67
VA is supplied to the other input terminal of the comparison circuit 61, and the resistance 67 and
The voltage VB obtained at the connection point with 68 is supplied to the other input terminal of the comparison circuit 62, and the voltage VC obtained at the connection point between the resistors 68 and 69 is supplied to the other input terminal of the comparison circuit 63. In this case, VC <VB <VA. The output RA of the comparison circuit 61 is output from each CPU 50 to the line 41A.
The output RB of the comparison circuit 62 is supplied to the reset terminal of each of the CPUs 50 to 59 on the line 41B, and the output RC of the comparison circuit 63 is supplied to the reset terminal of each of the CPUs 50 to 59 on the line 41C. . In this case, if the variation from the reset of each CPU to the startup is estimated to be about 500 milliseconds, line 4
The reset timing between 1A, 41B, and 41C is shifted, for example, by one second. The amount of data required by each CPU when starting up the system is at most about 10 bytes, and if there is one second, about 1000 bytes of communication can be performed.
Communication between the 10 CPUs and the host computer is completed within this one second. When each CPU is reset at the same time as before,
30 CPUs issue a communication request at an arbitrary point in time, and the system does not start up easily due to a collision of the communication request. Since the reset is performed at the time when the shift is sequentially performed for each line, the rise of the syslem becomes faster.
【発明の効果】 この発明によれば、コンテンション方式の通信制御方
式を採用するマルチCPUシステムにおいて、システムの
立ち上げ時に、複数のCPUを、順次ずれた時点でリセッ
トするので、通信要求が複数のCPUで衝突する機会が少
なくなる。したがって、システムの立ち上がりが早くな
ると共に、誤ったデータを取り込む機会も少なくなる。According to the present invention, in a multi-CPU system employing a contention-based communication control method, a plurality of CPUs are reset at the time of sequential shift at system startup, so that a Opportunities to collide with other CPUs are reduced. Therefore, the start-up of the system is quickened, and the chance of fetching erroneous data is reduced.
【図面の簡単な説明】 第１図は、この発明の一実施例のブロック図、第２図
は、その説明のためのタイミングチャート、第３図は、
この発明の他の実施例のブロック図である。 11〜14,41A〜41C;CPU 14,42;データバス 20,60;リセット信号の発生回路 R1,R2,R3,R4,RA,RB,RC;リセット信号BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of one embodiment of the present invention, FIG. 2 is a timing chart for explaining the embodiment, and FIG.
FIG. 10 is a block diagram of another embodiment of the present invention. 11 to 14, 41A to 41C; CPU 14, 42; Data bus 20, 60; Reset signal generation circuit R1, R2, R3, R4, RA, RB, RC; Reset signal
Claims (2)
れ、システムの立ち上げ時においてリセットされた後
に、前記ホストコンピュータとのデータ通信を行うため
の通信要求を送出する複数のCPUと、 前記システムの立ち上げ時に、前記複数のCPUをそれぞ
れ異なる時間にリセットするリセット信号を発生するリ
セット信号の発生手段と、 を備える制御システム。A plurality of host computers connected to the host computer via a common bus and for transmitting a communication request for performing data communication with the host computer after being reset at system startup; And a reset signal generating means for generating a reset signal for resetting the plurality of CPUs at different times when the system is started.
処理ユニットのそれぞれに設けられたCPUが、共通のバ
スを介してホストコンピュータに対して接続され、前記
共通のバスを通じて前記ホストコンピュータとデータ通
信を行なう制御システムを具備する処理装置において、 前記制御システムの立ち上げに際し、上記複数の処理ユ
ニットのCPUのそれぞれを、異なる時間にリセットし
て、前記複数のCPUからの前記共通バスを通じての前記
ホストコンピュータに対する通信要求の衝突を回避する
ようにしたことを特徴とする処理装置。2. A CPU provided in each of a plurality of processing units for performing a predetermined process is connected to a host computer via a common bus, and communicates with the host computer via the common bus. In a processing device having a control system for performing communication, upon starting up the control system, each of the CPUs of the plurality of processing units is reset at different times, and the plurality of CPUs are reset from the plurality of CPUs through the common bus. A processing device wherein collision of communication requests to a host computer is avoided.
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