JPH02166505A - Resetting circuit for multi-cpu system - Google Patents
Resetting circuit for multi-cpu systemInfo
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- JPH02166505A JPH02166505A JP63322724A JP32272488A JPH02166505A JP H02166505 A JPH02166505 A JP H02166505A JP 63322724 A JP63322724 A JP 63322724A JP 32272488 A JP32272488 A JP 32272488A JP H02166505 A JPH02166505 A JP H02166505A
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- 238000004891 communication Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 abstract description 10
- 230000007257 malfunction Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 230000000630 rising effect Effects 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 7
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- AHVPOAOWHRMOBY-UHFFFAOYSA-N 2-(diethylamino)-1-[6,7-dimethoxy-1-[1-(6-methoxynaphthalen-2-yl)ethyl]-3,4-dihydro-1h-isoquinolin-2-yl]ethanone Chemical compound C1=C(OC)C=CC2=CC(C(C)C3C4=CC(OC)=C(OC)C=C4CCN3C(=O)CN(CC)CC)=CC=C21 AHVPOAOWHRMOBY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
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- Multi Processors (AREA)
Abstract
Description
この発明は、データ通信制御方式として、コンテンショ
ン方式を採用するマルチＣＰＵシステムのリセット回路
に関する。The present invention relates to a reset circuit for a multi-CPU system that employs a contention method as a data communication control method.
例えば半導体ウェーへの表面処理などの一連の処理をな
す場合、部分部分の処理をそれぞれ独立のＣＰＵに受は
持たせるようにするマルチＣＰＵシステムが良く用いら
れる。この種のマルチＣＰＵシステムにおいて、各ＣＰ
Ｕ間あるいはホストコンピュータと各ＣＰＵ間でのデー
タ通信制御方式としてコンテンション方式が従来から知
られている。
このコンテンション方式は、複数のＣＰＵが、共通のデ
ータバスに接続されている場合、データバスに対して先
に通信要求を出しなＣＰＵが通信の権利を握る。そして
、複数のＣＰＵからの通信要求が同時に出されて衝突し
た場合には、次に通信要求を出すまでの時間（ウェイト
タイム）を、ＣＰＵ毎に優先順位を付けて異ならせるこ
とにより、各ＣＰＵでの通信が整然とできるようにして
いる。
例えば、５個のＣＰＵＩ、２，３．４．５がデータバス
に接続されている場合、各ＣＰＵ１．２゜３．４．５の
ウェイトタイムを、それぞれＴ１． Ｔ２゜Ｔ３． Ｔ
４． Ｔ５とし、例えばホストコンピュータとして使用
するＣＰＵＩのウェイトタイム■１はゼロ、ＣＰＵ２〜
５のウェイトタイム■２〜■５は、Ｔ２（Ｔ３（Ｔ４（
Ｔ５と設定したとする。各ＣＰＵは、データバスに有効
データが無いことを検知し々後、通信要求を出すが、今
、例えばＣＰＵ２とＣＰＵ３が同時に通信要求を出した
ときは、その時点からそれぞれのＣＰＵ固有のウェイト
タイム■２及びＩ３だけ待って、再度の通信要求を出す
ことになる。したがって、ウェイトタイムの短いＣＰＵ
２が次には優先されて通信要求が受は付けられることに
なる。
この再度の通信要求の送出時にも他のＣＰＵの通信要求
と衝突したときは、その時点から再度、各ＣＰＵ固有の
ウェイトタイムだけ待って通信要求を出し直すことにな
る。For example, when performing a series of processes such as surface treatment on a semiconductor wafer, a multi-CPU system is often used in which separate CPUs are responsible for processing each part. In this kind of multi-CPU system, each CPU
A contention method is conventionally known as a data communication control method between U or between a host computer and each CPU. In this contention method, when multiple CPUs are connected to a common data bus, the CPU that issues a communication request to the data bus first holds the right to communicate. If communication requests from multiple CPUs are issued at the same time and cause a conflict, the time (wait time) until the next communication request is issued is prioritized for each CPU, and each CPU This allows for orderly communication. For example, if five CPUIs 2, 3.4.5 are connected to the data bus, the wait time of each CPU 1.2.3.4.5 is set to T1. T2゜T3. T
4. T5, for example, the wait time of the CPU used as a host computer ■1 is zero, CPU2~
5's wait time ■2 to ■5 is T2(T3(T4(
Assume that it is set to T5. Each CPU issues a communication request shortly after detecting that there is no valid data on the data bus, but if, for example, CPU2 and CPU3 issue a communication request at the same time, from that point on, each CPU has its own wait time. ■After waiting for 2 and I3, another communication request will be issued. Therefore, the CPU with short wait time
2 will then be given priority and the communication request will be accepted. If there is a conflict with a communication request from another CPU when sending this communication request again, the communication request will be sent again after waiting for the wait time unique to each CPU.
ところで、この種のマルチＣＰＵシステムにおいて、電
源投入時などシステムの立ち上げ時には、各ＣＰＵをリ
セットすると共に、各ＣＰυとホストコンピュータとの
間で立ち上げ時の所定データのやりとりを行なう必要が
一般にある。そのため、各ＣＰＵは、電源が投入され、
リセットされて立ち上がると、ホストコンピュータに対
して通信要求を出すが、従来は、各ＣＰＵのリセットは
同時になされるので、複数のＣＰＵからの通信要求が衝
突する機会が多々有る。この場合に、リセットタイミン
グから各ＣＰＵが通信要求を出すまでの時間が、各ＣＰ
Ｕで全く一致していれば、最初の通信要求は全てのＣＰ
Ｕで衝突しても、その後は各ＣＰＵのウェイトタイムに
したがった優先順位で、ホストコンピュータと各ＣＰＵ
との立ち上がり時のデータのやりとりが順次にできる。
しかしながら、各ＣＰＵがリセットされてから通信要求
を出すまでの時間は、個々のＣＰＵのばらつきのため、
一般には同一ではない、このため、複数のＣＰＵの通信
要求が衝突する機会は、ＣＰＵの数が多くなるほど増し
、電源投入時からシステムが立ち上がるまでに長時間を
要してしまうことがあった。
また、通信要求が衝突したとき、各ＣＰＵは、自己が送
出したデータと、バス上のデータとの比較により衝突し
たか否か判定するが、衝突する機会が多いときは、通信
要求が衝突してもその時のデータバス上のデータを自己
の通信要求データと誤判定してしまう機会も多くなり、
誤判定したときはホストコンピュータとの間で誤ったデ
ータのやりとりを行なってしまうことになる。
この発明はこの点に鑑み、システムの立ち上がりが迅速
に行なえるようにすると共に、立ち上げ時のデータを誤
りなく各ＣＰＵで受は取ることができるリセット回路を
提供しようとするものである。By the way, in this type of multi-CPU system, when the system is started up such as when the power is turned on, it is generally necessary to reset each CPU and to exchange prescribed data at the time of startup between each CPUυ and the host computer. . Therefore, each CPU is powered on and
When a CPU starts up after being reset, it issues a communication request to the host computer. Conventionally, each CPU is reset at the same time, so there are many opportunities for communication requests from multiple CPUs to collide. In this case, the time from the reset timing until each CPU issues a communication request is
If there is an exact match in U, the first communication request will be sent to all CPs.
Even if there is a conflict in
Data can be exchanged sequentially during startup. However, the time from when each CPU is reset until it issues a communication request is due to variations among individual CPUs.
In general, they are not the same, and therefore, the chance that communication requests of multiple CPUs will collide increases as the number of CPUs increases, and it may take a long time from power-on until the system starts up. In addition, when communication requests collide, each CPU determines whether or not there has been a collision by comparing the data sent by itself with the data on the bus, but if there are many opportunities for collision, communication requests collide. However, there are many chances that the data on the data bus at that time will be mistakenly judged as the own communication request data.
If an erroneous determination is made, incorrect data will be exchanged with the host computer. In view of this, it is an object of the present invention to provide a reset circuit that allows the system to start up quickly and allows data at startup to be received by each CPU without error.
この発明は、データ通信制御方式としてコンテンション
方式を採用するマルチＣＰＵシステムにおいて、システ
ムの立ち上げ時、ＣＰＵのリセットを、時間を異ならせ
て行なうようにしたことを特徴とする。The present invention is characterized in that, in a multi-CPU system that employs a contention method as a data communication control method, the CPUs are reset at different times when the system is started up.
ＣＰＵは異なるタイミングでリセットされるので、通信
要求が複数のＣＰＵから同時に出される状態を、システ
ム立ち上げ時は少なくすることができ、全体としてシス
テムの立ち上がりが早くなる。
また、通信要求が衝突することを少なくすることができ
るから、システムの立ち上げ時に各ＣＰＵに誤ったデー
タが取り込まれる誤動作も少なくできる。Since the CPUs are reset at different timings, it is possible to reduce the number of simultaneous communication requests from multiple CPUs at the time of system start-up, and the system starts up more quickly as a whole. Furthermore, since collisions of communication requests can be reduced, malfunctions in which incorrect data is loaded into each CPU at the time of system startup can also be reduced.
以下、この発明の実施例を図を参照しながら説明しよう
。
第１図の実施例において、１５はデータバスである。こ
のデータバス１５に対して、ホストコンピュータ１０が
接続されると共に、この例では４個のＣＰｕ１１．１２
．１３．１４が接続される。そして、ホストコンピュー
タ１Ｇ、 ＣＰＵ１１．１２．１３．１４間のデータ通
信は、コンテンション方式の通信制御方式でなされる。
２０は、リセット信号の発生回路である。この例では、
このリセット信号発生回路２０は、４個の比較回路２１
．２２．２３．２４と充電用のコンデンサ２５とを有す
る。２６は電源端子で、電源が投入されると、この端子
２６に５ｖの直流電圧が供給される。そして、抵抗２７
を介してコンデンサ２５に充電電流が流れ、第２図Ａに
示すように、このコンデンサ２５の充電電圧、ＥＣが、
抵抗２７の値とコンデンサ２５の容量とで決まる時定数
にしたがって徐々に上昇する。
このコンデンサ２５の充電電圧ＥＣは、比較回路２１〜
２４の一方の入力端子に供給される。
また、電源端子２６と接地間に抵抗２８．２９．３０゜
３１、３２の直列回路が接続される。電源投入後は、こ
れら抵抗２８〜３２の接続点には、それぞれ電源電圧を
、各接続点から見て電源端子２６側の抵抗と接地側の抵
抗とにより分圧した電圧が得られる。そして、抵抗２８
と２９との接続点に得られる電圧ｖ１が比較回路２１の
他方の入力端子に供給され、抵抗２９と３０との接続点
に得られる電圧■２が比較回路２２の他方の入力端子に
供給され、抵抗３０と３１との接続点に得られる電圧ｖ
３が比較回路２３の他方の入力端子に供給され、抵抗３
１と３２との接続点に得られる電圧ｖ４が比較回路２４
の他方の入力端子に供給される。この場合、Ｖｌ＜Ｖ２
＜Ｖ３＜Ｖ４である。
そして、比較回路２１の出力Ｒ１はＣＰＵ１１のリセッ
ト端子に供給され、比較回路２２の出力Ｒ２はＣＰＵ１
２のリセット端子に供給され、比較回路２３の出力Ｒ３
はＣＰｔＪ１３のリセット端子に供給され、比較回路２
４の出力Ｒ４はＣＰＵ１４のリセット端子に供給される
。
したがって、第２図Ｂに示すように、時点ｔ。
で電源が投入され、コンデンサ２５の充電電圧ＥＣが、
第１図Ａに示すように徐々に上昇し、時点１．より時間
０［１だけ経過した時点ｔ１になって電圧ｖ１を越える
と比較回路２１の出力Ｒ１（第２図Ｃ）が立ち上がり、
この時点ｔ１でＣＰＵ１１がリセットされる。
電源投入時点ｔｏから時間ＤＬ２ （＞０１１ ）だけ
経過した時点ｔ２になると、充電電圧ＥＣが電圧ｖ２を
越えるので、比較回路２２の出力Ｒ２（第２図Ｄ）が立
ち上がり、この時点Ｌ２でＣＰ Ｕ １２がリセットさ
れる。
また、電源投入時点ｔｏから時間（）１３（＞０１２）
だけ経過した時点ｔ３になると、充電電圧ＥＣが電圧ｖ
３を越えるので、比較回路２３の出力Ｒ３（第２図Ｅ）
が立ち上がり、この時点ｔ３でＣＰＵ１３がリセットさ
れる。
さらに、を源投入時点ｔｏからＤＬ４ （＞０１３ ）
だけ経過した時点ｔ４になると、充電電圧ＥＣが電圧ｖ
４を越えるので、比較口＃１２４の出力Ｒ４（第２図Ｆ
）が立ち上がり、この時点ｔ４でＣＰＵ１４がリセット
される。
こうして、各ＣＰＵ１１〜１４は電源投入時点１゜から
順次具なるタイミングでリセットされる。
この場合、各ＣＰ Ｕ １１〜１４間のリセットタイミ
ングの時間ずれ量は、各ＣＰ ｔＪがリセットされてか
ら通信要求を出すまでのばらつきよりも大きい値とされ
ている。
したがって、電源を投入してシステムを立ち上げる時、
各ＣＰＵ１１〜１４は、電源投入時点ｔ。から異なる時
点ｔ、〜ｔ４でリセットされ、各ＣＰＵからの通信要求
がデータバスに対して同時に出されて衝突することはな
く、各ＣＰＵが必要とするデータのホストコンピュータ
とのやりとりが順次に行われ、システムは迅速に立ち上
がる。また、通信要求が衝突することはないから、他の
ＣＰＵの出した通信要求を自己のものと誤判断する状態
は生じず、各ＣＰＵには誤りなく、立ち上げ時のデータ
が確実、かつ、迅速に取り込まれる。
第３図は、この発明の他の実施例である。この例は、半
導体ウェーへのコーティング処理装置にこの発明を適用
した場合の例である。
この処理装置は、同一構成の３つの処理ライン４１Ａ、
４１Ｂ、４１Ｃを有している。各処理ライン４１Ａ、４
１Ｂ、４１Ｃは、それぞれ複数の、例えば１０個のＣＰ
Ｕ５０〜５９からなっている０例えばＣＰＵ、５０は、
半導体ウェーハをいれるカセットのローグーの制御を、
ＣＰｔＪ５１は、半導体ウェーハのローグーの制御を行
う、ＣＰＵ５３は、高温のオープンを制御する。ＣＰＵ
５４は、焼き付きを防止するためのバッファの制御を行
う、ＣＰＵ５５は、ウェーハの表面の組織化を図り、コ
ーティング層の密着を良くするための液を塗る動作を行
う、ＣＰＵ５６は、温度調節をする。ＣＰＵ５７は、ウ
ェーハのコーティングを行う、ＣＰＵ５８は、コーテイ
ング液を固める。ＣＰＵ５９は、ウェーハをアンローデ
ィングする。
４０は、ホストコンピュータであり、また、４２はデー
タバスである。各ライン４１Ａ、４１Ｂ、４１Ｃの各Ｃ
ＰＵ５Ｇ〜５９は、それぞれデータバス４２に接続され
ている。
そして、この例では、各ラインのｃｐｕｓｏ〜５９のリ
セット端子は共通に接続されている。
６０はリセット信号の発生回路であり、３個の比較回路
６１．６２．６３と、充電用のコンデンサ６４とを有し
ている。このリセット回路６０は、第１図例のリセット
回路２０と基本的構成は同一である。ただ、この例の場
合にはリセット信号が３個でよいだけである。すなわち
、電源端子と接地間にコンデンサ６４と抵抗６５の直列
回路が接続され、電源端子７０と接地間に抵抗６６、６
７、６８．６９の直列回路が接続される。そして、抵抗
６６と６７との接続点に得られる電圧ＶＡが比較回路６
１の他方の入力端子に供給され、抵抗６７と６８との接
続点に得られる電圧ＶＢが比較回路６２の他方の入力端
子に供給され、抵抗６８と６９との接続点に得られる電
圧ＶＣが比較回路６３の他方の入力端子に供給される。
この場合、ＶＣ＜ ＶＢ＜ＶＡである。
そして、比較回路６１の出力ＲＡはライン４１Ａの各Ｃ
ＰＵ５０〜５９のリセット端子に供給され、比較回路６
２の出力ＲＢはライン４１Ｂの各ｃｐｕｓｏ〜５９のリ
セット端子に供給され、比較回路６３の出力ＲＣはライ
ン４１Ｃの各ＣＰＵ５０〜５９のリセット端子に供給さ
れる。
この場合、各ＣＰＵがリセットされてから立ち上がるま
でのばらつきを５００ミリ秒程度と見込んだ場合、ライ
ン４１Ａ、４１Ｂ、４１Ｃ間のリセットタイミングは、
例えば１秒ずつずらすようにする。
各ＣＰＵがシステム立ち上がり時に必要とするデータ量
は、高々１０バイト程度であり、１秒有れば約１０００
バイトの通信が可能であるから、１ラインの１０個のＣ
ＰＵとホストコンピュータとの通信はこの１秒の間に完
了する。
従来のように各ＣＰＵが同時にリセットされると、各Ｃ
Ｐυのばらつきから３０個のＣＰＵが任意の時点で通信
要求を出し、通信要求の衝突のため、システムがなかな
か立ち上がらないが、この例では、１ラインのＣＰＵの
立ち上がり時の通信が完了する時間だけ、ライン毎に順
次ずらした時点でリセットをかけるので、システムの立
ち上がりは早くなる。Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the embodiment of FIG. 1, 15 is a data bus. A host computer 10 is connected to this data bus 15, and in this example, four CPUs 11.12
．． 13.14 will be connected. Data communication between the host computer 1G and the CPUs 11, 12, 13, and 14 is performed using a contention communication control method. 20 is a reset signal generation circuit. In this example,
This reset signal generation circuit 20 includes four comparison circuits 21
．． 22, 23, 24 and a charging capacitor 25. 26 is a power supply terminal, and when the power is turned on, a DC voltage of 5V is supplied to this terminal 26. And resistance 27
A charging current flows to the capacitor 25 through the capacitor 25, and as shown in FIG. 2A, the charging voltage of the capacitor 25, EC, is
It gradually increases according to a time constant determined by the value of the resistor 27 and the capacitance of the capacitor 25. The charging voltage EC of this capacitor 25 is determined by the comparator circuit 21~
24. Further, a series circuit of resistors 28, 29, and 30 degrees 31 and 32 is connected between the power supply terminal 26 and the ground. After the power is turned on, voltages obtained by dividing the power supply voltage by the resistance on the power supply terminal 26 side and the resistance on the ground side when viewed from each connection point are obtained at the connection points of these resistors 28 to 32, respectively. And resistance 28
The voltage v1 obtained at the connection point between the resistors 29 and 29 is supplied to the other input terminal of the comparison circuit 21, and the voltage v1 obtained at the connection point between the resistors 29 and 30 is supplied to the other input terminal of the comparison circuit 22. , the voltage v obtained at the connection point of resistors 30 and 31
3 is supplied to the other input terminal of the comparator circuit 23, and the resistor 3
The voltage v4 obtained at the connection point between 1 and 32 is applied to the comparator circuit 24.
is supplied to the other input terminal of In this case, Vl<V2
<V3<V4. The output R1 of the comparison circuit 21 is supplied to the reset terminal of the CPU 11, and the output R2 of the comparison circuit 22 is supplied to the reset terminal of the CPU 11.
2, and the output R3 of the comparator circuit 23
is supplied to the reset terminal of CPtJ13, and comparator circuit 2
4's output R4 is supplied to the reset terminal of the CPU 14. Therefore, as shown in FIG. 2B, at time t. When the power is turned on, the charging voltage EC of the capacitor 25 becomes
As shown in FIG. When the voltage v1 is exceeded at time t1 after a time period of 0 [1 has elapsed, the output R1 of the comparator circuit 21 (FIG. 2C) rises.
At this time t1, the CPU 11 is reset. At time t2, when the time DL2 (>011) has elapsed from the power-on time to, the charging voltage EC exceeds the voltage v2, so the output R2 of the comparison circuit 22 (D in FIG. 2) rises, and at this time L2, the CPU 12 is reset. Also, the time ()13 (>012) from the power-on time to
At time t3, the charging voltage EC becomes the voltage v
3, the output R3 of the comparator circuit 23 (Fig. 2 E)
starts up, and at this time t3, the CPU 13 is reset. Furthermore, from the source input point to DL4 (>013)
At time t4, the charging voltage EC becomes the voltage v
4, the output R4 of comparison port #124 (Fig. 2 F
) rises, and at this time t4, the CPU 14 is reset. In this way, each of the CPUs 11 to 14 is reset at specific timings in sequence from 1° when the power is turned on. In this case, the amount of time lag in reset timing between the CPUs 11 to 14 is set to be larger than the variation from when each CP tJ is reset to when it issues a communication request. Therefore, when turning on the power and starting up the system,
Each of the CPUs 11 to 14 is powered on at time t. It is reset at different times t, ~t4, and communication requests from each CPU are issued to the data bus at the same time, so there is no collision, and data required by each CPU is exchanged with the host computer sequentially. Our system will start up quickly. In addition, since communication requests do not collide, there is no situation in which a communication request issued by another CPU is mistakenly judged as its own, and each CPU has no errors, and the data at startup is reliable. be taken in quickly. FIG. 3 shows another embodiment of the invention. This example is an example in which the present invention is applied to a coating processing apparatus for semiconductor wafers. This processing device has three processing lines 41A with the same configuration,
41B and 41C. Each processing line 41A, 4
1B and 41C each have a plurality of CPs, for example, 10 CPs.
0 consisting of U50-59 For example, CPU, 50 is
Controls the flow of the cassette into which semiconductor wafers are placed.
The CPtJ51 controls the low go of the semiconductor wafer, and the CPU 53 controls the high temperature open. CPU
54 controls the buffer to prevent burn-in. The CPU 55 organizes the surface of the wafer and applies a liquid to improve the adhesion of the coating layer. The CPU 56 adjusts the temperature. . The CPU 57 coats the wafer, and the CPU 58 solidifies the coating liquid. The CPU 59 unloads the wafer. 40 is a host computer, and 42 is a data bus. Each C of each line 41A, 41B, 41C
The PUs 5G to 59 are each connected to the data bus 42. In this example, the reset terminals of cpuso-59 of each line are commonly connected. 60 is a reset signal generation circuit, which includes three comparison circuits 61, 62, 63 and a charging capacitor 64. This reset circuit 60 has the same basic configuration as the reset circuit 20 in the example shown in FIG. However, in this example, only three reset signals are required. That is, a series circuit of a capacitor 64 and a resistor 65 is connected between the power terminal and the ground, and resistors 66 and 6 are connected between the power terminal 70 and the ground.
7,68,69 series circuits are connected. The voltage VA obtained at the connection point between the resistors 66 and 67 is then
The voltage VB obtained at the connection point between the resistors 67 and 68 is supplied to the other input terminal of the comparison circuit 62, and the voltage VC obtained at the connection point between the resistors 68 and 69 is supplied to the other input terminal of the comparison circuit 62. The signal is supplied to the other input terminal of the comparison circuit 63. In this case, VC<VB<VA. Then, the output RA of the comparator circuit 61 is
It is supplied to the reset terminals of PU50-59, and the comparator circuit 6
The output RB of the comparator circuit 63 is supplied to the reset terminal of each of the CPUs 50 to 59 on the line 41B, and the output RC of the comparison circuit 63 is supplied to the reset terminal of each of the CPUs 50 to 59 on the line 41C. In this case, assuming that the variation from when each CPU is reset to when it starts up is about 500 milliseconds, the reset timing between lines 41A, 41B, and 41C is as follows:
For example, shift it by 1 second. The amount of data that each CPU requires when the system starts up is about 10 bytes at most, and about 1000 bytes in 1 second.
Byte communication is possible, so 1 line of 10 C
Communication between the PU and the host computer is completed within this one second. If each CPU is reset at the same time as in the past, each CPU
Due to variations in Pυ, 30 CPUs issue communication requests at any given time, and the system does not start up easily due to conflicting communication requests.In this example, the time taken to complete communication when one line of CPUs starts up is the only time required. , the system starts up quickly because it is reset after each line is shifted sequentially.
この発明によれば、コンテンション方式の通信制御方式
を採用するマルチＣＰＵシステムにおいて、システムの
立ち上げ時に、複数のＣＰＵを、順次ずれた時点でリセ
ットするので、通信要求が複数のＣＰＵで衝突する機会
が少なくなる。したがって、システムの立ち上がりが早
くなると共に、誤ったデータを取り込む機会も少なくな
る。According to this invention, in a multi-CPU system that adopts a contention-based communication control method, multiple CPUs are reset at sequentially shifted times when the system is started up, so communication requests collide with multiple CPUs. There will be fewer opportunities. Therefore, the system starts up more quickly and there is less chance of capturing erroneous data.
第１図は、この発明の一実施例のブロック図、第２図は
、その説明のためのタイミングチャート、第３図は、こ
の発明の他の実施例のブロック図である。
１１〜１４．４１Ａ〜４１Ｇ、ＣＰＵ
ｌ５，４２；データバス
２Ｇ、６０．リセット信号の発生回路
Ｒ１，Ｒ２，Ｒ３，Ｒ４，ＲＡ、 ＲＢ、 ＲＣ；リセ
ット信号代理人 弁理士 佐 藤 正 美
タイミ〉フ゛チャート
惰り口FIG. 1 is a block diagram of one embodiment of the invention, FIG. 2 is a timing chart for explaining the same, and FIG. 3 is a block diagram of another embodiment of the invention. 11-14. 41A-41G, CPU 15, 42; data bus 2G, 60. Reset signal generation circuit R1, R2, R3, R4, RA, RB, RC; Reset signal agent Patent attorney Masami Sato
Claims (1)
るマルチＣＰＵシステムにおいて、システムの立ち上げ
時、ＣＰＵのリセットを、時間を異ならせて行なうよう
にしたことを特徴とするマルチＣＰＵシステムのリセッ
ト回路。A reset circuit for a multi-CPU system, characterized in that, in a multi-CPU system that adopts a contention method as a data communication control method, the CPUs are reset at different times when the system is started up.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322724A JP2772352B2 (en) | 1988-12-21 | 1988-12-21 | Control system and processing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322724A JP2772352B2 (en) | 1988-12-21 | 1988-12-21 | Control system and processing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02166505A true JPH02166505A (en) | 1990-06-27 |
| JP2772352B2 JP2772352B2 (en) | 1998-07-02 |
Family
ID=18146914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63322724A Expired - Fee Related JP2772352B2 (en) | 1988-12-21 | 1988-12-21 | Control system and processing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772352B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04222116A (en) * | 1990-12-21 | 1992-08-12 | Nippon Telegr & Teleph Corp <Ntt> | Initialization method for logic circuit |
| JPH0588786A (en) * | 1991-09-25 | 1993-04-09 | Nec Corp | System for resetting transfer device |
| JP2002177483A (en) * | 2000-12-19 | 2002-06-25 | Newgin Corp | Pachinko game machine |
| JP2018073039A (en) * | 2016-10-27 | 2018-05-10 | 富士通株式会社 | Storage control device and storage device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723875B1 (en) | 2005-12-08 | 2007-05-31 | 한국전자통신연구원 | Microprocessor suitable for constructing multi-processor system and method for managing reset and processor id |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116067A (en) * | 1983-11-28 | 1985-06-22 | Canon Inc | Controlling device |
-
1988
- 1988-12-21 JP JP63322724A patent/JP2772352B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116067A (en) * | 1983-11-28 | 1985-06-22 | Canon Inc | Controlling device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04222116A (en) * | 1990-12-21 | 1992-08-12 | Nippon Telegr & Teleph Corp <Ntt> | Initialization method for logic circuit |
| JP2569220B2 (en) * | 1990-12-21 | 1997-01-08 | 日本電信電話株式会社 | Initial setting method of logic circuit |
| JPH0588786A (en) * | 1991-09-25 | 1993-04-09 | Nec Corp | System for resetting transfer device |
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| JP2018073039A (en) * | 2016-10-27 | 2018-05-10 | 富士通株式会社 | Storage control device and storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2772352B2 (en) | 1998-07-02 |
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