JP2771553B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP2771553B2 JP2771553B2 JP63259839A JP25983988A JP2771553B2 JP 2771553 B2 JP2771553 B2 JP 2771553B2 JP 63259839 A JP63259839 A JP 63259839A JP 25983988 A JP25983988 A JP 25983988A JP 2771553 B2 JP2771553 B2 JP 2771553B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はイオン注入法を用いて半導体素子を製造する
方法に関する。
方法に関する。
砒化ガリウムへのイオン注入技術の進歩により近年Ga
As ICの開発が進められている。
As ICの開発が進められている。
イオン注入技術を用いてGaAs IC等を製造する場合、
近年にあっては素子群間の電気的分離はレジストを用い
た選択イオン注入によって行なわれている。
近年にあっては素子群間の電気的分離はレジストを用い
た選択イオン注入によって行なわれている。
第３図は従来における選択イオン注入による素子間分
離の過程を示す工程図であり、先ず第３図（イ）に示す
如く半絶縁性GaAs基板21上にレジスト24を塗布し、これ
に第３図（ロ）に示す如くパターニングを施した後、第
３図（ハ）に示す如く例えば硅素等のｎ型不純物をイオ
ン注入し、その後レジスト24を除去し、活性化アニール
を行ってイオン注入領域27間をレジスト24にてイオン注
入がなされていない領域によって分離する、所謂素子間
分離を行っている。
離の過程を示す工程図であり、先ず第３図（イ）に示す
如く半絶縁性GaAs基板21上にレジスト24を塗布し、これ
に第３図（ロ）に示す如くパターニングを施した後、第
３図（ハ）に示す如く例えば硅素等のｎ型不純物をイオ
ン注入し、その後レジスト24を除去し、活性化アニール
を行ってイオン注入領域27間をレジスト24にてイオン注
入がなされていない領域によって分離する、所謂素子間
分離を行っている。
ところでこのような従来の方法ではGaAs基板上にレジ
スト24を塗布し、動作層形成部分が露出する態様にパタ
ーニングを施した後、イオン注入を行っているため、レ
ジスト24から放出される炭素原子等によって動作層形成
部分の表面が汚染され易いが、動作層が薄い場合には動
作層の電気特性は基板表面状態の影響を受け易く、表面
の汚染は特性，均一性，再現性を損う結果となる。
スト24を塗布し、動作層形成部分が露出する態様にパタ
ーニングを施した後、イオン注入を行っているため、レ
ジスト24から放出される炭素原子等によって動作層形成
部分の表面が汚染され易いが、動作層が薄い場合には動
作層の電気特性は基板表面状態の影響を受け易く、表面
の汚染は特性，均一性，再現性を損う結果となる。
このようなレジストによる基板表面の汚染防止対策と
して従来絶縁膜を用いたスルー注入法がある。この方法
は基板上に例えばSiN膜等の薄い絶縁膜を形成した後、
レジストの塗布，パターニングを行い、絶縁膜を通して
イオンのスルー注入を行う方法である この方法は基板表面が絶縁膜で覆われる結果、基板表
面の汚染を回避することが出来るが、動作層の特性は絶
縁膜の膜厚，膜質に直接的に影響され、動作層が薄い場
合には電気特性，均一性，再現性をIC（特にディジタル
IC）製造に要求されているレベルに保つことは非常に困
難である。
して従来絶縁膜を用いたスルー注入法がある。この方法
は基板上に例えばSiN膜等の薄い絶縁膜を形成した後、
レジストの塗布，パターニングを行い、絶縁膜を通して
イオンのスルー注入を行う方法である この方法は基板表面が絶縁膜で覆われる結果、基板表
面の汚染を回避することが出来るが、動作層の特性は絶
縁膜の膜厚，膜質に直接的に影響され、動作層が薄い場
合には電気特性，均一性，再現性をIC（特にディジタル
IC）製造に要求されているレベルに保つことは非常に困
難である。
本発明はかかる事情に鑑みなされたものであって、そ
の目的とするところは素子間分離のために生じる電気特
性，均一性，再現性の低下を防止し得るようにした半導
体素子の製造方法を提供するにある。
の目的とするところは素子間分離のために生じる電気特
性，均一性，再現性の低下を防止し得るようにした半導
体素子の製造方法を提供するにある。
本発明に係る半導体素子の製造方法は、イオン注入法
を利用して半導体素子を製造する方法において、GaAs半
導体基板上にSi+イオンを注入して注入層を形成した
後、該注入層の表面にSiNよりなる第１の保護膜を形成
し、次いで、前記第１の保護膜の表面にレジストをパタ
ーニングした後、該レジストで覆われた部分を除いて前
記第１の保護膜をエッチング除去し、次いで、前記第１
の保護膜の表面及び露出させた前記注入層の表面にわた
って前記第１の保護膜よりもAs原子に対する阻止能の低
いSiNよりなる第２の保護膜を形成した後、前記第２の
保護膜上に該第２の保護膜よりもAs原子に対する阻止能
の高いSiNよりなる第３の保護膜を形成し、次いで、活
性化アニールを行うことにより、前記露出させた注入層
の表面に形成された第２の保護膜下に素子間分離領域を
形成することを特徴とする。
を利用して半導体素子を製造する方法において、GaAs半
導体基板上にSi+イオンを注入して注入層を形成した
後、該注入層の表面にSiNよりなる第１の保護膜を形成
し、次いで、前記第１の保護膜の表面にレジストをパタ
ーニングした後、該レジストで覆われた部分を除いて前
記第１の保護膜をエッチング除去し、次いで、前記第１
の保護膜の表面及び露出させた前記注入層の表面にわた
って前記第１の保護膜よりもAs原子に対する阻止能の低
いSiNよりなる第２の保護膜を形成した後、前記第２の
保護膜上に該第２の保護膜よりもAs原子に対する阻止能
の高いSiNよりなる第３の保護膜を形成し、次いで、活
性化アニールを行うことにより、前記露出させた注入層
の表面に形成された第２の保護膜下に素子間分離領域を
形成することを特徴とする。
本発明にあってはこれによって、活性化アニールを行
ったとき第２の保護膜よりもAs原子の拡散に対する阻止
能が高いSiNよりなる第３の保護膜を設けた領域ではAs
原子の蒸発が少なく、注入不純物はGaサイトに入りやす
く、活性化率が高く、一方第１の保護膜よりも阻止能が
低いsiNよりなる第２の保護膜を設けた領域では注入不
純物はAsサイトにも入り、活性化率が低く、空乏化され
て素子間分離が達成される。
ったとき第２の保護膜よりもAs原子の拡散に対する阻止
能が高いSiNよりなる第３の保護膜を設けた領域ではAs
原子の蒸発が少なく、注入不純物はGaサイトに入りやす
く、活性化率が高く、一方第１の保護膜よりも阻止能が
低いsiNよりなる第２の保護膜を設けた領域では注入不
純物はAsサイトにも入り、活性化率が低く、空乏化され
て素子間分離が達成される。
〔実施例１〕 以下本発明を図面に基づき具体的に説明する。
第１図は本発明方法を導電型がｎ型の動作層のみを有
するMESFETに適用した場合の主要工程図である。先ず第
１図（イ）に示す如く半絶縁性GaAs基板１の全面にSi+
イオンを注入して注入層２を形成した後、その表面に、
SiNからなるAs原子の拡散に対する阻止能が高い保護膜
３を100Åの厚さに形成する。
するMESFETに適用した場合の主要工程図である。先ず第
１図（イ）に示す如く半絶縁性GaAs基板１の全面にSi+
イオンを注入して注入層２を形成した後、その表面に、
SiNからなるAs原子の拡散に対する阻止能が高い保護膜
３を100Åの厚さに形成する。
Si+イオンのイオン注入条件は注入エネルギー:15Ke
V、ドーズ量:1×1013cm-2である。保護膜３の形成は例
えばECR（Electron Cyclotron Resonance）プラズマCVD
（Chemical Vapor Deposition）法を用いて下記の条件
で行った。
V、ドーズ量:1×1013cm-2である。保護膜３の形成は例
えばECR（Electron Cyclotron Resonance）プラズマCVD
（Chemical Vapor Deposition）法を用いて下記の条件
で行った。
SiH4ガス流量 :13SCCM N2ガス流量 :30SCCM マイクロ波電力:600W 基 板 温 度：室温 次に第１図（ロ）に示す如く保護膜３の表面にレジス
ト４をパターニングした後、第２図（ハ）に示すレジス
ト４で覆われた動作層部分を除いて保護膜３をエッチン
グ除去する。
ト４をパターニングした後、第２図（ハ）に示すレジス
ト４で覆われた動作層部分を除いて保護膜３をエッチン
グ除去する。
第１図（ニ）に示す如く保護膜３の表面及び露出させ
た注入層２の表面にわたってSiNからなるAs原子に対す
る阻止能の低い保護膜５を厚さ50Åで、また同じくSiN
からなるAs原子に対する阻止能の高い保護膜６を厚さ50
0Å積層形成する。
た注入層２の表面にわたってSiNからなるAs原子に対す
る阻止能の低い保護膜５を厚さ50Åで、また同じくSiN
からなるAs原子に対する阻止能の高い保護膜６を厚さ50
0Å積層形成する。
この保護膜5,6の形成もECRプラズマCVD法等を用いて
行う。
行う。
（保護膜５の作製条件） SiH4ガス流量 :40SCCM N2ガス流量 :25SCCM マイクロ波電力:300W 基 板 温 度：室温 この保護膜５は硅素含有量，水素含有量が多く、活性
化アニール時のAs原子の拡散に対して阻止能が低い膜で
ある。
化アニール時のAs原子の拡散に対して阻止能が低い膜で
ある。
（保護膜６の作製条件） 保護膜３と同じである。
次にランプアニール装置等を用いて850℃で５秒間の
活性化アニールを施すことにより、第２図（ホ）に示す
如くｎ型動作領域７及びその間に位置する空乏化領域８
が形成され、素子間分離が達成される。
活性化アニールを施すことにより、第２図（ホ）に示す
如くｎ型動作領域７及びその間に位置する空乏化領域８
が形成され、素子間分離が達成される。
なお、保護膜3,6の活性化アニール後においてAs原子
の膜中への拡散はオージェ電子分光法による分析では測
定限界以下であった。
の膜中への拡散はオージェ電子分光法による分析では測
定限界以下であった。
〔実施例２〕 第２図は本発明方法をｎ型動作層及び深いn+型コンタ
クト層を有するMESFETに適用した他の例を示す主要工程
図である。
クト層を有するMESFETに適用した他の例を示す主要工程
図である。
先ず第２図（イ）に示す如く半絶縁性GaAs基板１の表
面にSi+イオンを所定深さに注入して注入層２を形成
し、表面にSiNからなる阻止能の高い保護膜３を100Å程
度の厚さに形成する。
面にSi+イオンを所定深さに注入して注入層２を形成
し、表面にSiNからなる阻止能の高い保護膜３を100Å程
度の厚さに形成する。
その後第２図（ロ）に示す如くレジストをパターニン
グして動作層部分以外の保護膜３をエッチング除去し、
次いで第２図（ハ）に示す如くAs原子の拡散に対する阻
止能の低い保護膜５を400Å程度の厚さに、続いてSiNか
らなるAs原子の拡散に対する阻止能の高い保護膜６を50
0Å程度の厚さに積層形成する。
グして動作層部分以外の保護膜３をエッチング除去し、
次いで第２図（ハ）に示す如くAs原子の拡散に対する阻
止能の低い保護膜５を400Å程度の厚さに、続いてSiNか
らなるAs原子の拡散に対する阻止能の高い保護膜６を50
0Å程度の厚さに積層形成する。
第２図（ニ）に示す如くレジスト９をパターニング
し、第２図（ホ）に示す如くFETのソース，ドレイン領
域とすべき部分2a,2bに保護膜3,5,6を通してSi+イオン
をスルー注入する。
し、第２図（ホ）に示す如くFETのソース，ドレイン領
域とすべき部分2a,2bに保護膜3,5,6を通してSi+イオン
をスルー注入する。
注入条件は150KeV,5×1013cm-2である。
レジスト９を除去し、活性化アニールを行う。これに
よって、第２図（ヘ）に示す如く動作層であるソース1
1,ドレイン12及び相隣する素子間に空乏化領域８が形成
され、阻止間分離が達成される。
よって、第２図（ヘ）に示す如く動作層であるソース1
1,ドレイン12及び相隣する素子間に空乏化領域８が形成
され、阻止間分離が達成される。
以上の如く本発明方法にあっては注入層の表面にSiN
よりなる第１の保護膜を形成し、次いで、前記第１の保
護膜の表面にレジストをパターニングしているため、レ
ジストから放出される炭素原子等は善菊第１の保護膜に
より注入層には到達せず、動作層形成部分の表面が汚染
されることは防止される。
よりなる第１の保護膜を形成し、次いで、前記第１の保
護膜の表面にレジストをパターニングしているため、レ
ジストから放出される炭素原子等は善菊第１の保護膜に
より注入層には到達せず、動作層形成部分の表面が汚染
されることは防止される。
また第１の保護膜の表面にレジストをパターニングし
た後、該レジストで覆われた部分を除いて前記第１の保
護膜をエッチング除去し、次いで、前記第１の保護層の
表面及び露出させた前記注入層の表面にわたって前記第
１の保護膜よりもAs原子に対する阻止能の低いSiNより
なる第２の保護膜を形成しているため、第１の保護膜が
残っている領域では、活性化アニール時におけるAs原子
の蒸発が少なく、第１の保護膜が除去されて注入層の表
面に第２の保護膜が形成されている領域では、As原子の
蒸発が多く、素子間分離が達成される。
た後、該レジストで覆われた部分を除いて前記第１の保
護膜をエッチング除去し、次いで、前記第１の保護層の
表面及び露出させた前記注入層の表面にわたって前記第
１の保護膜よりもAs原子に対する阻止能の低いSiNより
なる第２の保護膜を形成しているため、第１の保護膜が
残っている領域では、活性化アニール時におけるAs原子
の蒸発が少なく、第１の保護膜が除去されて注入層の表
面に第２の保護膜が形成されている領域では、As原子の
蒸発が多く、素子間分離が達成される。
また、第２の保護膜上に該第２の保護膜よりもAs原子
に対する阻止能の高いSiNよりなる第３の保護膜を形成
しているため、第１の保護膜が除去されて注入層の表面
に第２の保護膜が形成されている領域において、As原子
の蒸発量が多くなり過ぎることを防止している。
に対する阻止能の高いSiNよりなる第３の保護膜を形成
しているため、第１の保護膜が除去されて注入層の表面
に第２の保護膜が形成されている領域において、As原子
の蒸発量が多くなり過ぎることを防止している。
更に２種のアニール用保護膜を選択的に配置すること
によって注入イオンを選択活性化して素子間の電気的分
離を行うことが出来、しかも動作層の表面汚染を防止す
ることもでき、素子特性の均一性，再現性が劣化するこ
とがない等本発明は優れた効果を奏するものである。
によって注入イオンを選択活性化して素子間の電気的分
離を行うことが出来、しかも動作層の表面汚染を防止す
ることもでき、素子特性の均一性，再現性が劣化するこ
とがない等本発明は優れた効果を奏するものである。
第１図は本発明方法の工程図、第２図は本発明の他の実
施例を示す工程図、第３図は従来方法の工程図である。 １……GaAs基板、２……注入層、３……As原子の拡散に
対する阻止能の高い保護膜、４……レジスト、５……As
原子の拡散に対する阻止能の低い保護膜、６……As原子
の拡散に対する阻止能の高い保護膜、７……動作層、８
……空乏化領域
施例を示す工程図、第３図は従来方法の工程図である。 １……GaAs基板、２……注入層、３……As原子の拡散に
対する阻止能の高い保護膜、４……レジスト、５……As
原子の拡散に対する阻止能の低い保護膜、６……As原子
の拡散に対する阻止能の高い保護膜、７……動作層、８
……空乏化領域
Claims (1)
- 【請求項１】イオン注入法を利用して半導体素子を製造
する方法において、 GaAs半導体基板上にSi+イオンを注入して注入層を形成
した後、該注入層の表面にSiNよりなる第１の保護膜を
形成し、 次いで、前記第１の保護膜の表面にレジストをパターニ
ングした後、該レジストで覆われた部分を除いて前記第
１の保護膜をエッチング除去し、 次いで、前記第１の保護膜の表面及び露出させた前記注
入層の表面にわたって前記第１の保護膜よりもAs原子に
対する阻止能の低いSiNよりなる第２の保護膜を形成し
た後、前記第２の保護膜上に該第２の保護膜よりもAs原
子に対する阻止能の高いSiNよりなる第３の保護膜を形
成し、 次いで、活性化アニールを行うことにより、前記露出さ
せた注入層の表面に形成された第２の保護膜下に素子間
分離領域を形成することを特徴とする半導体素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63259839A JP2771553B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63259839A JP2771553B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02106035A JPH02106035A (ja) | 1990-04-18 |
| JP2771553B2 true JP2771553B2 (ja) | 1998-07-02 |
Family
ID=17339703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63259839A Expired - Fee Related JP2771553B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771553B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5992525A (ja) * | 1982-11-18 | 1984-05-28 | Nec Corp | 半導体ｐｎ接合の形成方法 |
| JPS60153168A (ja) * | 1984-01-20 | 1985-08-12 | Nec Corp | 半導体活性層の形成方法 |
| JPS62213131A (ja) * | 1986-03-13 | 1987-09-19 | Nec Corp | ３−ｖ族半導体装置の製造方法 |
| JPS63158836A (ja) * | 1986-12-22 | 1988-07-01 | Nec Corp | 半導体素子の製造方法 |
-
1988
- 1988-10-14 JP JP63259839A patent/JP2771553B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02106035A (ja) | 1990-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |