JP2768130B2 - 半導体メモリ回路のリーク電流測定方法 - Google Patents
半導体メモリ回路のリーク電流測定方法Info
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- JP2768130B2 JP2768130B2 JP4102182A JP10218292A JP2768130B2 JP 2768130 B2 JP2768130 B2 JP 2768130B2 JP 4102182 A JP4102182 A JP 4102182A JP 10218292 A JP10218292 A JP 10218292A JP 2768130 B2 JP2768130 B2 JP 2768130B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路のリー
ク電流測定方法に関し、より詳細にはメモリセルのリー
ク電流を定量測定してその良否判定ができる半導体メモ
リ回路のリーク電流測定方法に関するものである。
ク電流測定方法に関し、より詳細にはメモリセルのリー
ク電流を定量測定してその良否判定ができる半導体メモ
リ回路のリーク電流測定方法に関するものである。
【０００２】
【従来の技術】半導体メモリである例えばダイナミック
メモリでは、メモリセルのデータたる、メモリセルのキ
ャパシタに蓄えられた電荷が、リーク電流により時間経
過とともに減少していく。そのため、リフレッシュと称
するデータ再生動作が必要となる。
メモリでは、メモリセルのデータたる、メモリセルのキ
ャパシタに蓄えられた電荷が、リーク電流により時間経
過とともに減少していく。そのため、リフレッシュと称
するデータ再生動作が必要となる。
【０００３】図３はダイナミックメモリの要部構成を示
すブロック図である。センスアンプ１の入力側と接続さ
れたビット線BLと反転ビット線＊BLとの間に、Ｎチャネ
ルトランジスタＱ1 とＱ2 との直列回路及びＮチャネル
トランジスタＱ3 が夫々介装されている。電源電位ＶCC
の約1/2 の電位1/2 ＶCCを発生する1/2 ＶCC電位発生回
路２の電位出力端子2aはトランジスタＱ1 とＱ2 との共
通接続部と接続されている。トランジスタＱ1 , Ｑ2 ,
Ｑ3 のゲートは共通接続されてイコライズ線EQL と接続
されている。
すブロック図である。センスアンプ１の入力側と接続さ
れたビット線BLと反転ビット線＊BLとの間に、Ｎチャネ
ルトランジスタＱ1 とＱ2 との直列回路及びＮチャネル
トランジスタＱ3 が夫々介装されている。電源電位ＶCC
の約1/2 の電位1/2 ＶCCを発生する1/2 ＶCC電位発生回
路２の電位出力端子2aはトランジスタＱ1 とＱ2 との共
通接続部と接続されている。トランジスタＱ1 , Ｑ2 ,
Ｑ3 のゲートは共通接続されてイコライズ線EQL と接続
されている。
【０００４】ビット線BLはアクセス用のＮチャネルトラ
ンジスタＱ4 とキャパシタＣS との直列回路を介してセ
ルプレート電源CPと接続されている。ビット線BLにはビ
ット線容量ＣL が存在する。トランジスタＱ4 のゲート
はワード線WLと接続されている。そして前記1/2 ＶCC電
位発生回路２とトランジスタＱ1 , Ｑ2 , Ｑ3 とにより
イコライザ部EQを構成している。またトランジスタＱ4
とキャパシタＣS とによりメモリセルＭを構成してい
る。
ンジスタＱ4 とキャパシタＣS との直列回路を介してセ
ルプレート電源CPと接続されている。ビット線BLにはビ
ット線容量ＣL が存在する。トランジスタＱ4 のゲート
はワード線WLと接続されている。そして前記1/2 ＶCC電
位発生回路２とトランジスタＱ1 , Ｑ2 , Ｑ3 とにより
イコライザ部EQを構成している。またトランジスタＱ4
とキャパシタＣS とによりメモリセルＭを構成してい
る。
【０００５】次にこのダイナミックメモリのリフレッシ
ュ動作を説明する。メモリをリフレッシュする場合、先
ずイコライズ線EQL を「Ｈ」レベルにして、トランジス
タＱ1 , Ｑ2 , Ｑ3 をともにオンさせ、1/2 ＶCC電位発
生回路２が出力するプリチャージ電位ＶPCをビット線BL
及び反転ビット線＊BLに与えてビット線BL及び反転ビッ
ト線＊BLをプリチャージする。
ュ動作を説明する。メモリをリフレッシュする場合、先
ずイコライズ線EQL を「Ｈ」レベルにして、トランジス
タＱ1 , Ｑ2 , Ｑ3 をともにオンさせ、1/2 ＶCC電位発
生回路２が出力するプリチャージ電位ＶPCをビット線BL
及び反転ビット線＊BLに与えてビット線BL及び反転ビッ
ト線＊BLをプリチャージする。
【０００６】そしてビット線BL及び反転ビット線＊BLを
フローティング状態にした後、ワード線WLを選択して、
アクセス用のトランジスタＱ4 をオンさせると、オンさ
せたときのメモリセルＭのストレージノードSNの電位Ｖ
SN′及びビット線BLの電位ＶBL′は、ＶSN′＝ＶBL′と
なる。また、電荷量の和Ｑは、 Ｑ＝ＣM （ＶSN′−ＶCP）＋ＣL ＶBL′ …(1) 但し、ＶCPはセルプレート電源CPの電圧 となる。
フローティング状態にした後、ワード線WLを選択して、
アクセス用のトランジスタＱ4 をオンさせると、オンさ
せたときのメモリセルＭのストレージノードSNの電位Ｖ
SN′及びビット線BLの電位ＶBL′は、ＶSN′＝ＶBL′と
なる。また、電荷量の和Ｑは、 Ｑ＝ＣM （ＶSN′−ＶCP）＋ＣL ＶBL′ …(1) 但し、ＶCPはセルプレート電源CPの電圧 となる。
【０００７】一方、データの読出しによるビット線電位
の変化ΔＶBLは、 ΔＶBL≡ＶBL′−ＶPC＝（ＶSN−ＶPC）／｛１＋（ＣL ／ＣM ）｝…(2) 但し、ＣM はキャパシタＣS の容量 ＣL はビット線BLの容量 ＶSNはアクセス用のトランジスタＱ4 をオンさせる前のメモリセルＭ のストレージノードSNの電位 Ｖ PC はビット線ＢＬのプリチャージ電位 となる。
の変化ΔＶBLは、 ΔＶBL≡ＶBL′−ＶPC＝（ＶSN−ＶPC）／｛１＋（ＣL ／ＣM ）｝…(2) 但し、ＣM はキャパシタＣS の容量 ＣL はビット線BLの容量 ＶSNはアクセス用のトランジスタＱ4 をオンさせる前のメモリセルＭ のストレージノードSNの電位 Ｖ PC はビット線ＢＬのプリチャージ電位 となる。
【０００８】このビット線電位変化ΔＶBLをセンスアン
プ１で増幅してリーク電流によるデータの電荷の損失を
リフレッシュする。つまり、リフレッシュは基本的にデ
ータの読出し動作と同様であり、メモリセルにアクセス
し、センスアンプを駆動する。ここで、メモリセルＭに
「Ｈ」又は「Ｌ」のデータが書込まれているとき、スト
レージノードSNの電位ＶSNは電源電位ＶCC又は０Ｖであ
る。そうすると、キャパシタＣS 及びビット線の容量Ｃ
L に蓄えられている電荷量の和Ｑは、 Ｑ＝ＣM （ＶSN−ＶCP）＋ＣL ＶPC …(3) となる。 ここでＶSN＝ＶCC…「Ｈ」レベル、ＶSN＝０…「Ｌ」レ
ベル
プ１で増幅してリーク電流によるデータの電荷の損失を
リフレッシュする。つまり、リフレッシュは基本的にデ
ータの読出し動作と同様であり、メモリセルにアクセス
し、センスアンプを駆動する。ここで、メモリセルＭに
「Ｈ」又は「Ｌ」のデータが書込まれているとき、スト
レージノードSNの電位ＶSNは電源電位ＶCC又は０Ｖであ
る。そうすると、キャパシタＣS 及びビット線の容量Ｃ
L に蓄えられている電荷量の和Ｑは、 Ｑ＝ＣM （ＶSN−ＶCP）＋ＣL ＶPC …(3) となる。 ここでＶSN＝ＶCC…「Ｈ」レベル、ＶSN＝０…「Ｌ」レ
ベル
【０００９】
【発明が解決しようとする課題】前述したように、リー
ク電流によるデータの電荷の損失をリフレッシュする
が、半導体メモリが高集積化されるにともない、これま
で問題にならなかった微小のリーク電流の影響を受け易
くなって、メモリセルのキャパシタの電位が低下し易く
なる。そこで、微小なリーク電流を測定する必要が生じ
るが、従来はそのような測定方法が存在しなかった。特
に半導体メモリの使用者においては、良品として出荷さ
れたものを購入したとしてもリーク電流については検証
されていないから、必要に応じてこれを測定することが
望まれる。本発明は斯かる問題に鑑み、メモリセルのリ
ーク電流を定量的に測定する測定方法を提供することを
目的とする。
ク電流によるデータの電荷の損失をリフレッシュする
が、半導体メモリが高集積化されるにともない、これま
で問題にならなかった微小のリーク電流の影響を受け易
くなって、メモリセルのキャパシタの電位が低下し易く
なる。そこで、微小なリーク電流を測定する必要が生じ
るが、従来はそのような測定方法が存在しなかった。特
に半導体メモリの使用者においては、良品として出荷さ
れたものを購入したとしてもリーク電流については検証
されていないから、必要に応じてこれを測定することが
望まれる。本発明は斯かる問題に鑑み、メモリセルのリ
ーク電流を定量的に測定する測定方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段】本発明に係る半導体メモ
リ回路のリーク電流測定方法は、任意の電位を出力する
可変電圧源により、メモリセルのデータが読出されるビ
ット線及び反転ビット線に電位を供給した後に、前記ビ
ット線及び反転ビット線の電位の変化量に基づいて半導
体メモリ回路のリーク電流を測定する方法であって、任
意の電位を出力する可変電圧源により、メモリセルのデ
ータが読出されるビット線及び反転ビット線に電位を供
給した後に、前記ビット線及び反転ビット線の電位の変
化量に基づいて半導体メモリ回路のリーク電流を測定す
る方法であって、前記可変電圧源が供給する電位を変え
て、読出しエラーが生じるときの前記電位を、メモリセ
ルへのデータ書き込み時点からの経過時間複数について
求め、その電位の差、前記経過時間の差及び前記メモリ
セルの容量を用いて前記リーク電流を算出することを特
徴とする。
リ回路のリーク電流測定方法は、任意の電位を出力する
可変電圧源により、メモリセルのデータが読出されるビ
ット線及び反転ビット線に電位を供給した後に、前記ビ
ット線及び反転ビット線の電位の変化量に基づいて半導
体メモリ回路のリーク電流を測定する方法であって、任
意の電位を出力する可変電圧源により、メモリセルのデ
ータが読出されるビット線及び反転ビット線に電位を供
給した後に、前記ビット線及び反転ビット線の電位の変
化量に基づいて半導体メモリ回路のリーク電流を測定す
る方法であって、前記可変電圧源が供給する電位を変え
て、読出しエラーが生じるときの前記電位を、メモリセ
ルへのデータ書き込み時点からの経過時間複数について
求め、その電位の差、前記経過時間の差及び前記メモリ
セルの容量を用いて前記リーク電流を算出することを特
徴とする。
【００１１】
【作用】可変電圧源により、逐次電位を変えて対象メモ
リセルに連なるビット線及び反転ビット線をプリチャー
ジし、読出しエラーが生じるプリチャージの電位を求め
る。このプリチャージ電位と公称値又は品質管理目標値
としてのメモリセルのキャパシタの容量とが既知である
ことからメモリセルのリーク電流を定量測定できる。
リセルに連なるビット線及び反転ビット線をプリチャー
ジし、読出しエラーが生じるプリチャージの電位を求め
る。このプリチャージ電位と公称値又は品質管理目標値
としてのメモリセルのキャパシタの容量とが既知である
ことからメモリセルのリーク電流を定量測定できる。
【００１２】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る半導体メモリ回路の要部構
成を示すブロック図である。センスアンプ１の入力側と
接続されているビット線BLと反転ビット線＊BLとの間に
はＮチャネルトランジスタＱ1 とＱ2 との直列回路が介
装され、またＮチャネルトランジスタＱ3 が介装されて
いる。ビット線BLはアクセス用のＮチャネルトランジス
タＱ4 とキャパシタＣS との直列回路を介してセルプレ
ート電源CPと接続されている。
述する。図１は本発明に係る半導体メモリ回路の要部構
成を示すブロック図である。センスアンプ１の入力側と
接続されているビット線BLと反転ビット線＊BLとの間に
はＮチャネルトランジスタＱ1 とＱ2 との直列回路が介
装され、またＮチャネルトランジスタＱ3 が介装されて
いる。ビット線BLはアクセス用のＮチャネルトランジス
タＱ4 とキャパシタＣS との直列回路を介してセルプレ
ート電源CPと接続されている。
【００１３】トランジスタＱ4 のゲートはワード線WLと
接続されており、トランジスタＱ1，Ｑ2 ，Ｑ3 のゲー
トは共通接続されてイコライズ線EQL と接続されてい
る。出力するプリチャージ電位を変更できる可変電圧源
PVS の電位出力端子PVSaは、トランジスタＱ1 とＱ2 と
の接続部たるノードN1と接続されている。可変電圧源PV
S とトランジスタＱ1 ，Ｑ2 ，Ｑ3 とによりイコライザ
部EQを構成している。またトランジスタＱ4 とキャパシ
タＣS とによりメモリセルＭを構成している。
接続されており、トランジスタＱ1，Ｑ2 ，Ｑ3 のゲー
トは共通接続されてイコライズ線EQL と接続されてい
る。出力するプリチャージ電位を変更できる可変電圧源
PVS の電位出力端子PVSaは、トランジスタＱ1 とＱ2 と
の接続部たるノードN1と接続されている。可変電圧源PV
S とトランジスタＱ1 ，Ｑ2 ，Ｑ3 とによりイコライザ
部EQを構成している。またトランジスタＱ4 とキャパシ
タＣS とによりメモリセルＭを構成している。
【００１４】次にこの半導体メモリ回路によりメモリセ
ルのリーク電流を定量的に測定する方法を説明する。メ
モリセルＭの電荷をビット線BLに与えたときのビット線
BLの電位変化ΔＶBL〔(2) 式参照〕をセンスアンプ１に
より増幅してデータを読出す。いま、初めて読出しエラ
ーが生じる条件は、 ΔＶBL＝０ …(4) である。そして(2) 式により(4) 式は、 ＶSN−ＶPC＝０ …(5) と同じである。即ちプリチャージ電位ＶPCを変えて、初
めて読出しエラーが生じるプリチャージ電位ＶPCを求め
ると、そのときのプリチャージ電位ＶPCがキャパシタＣ
S のストレージノードSNのストレージノード電位ＶSNと
等しくなる。これを利用してメモリセルＭのリーク電流
を定量測定する。
ルのリーク電流を定量的に測定する方法を説明する。メ
モリセルＭの電荷をビット線BLに与えたときのビット線
BLの電位変化ΔＶBL〔(2) 式参照〕をセンスアンプ１に
より増幅してデータを読出す。いま、初めて読出しエラ
ーが生じる条件は、 ΔＶBL＝０ …(4) である。そして(2) 式により(4) 式は、 ＶSN−ＶPC＝０ …(5) と同じである。即ちプリチャージ電位ＶPCを変えて、初
めて読出しエラーが生じるプリチャージ電位ＶPCを求め
ると、そのときのプリチャージ電位ＶPCがキャパシタＣ
S のストレージノードSNのストレージノード電位ＶSNと
等しくなる。これを利用してメモリセルＭのリーク電流
を定量測定する。
【００１５】そこで、メモリセルＭに「Ｈ」レベルを書
込み、所定時間後のメモリセルＭのリーク電流を求める
ことを考える。図２はメモリセルＭにデータを書込んだ
後のストレージノードSNの電位変化を示す特性曲線であ
り、縦軸をストレージノード電圧ＶSNとし、横軸を時間
ｔとしている。いま、ｔ＝０のときにメモリセルＭに
「Ｈ」レベルを、電源電位ＶCCで書込む。「Ｈ」レベル
を書込んだままにしておくと、メモリセルＭのリーク電
流により、ストレージノードSNの電位は電源電位ＶCCか
ら曲線Ａに示すように徐々に低下する。ここで時間ｔ1
から時間ｔ2 までの期間に流れるリーク電流を求める。
そのためには、時間ｔ1 ，ｔ2 のときのストレージノー
ドSNの電位ＶSN（ｔ1 ）とＶSN（ｔ2 ）とが求まれば良
い。
込み、所定時間後のメモリセルＭのリーク電流を求める
ことを考える。図２はメモリセルＭにデータを書込んだ
後のストレージノードSNの電位変化を示す特性曲線であ
り、縦軸をストレージノード電圧ＶSNとし、横軸を時間
ｔとしている。いま、ｔ＝０のときにメモリセルＭに
「Ｈ」レベルを、電源電位ＶCCで書込む。「Ｈ」レベル
を書込んだままにしておくと、メモリセルＭのリーク電
流により、ストレージノードSNの電位は電源電位ＶCCか
ら曲線Ａに示すように徐々に低下する。ここで時間ｔ1
から時間ｔ2 までの期間に流れるリーク電流を求める。
そのためには、時間ｔ1 ，ｔ2 のときのストレージノー
ドSNの電位ＶSN（ｔ1 ）とＶSN（ｔ2 ）とが求まれば良
い。
【００１６】それらが求まると、メモリセルＭのキャパ
シタＣS の容量ＣM が既知であるから、時間ｔ1 から時
間ｔ2 までの期間にリークした電荷量ΔＱLEAKは、 ΔＱLEAK＝ＣM ｛ＶSN（ｔ2 ）−ＶSN（ｔ1 ）｝ …(6) となる。この電荷量ΔＱLEAKが求まれば、時間ｔ1 から
時間ｔ2 までの期間に流れるリーク電流の平均値ＩLEAK
は、 ＩLEAK＝〔ＣM ｛ＶSN（ｔ2 ）−ＶSN（ｔ1 ）｝〕／（ｔ2 −ｔ1 ）…(7) となる。
シタＣS の容量ＣM が既知であるから、時間ｔ1 から時
間ｔ2 までの期間にリークした電荷量ΔＱLEAKは、 ΔＱLEAK＝ＣM ｛ＶSN（ｔ2 ）−ＶSN（ｔ1 ）｝ …(6) となる。この電荷量ΔＱLEAKが求まれば、時間ｔ1 から
時間ｔ2 までの期間に流れるリーク電流の平均値ＩLEAK
は、 ＩLEAK＝〔ＣM ｛ＶSN（ｔ2 ）−ＶSN（ｔ1 ）｝〕／（ｔ2 −ｔ1 ）…(7) となる。
【００１７】ここで、如何にストレージノード電位ＶSN
（ｔ2 ）とＶSN（ｔ1 ）とを知るかということである
が、それは(5) 式により解決できる。すなわち、読出し
エラーが生じる場合のストレージノード電圧はプリチャ
ージ電位に等しいということである。 プリチャージ電位
Ｖ PC はメモリの読み出しデータが、「Ｈ」レベルか
「Ｌ」レベルかを判定する基準になるので、「Ｈ」レベ
ルを書き込み、ある一定の時間経過後、さまざまなプリ
チャージ電位Ｖ PC で読み出し動作をすると、あるプリチ
ャージ電位以上の場合「Ｌ」レベルが読み出され、ある
プリチャージ電位以下の場合「Ｈ」レベルが読み出され
ることとなる。 そして、そのような臨界値のプリチャー
ジ電位は(5) 式から、ある一定の時間経過後のストレー
ジノード電位そのものと等しい。 換言すると、ある一定
の時間経過後、初めて読み出しエラーが生じるプリチャ
ージ電位Ｖ PC を検出できれば、そのプリチャージ電位Ｖ
PC が、そのままある一定の時間経過後のストレージノー
ド電位そのものに等しい。 これを用いて、Ｖ SN （ｔ 2 ）
と、Ｖ SN （ｔ 1 ）とが、求まり、リーク電流の平均値Ｉ
LEAK が定量測定できる。 具体的にはプリチャージ電位を
ＯＶ（又はＶ CC ）から順に高く（低く）して種々に変更
して時間ｔ 1 経過後の読み出しを行う。読み出しデータ
がＨ→Ｌへ（又はＬ→Ｈへ）変化した前後のプリチャー
ジ電位の中間値がＶ SN （ｔ 1 ）に相当する。同様に時間
ｔ 2 について求めたものがＶ SN （ｔ 2 ）となる。
（ｔ2 ）とＶSN（ｔ1 ）とを知るかということである
が、それは(5) 式により解決できる。すなわち、読出し
エラーが生じる場合のストレージノード電圧はプリチャ
ージ電位に等しいということである。 プリチャージ電位
Ｖ PC はメモリの読み出しデータが、「Ｈ」レベルか
「Ｌ」レベルかを判定する基準になるので、「Ｈ」レベ
ルを書き込み、ある一定の時間経過後、さまざまなプリ
チャージ電位Ｖ PC で読み出し動作をすると、あるプリチ
ャージ電位以上の場合「Ｌ」レベルが読み出され、ある
プリチャージ電位以下の場合「Ｈ」レベルが読み出され
ることとなる。 そして、そのような臨界値のプリチャー
ジ電位は(5) 式から、ある一定の時間経過後のストレー
ジノード電位そのものと等しい。 換言すると、ある一定
の時間経過後、初めて読み出しエラーが生じるプリチャ
ージ電位Ｖ PC を検出できれば、そのプリチャージ電位Ｖ
PC が、そのままある一定の時間経過後のストレージノー
ド電位そのものに等しい。 これを用いて、Ｖ SN （ｔ 2 ）
と、Ｖ SN （ｔ 1 ）とが、求まり、リーク電流の平均値Ｉ
LEAK が定量測定できる。 具体的にはプリチャージ電位を
ＯＶ（又はＶ CC ）から順に高く（低く）して種々に変更
して時間ｔ 1 経過後の読み出しを行う。読み出しデータ
がＨ→Ｌへ（又はＬ→Ｈへ）変化した前後のプリチャー
ジ電位の中間値がＶ SN （ｔ 1 ）に相当する。同様に時間
ｔ 2 について求めたものがＶ SN （ｔ 2 ）となる。
【００１８】
【発明の効果】以上詳述したように、本発明によれば可
変電圧源を用いてビット線、反転ビット線への印加電圧
を逐次変えていくことで微小リーク電流を定量的に測定
することができる。したがって高集積のDRAM内の個々の
メモリセルの評価が製造者の品質検査時において、また
市販品購入者の使用前検査においても可能になり、また
例えば劣化したメモリセルを使用しないようにする自己
診断機能があるDRAM等に利用できる優れた効果を奏す
る。
変電圧源を用いてビット線、反転ビット線への印加電圧
を逐次変えていくことで微小リーク電流を定量的に測定
することができる。したがって高集積のDRAM内の個々の
メモリセルの評価が製造者の品質検査時において、また
市販品購入者の使用前検査においても可能になり、また
例えば劣化したメモリセルを使用しないようにする自己
診断機能があるDRAM等に利用できる優れた効果を奏す
る。
【図１】本発明に係る半導体メモリ回路の要部構成を示
すブロック図である。
すブロック図である。
【図２】時間経過に対するストレージノード電位変化を
示す特性曲線図である。
示す特性曲線図である。
【図３】従来の半導体メモリ回路の要部構成を示すブロ
ック図である。
ック図である。
【符号の説明】 １ センスアンプ Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 Ｎチャネルトランジスタ ＣS キャパシタ CP セルプレート電源 Ｍ メモリセル PVS 可変電圧源 BL ビット線 ＊BL 反転ビット線
Claims (1)
- 【請求項１】 任意の電位を出力する可変電圧源によ
り、メモリセルのデータが読出されるビット線及び反転
ビット線に電位を供給した後に、前記ビット線及び反転
ビット線の電位の変化量に基づいて半導体メモリ回路の
リーク電流を測定する方法であって、前記可変電圧源が
供給する電位を変えて、読出しエラーが生じるときの前
記電位を、メモリセルへのデータ書き込み時点からの経
過時間複数について求め、その電位の差、前記経過時間
の差及び前記メモリセルの容量を用いて前記リーク電流
を算出することを特徴とする半導体メモリ回路のリーク
電流測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102182A JP2768130B2 (ja) | 1992-03-26 | 1992-03-26 | 半導体メモリ回路のリーク電流測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102182A JP2768130B2 (ja) | 1992-03-26 | 1992-03-26 | 半導体メモリ回路のリーク電流測定方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10009893A Division JPH10208498A (ja) | 1998-01-21 | 1998-01-21 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05274867A JPH05274867A (ja) | 1993-10-22 |
| JP2768130B2 true JP2768130B2 (ja) | 1998-06-25 |
Family
ID=14320536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4102182A Expired - Fee Related JP2768130B2 (ja) | 1992-03-26 | 1992-03-26 | 半導体メモリ回路のリーク電流測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768130B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150300A (ja) * | 1987-12-07 | 1989-06-13 | Hitachi Ltd | 半導体記憶装置 |
| JPH03253000A (ja) * | 1990-03-01 | 1991-11-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2794134B2 (ja) * | 1990-07-30 | 1998-09-03 | 三菱電機株式会社 | Ｄｒａｍ |
-
1992
- 1992-03-26 JP JP4102182A patent/JP2768130B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05274867A (ja) | 1993-10-22 |
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