JP2765842B2

JP2765842B2 - 加入者回路用半導体スイッチ

Info

Publication number: JP2765842B2
Application number: JP62314062A
Authority: JP
Inventors: 順二早川; 一郎大日方; 光男松山
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1987-12-14
Filing date: 1987-12-14
Publication date: 1998-06-18
Anticipated expiration: 2013-06-18
Also published as: JPH01157118A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体スイッチに係り、特に、電流電圧変換
回路を有する半導体スイッチの端子数削減と高耐圧抵抗
の削減に好適な回路構成に関する。〔従来の技術〕従来の高耐圧スイッチLSIは、例えば昭和58年度電子
通信学会総合全国大会論文No.548「加入者回路用高耐
圧スイッチLSiの設計」と題する文献に記載されてい
る。このLSiのブロック構成は、上記文献の図１に示さ
れ、呼出し信号送出は、PNPNスイッチのS1,S2,S5を介し
て行なわれている。一方、上記信号送出時のリングトリ
ップは、同文献図１のインタフェース部で行なわれてい
る。このリングトリップインタフェース回路構成は、同
文献の図４に示されている。また、この様なインタフェース路は、昭和58年度電子
通信学会総合全国大会論文No.1796の「IC化リングト
リップインタフェス回路の一構成」と題する文献にも詳
しく述べられている。ここで、上記第１の従来例において、上記のインタフ
ェース回路の入力の抵抗は、一方をリンギング用電源、
他方は別の抵抗を介してS2の双方向PNPNスイッチに接続
され、上記入力の抵抗に電流が流れると該インターフェ
ース回路が電流電圧変換回路として動作する構成となっ
ている。したがって、上記リングトリップインターフェ
ース回路のモノリシック化に際しては、第１の文献の図
４に示される様な高圧入力端子を２端子増設する必要が
あった。一方、上記第２の従来例においては、第２の文献の図
２に示されたリングトリップインタフェースの回路構成
のR₀に発生する電圧V_INは、同文献の図３に波形が示さ
れている様にV_IN（最大値）≧100（Ｖ）となっている。したがって同図２より以下の式が成り立つ。 V_IN＝R₁×I_E＋V_BE≧100 （I_E;PNP又はNPNのエミッタ電流）（V_BE;PNP又はNPNのベースエミッタ順電圧）即ち、半導体チップで実現する上で、R₁の両端の差電
圧は最大100^Vを越えるため、高耐圧の抵抗を半導体チッ
プ上に実現する必要があった。ところが、半導体チップ上で実現される抵抗の耐圧は
一般的に数十ボルト程度であるので、上記高耐圧抵抗は
分割して構成する必要が生じ、その結果半導体チップの
面積を増大させる必要があった。〔発明が解決しようとする問題点〕上記従来技術は、前記リングトリップ回路のモノリシ
ック化に際して、高耐圧入力端子を２端子増設する必要
性と100^V以上の耐圧を必要とする高耐圧抵抗を実現する
必要があった。本発明の目的は、高耐圧入力端子の増設及び高耐圧抵
抗を不要とした上で、簡易かつ経済的に電流電圧変換機
能をモノリシック化することにある。〔問題点を解決するための手段〕上記目的は、複数のPNPNスイッチから成り、第１のPNPNスイッチのアノードと第２のPNPNスイッチ
のカソードを接続してある半導体スイッチに、アノード
ゲートまたはカソードゲートを介して第１及び第２の電
流レベル変換部をそれぞれ設け、該電流レベル変換部を
それぞれ電圧発生部に接続する構成とすることにより達
成される。〔作用〕前記の第１の電流レベル変換部は、前記第１のPNPNス
イッチに流れる電流（I_SW1）に相関する電流（I_M1）を
発生する。一方、前記の電圧発生部は、上記電流I_M1に比例する
電圧を発生する。その一方で、前記第２の電流レベル変換部は前記第２
のPNPNスイッチに流れる電流（I_SW2）に相関する電流
（I_M2）を発生する。また、前記で電圧発生部は電流I_M2
に比例する電圧を発生する。以上の機能を備えることにより、電流の流れる方向に
応じて上記第１のPNPNスイッチと第２のPNPNスイッチの
どちらか一方に電流を流すことにより、電流電圧変換機
能を実現できる。〔実施例〕以下、本発明を第１図から第８図により詳細に説明す
る。第１図は本発明の第１の実施例であって、電流電圧変
換機能を含む半導体スイッチのブロック構成を示してい
る。図中点線で示してある１は、上記半導体スイッチを
モノリシック化した場合の半導体チップとなる一部を示
している。第１図において、S1はPNPNスイッチであり、外部端子
２に該S1のアノード接続し、カソードは、外部端子３に
接続してある。外部端子２は、インピーダンスZ1を介し
て電源４に接続される。また外部端子３は、抵抗R_L1及
びインピーダンスZ_TEL,抵抗R_L2を介して、外部端子５に
接続してある。一方、S21及びS22はS1と同等の機能を有するPNPNスイ
ッチであって、それぞれのアノードとカソードを逆並列
接続して、一方の側を外部端子５に、他方は、外部端子
８に接続した双方向スイッチである。外部端子８は交流
電源９に抵抗111を介して接続してある。また、12はS1と同等の機能を有するPNPNスイッチで、
そのアノードは外部端子13に、カソードは、外部端子３
に接続される。外部端子13は、インピーダンスZ2を介し
て接地してある。同様のPNPNスイッチはS5及び14,15であって、S5はア
ノードを外部端子３に、カソードは外部端子16に接続し
てある。14は、アノードを外部端子５に、カソードは外
部端子16に接続してある。15はアノードを外部端子13
に、カソードは、外部端子５に接続してある。また外部
端子16は、インピーダンスZ3を介して、電源４に接続し
てある。図中、２点鎖線で示した17は、本発明に関わる電流電
圧変換機能を実現するブロックであって、PNPNスイッチ
S1のアノードゲートAG1及びカソードゲートKG1と接続し
てある電流レベル変換部と、PNPNスイッチS5のアノー
ドゲートAG5及びカソードゲートKG5と接続する電流レベ
ル変換部を有し、上記，変換部と一端を接続した
電圧発生部を備え、その他端は外部端子18に接続してあ
る。これに対して、第８図には、従来の電流電圧変換機能
を含む半導体スイッチのブロック構成を示してある。第
１図と同様の部品には、同番号，同符号を付与してあ
る。第８図中、２点鎖線で囲まれるブロック170が従来の
電流電圧変換機能を実現するブロックであって、外部端
子８及び交流電源９との間にある抵抗10及び11のうち抵
抗11の両端を外部入力端子19と20と接続してある。この電流電圧変換機能を有するブロック170が動作す
る時は、第８図中のS1,S21,S22,S5のPNPNスイッチのう
ち、S21に電流が流れる場合はS1に電流が流れており、S
22に電流が流れる場合はS5に電流が流れる。この電流に
より、ブロック170ので電流電圧変換機能で外部端子180
に抵抗11に流れる電流及び電流の向きに相関して、出力
電圧を発生する。一方、本発明に関わる第１図の実施例においては、図
中２点鎖線で囲むブロック17を設けることにより第８図
図示のブロック170の機能を実現でき、第８図の外部端
子19及び20を削減できる。即ち、第１図図示のS1,S21,S22,S5のPNPNスイッチの
うち、S1に電流（I_S1）が流れる場合には、該S1のAG1あ
るいはKG1に接続する電流レベル変換部でI_S1に相関す
る電流I_M1を発生し、電圧発生部で電圧に変換すること
により外部端子18に上記I_S1に相関する所望の出力電圧
が得られる。一方、S5に電流（I_S5）が流れる場合は、
該S5のAG5あるいはKG5に接続した電流レベル変換部で
I_S5に相関する電流I_M5を発生し電圧変換部で電圧に変換
することにより外部端子に所望の出力電圧が得られる。したがって従来の電流電圧変換機能ブロック170を本
発明に関わる機能ブロック17によって実現できる。そし
て、従来より外部入力端子を削減できる。このことによ
り半導体チップ上の外部接続用エリアも削減できチップ
面積の低減に寄与できる。さらに、第１の実施例においては第８図の従来例で分
割の必要がある抵抗10及び11は１体化でき、抵抗１ケを
削減し、実使用時のコストを低減できる。次に、第２図は本発明の第２の実施例であって、第１
図のブロック構成図の中でS1及びS5と２点鎖線で示すブ
ロック17を電気回路として具体化したものである。第２図において、点線で囲んであるS1及びS5は第１図
同様にPNPNスイッチS1及びS5を表わしている他、同じ部
品には同符号，同番号を付与してある。第２図のS1はPN
PトランジスタQ_S1PNPとNPNトランジスタQ_S1npnの等価回
路で、S5は同様にQ_S5PNPとQ_S5npnの等価回路で表わして
いる。このPNPNスイッチS1のカソードK1とカソードゲートKG
1,S5のカソードK5とカソードゲートKG5の間には、PNPN
スイッチのアノード・カゾード間に順方向の電圧が加わ
った過渡時に該スイッチのPN接合容量を充電する電流が
ゲートに流れ込み誤点弧することを防止するためのR3,R
4の抵抗値をもつ保護用抵抗30及び40が接続される。一方、S1のKG1にベースを接続するnpnトランジスタQ
_S1Mは、上記Q_S1npnと整合したデバイス構造を有してお
りそのエミッタはK1と接続され、該コレクタは逆流防止
ダイオードD_S1を介してPNPトランジスタQ_Mのコレクタ及
び外部出力18及びR70の抵抗値をもつ抵抗70に接続され
ている。抵抗70の他端は電源80に接続される。その一方で、S5のKG5にベースを接続するトランジス
タQ_S5Mは、Q_S1M同様にQ_S5npnと整合したデバイス構造を
有しており、そのエミッタはK5と接続され、そのコレク
タは逆流防止ダイオードD_S5を介してPNPトランジスタQ_S
のコレクタ及びベースと前記Q_Mのベースに接続してあ
り、Q_S及びQ_MでQ_S側をソース入力とし、Q_M側をミラー出
力とするカレントミラー回路を構成している。Q_S及びQ_M
の各々のエミッタには、R90,R100の抵抗値をもつ抵抗9
0,100を介して電源81に接続される。図中、一点鎖線で囲まれた部分が本発明に関れる電流
電圧変換機能を有する回路ブロック171である。本実施例においても、図１に示したブロック17と同様
に、従来に対し外部入力を削減できる。即ち、上記PNPNスイッチS1が導通状態になると、S1に
流れる電流（I_S1）のうちQ_S1npnのコレクタには、 I_S1−I_S1×α_S1pnp（α_S1pnp:Q_S1pnpのベース接地電
流増幅率）が流れ、Q_S1pnpのベースには、（V_GK;PNPNスイッチのカソードゲート・カソード間順電
圧）の一部が流れ込む。このことから、Q_S1pnpとベース及びエミッタを接続し
てあるQ_S1Mは電源80の電圧よりもS1のK1の電位が低くな
ればカレントミラー動作し、 Q_S1Mのエミッタ面積をA_S1M,Q_S1npnをA_S1npnとすれば
次式が成立する。したがって、Q_S1Mのコレクタ電流は電源80から吸い込
むと、次の式が成立する。したがって、S1のNPNトランジスタ部とベース及びエ
ミッタを接続するNPNトランジスタQ_S1Mとのエミッタ面
積化及びR70を調整すれば、上記PNPNスイッチS1に流れ
る電流を第２図の外部端子18に電圧変換して所望の出力
が得られる。また、上記S1が導通状態になくPNPNスイッチS5が導通
状態にある場合も、S1と同様にR70に所望の出力が得ら
れる。即ち、上記S5が導通状態になるとS5に流れる電流（I
_S5）のうちQ_S5npnのコレクタには、 I_S5−I_S5×α_S5pnp（α_S5pnp;Q_S5pnpのベース接地電
流増幅率）が流れ、これより、Q_S5pnpとベース及びエミッタが接続
してあるQ_S5MはS1同様に電源81の電位よりもS5のK1の電
位が低くなって動作電位となれば、カレントミラー動作
する。したがって、Q_S5Mのコレクタ電流をI_CS5Mとする
と次の式が成立する。一方、Q_S5MのコレクタとQ_S5を介してあるQ_s,Q_M抵抗,9
0,100で構成したカレントミラー回路は、Q_Mのコレクタ
電流をI_CQMとすればとできる。したがって、上記Q_Mのコレクタ電流が電源80
に流れ込むと、の出力が得られる。これにより式のR90,R100,R70の抵抗値及びQ_S5M,Q
_S5npnの各々のエミッタ面積比を調整すれば、上記PNPN
スイッチS5に流れる電流を外部端子18に電圧変換して所
望の出力が得られる。一方、Q_S,Q_M,抵抗90,100でカレントミラー回路を構成
したことにより、S1及びS5の各々に電流が流れる場合で
外部端子18に発生する電圧の極性を反転しており、第８
図で示した電流電圧変換機能ブロック170で実現してい
る抵抗11に流れる電流及び電流の向きに相関した出力電
圧は、本実施例でも実現できる。したがって、従来の第８図の19,20端子を削減し、半
導体チップ面積の削減に寄与できる。さらに第８図の抵抗10,11の１体化を実現でき、実使
用上のコスト低減を実現できる。さらに、前記従来技術の欄で述べた高耐圧抵抗も削減
できる。第３図は、本発明の第３の実施例であって、第２図同
様に第１図のブロック構成図の中でS1及びS5と第１図２
点鎖線で示すブロックを具体化したものである。第２図
と同様の部品には同符号，同番号を付与してある。第２
図と異なるのは、Q_S1M及びQ_S5Mのエミッタとそれぞれの
カソードK1,K5の間に抵抗値R_e1,R_e5を有する抵抗E1,E5
を設けた点である。 PNPNスイッチS1が導通状態になりI_S1の電流が流れる
と、次式が成立する。したがって、式のl_n｛I_S1×（１−α_S1pnp）｝の変
化率がl_n（I_CS1M）よりも大きければ、I_S1に相関する所
望の出力電圧V_R70がR70及びRE1の調整により得られる。一方、PNPNスイッチS5についても同様にI_S5の電流が
流れると次式も成立する。したがって、式同様にR70及びRE5とR90,R100の調整
により式で表わすI_S5に相関する所望の出力電圧V_R70
が得られる。また、第２図の実施例同様にQ_S,Q_M抵抗90,100のカレ
ントミラー回路を構成したことにより、S1及びS5の各々
に電流が流れる場合によって外部端子18に発生する電圧
の極性を反転しており、第８図の従来例で示した電流電
圧変換機能ブロック170で実現している抵抗11に流れる
電流及びその向きに相関した出力電圧は、本実施例でも
実現できる。また、R_E1及びR_E5のそれぞれの両端の電位
差は、それぞれのカソードゲートとカソードの電位差V
_GK1,V_GK5を越えることはなく、高耐圧化の必要はない。
したがって、第２図同様の効果を実現できる。さらに前
記式式とも半導体チップ上で実現する上でバラツキ
が小さく精度を確保できる各々の抵抗の相対精度で出力
電圧を発生でき、製造時のプロセスバラツキによる影響
も低減できる。第４図は本発明に関わる第４の実施例を示しており、
第２図同様に第１図のブロック構成図の中でS1及びS5と
第１図中のブロック17を具体化したものである。第２図
と同様の部品には同符号，同番号を付与してある。第２
図と異なるのは、第２図のQ_S1M,Q_S5MをNPNトランジスタ
からPNPトランジスタに置き換えて、Q_S1M1,Q_S5M1で構成
し、各々Q_S1pnp,Q_S5pnpのベース，エミッタに接続して
ある。本実施例においては、第２図図示の相補な構成を各々
のPNPNスイッチS1,S5のQ_S1pnp,Q_S5pnp側で構成してある
ために、第２図同様の効果を期待できることは明らかで
ある。さらに第２図の構成でQ_S1M,Q_S5Mのベースエミッタ間
に介在する抵抗30,40による影響を、第４図では、PNP側
で実現したために排除できる。また、第３図で示したE1,E5抵抗は本実施例でも実現
でき、第３図同様の効果を期待できることは明らかであ
る。第５図は本発明に関わる第５の実施例を示しており、
第１図で示した電流電圧変換機能ブロック17とアノード
ゲート及びカソードゲートを接続するPNPNスイッチをS2
1とS22に変更したものであって、第５図では、そのS21,
S22及び第１図のブロック17を電気回路で具体化して第
２図と同様の部品には、同番号，同符号を付与してあ
る。本実施例では、アノードA22とカソードK22を有する
S22の等価回路を構成するトランジスタQ_S22pnp及びQ
_S22npnのうちQ_S22pnpのベース，エミッタと接続したQ
_S22Mとそのコレクタと逆流防止ダイオードDS22を介して
外部端子18に接続し、その一方でアノードA21とカソー
ドK21を有するS21の等価回路を構成するトランジスタQ
_S21pnp及びQ_S21npnのうちQ_S21npnのベース，エミッタと
接続したQ_S21Mとそのコレクタと逆流防止ダイオードDS2
1を介して外部端子18に接続してある。第１図で示したようにS21,S22は各々のアノード・カ
ソードを逆並列接続してあるために、S21に電流が流れ
る時は、S22に流れず相補に電流が流れる。該S21に電流
が流れる場合には、第２図に示したS1と同様の構成であ
るために出力が得られることは容易に推測される。一方、S22に電流が流れる場合においては、第２図に
示したS1のQ_S1npnに対するQ_S1Mと相補な構成を第４図に
おいてPNPトランジスタQ_S22pnpとQ_S22Mで実現してお
り、Q_S22Mのコレクタ電流の向きが押し出し形に変更で
きる。したがって、第２図で示したQ_S,Q_M,抵抗90,100で
構成したカレントミラー回路を削減しても電流の向きに
応じて出力を外部端子18に発生できる。即ち、第２図同様の効果を期待できる。第６図は本発明に関わる第６の実施例を示しており、
第５図同様に第１図で示した電流電圧変換機能ブロック
17をアノードゲート及びカソードゲートを接続するPNPN
スイッチをS21とS22に変更したもので、第６図では、そ
のS21,S22及び第１図のブロック17を電気回路で具体化
して第５図と同様の部品には同番号，同符号を付与して
ある。本実施例では、S21に関わる構成のうちQ_S21Mのエ
ミッタとS21PNPNスイッチのカソードK21の間にR_e21の抵
抗値をもつ抵抗E21を挿入してあることを除いて、第５
図と同様である。そして、S22においては、等価回路で表わしたQ_S22pnp
のベースには、Q_S22MのPNPトランジスタのベースを接続
し、Q_S22npnのベースにはQ_S22M1のNPNトランジスタのベ
ースを接続し、Q_S22Mのエミッタは、R_e221の値を持つ抵
抗E221を介してA22に接続し、Q_S22M1のエミッタは、R
_e222の値を持つ抵抗E222を介してK221に接続してある。さらにQ_S22Mのコレクタは、DS221のアノードに接続
し、Q_S22M1のコレクタは、逆流防止ダイオードDS222を
介してQ_Sトランジスタのコレクタ及びベースとQ_Mトラン
ジスタのベースに接続してある。本実施例においても、第２図同様の効果を期待でき
る。即ちS21にI_S21の電流が流れる場合には、Q_S21Mのコ
レクタに流れる電流をI_S21Mとすれば、前記式とほぼ
同様に下記式となる。したがって、R70及びR_e21の調整により上記I_S21に相
関する所望の出力電圧V_R70が得られる。一方、S22にI_S22の電流が流れる場合には、 Q_S22Mのコレクタ電流をI_S22M, Q_S22M1のコレクタ電流をI_S22M1とすれば、したがって、R70及びR₂₂₁,R₂₂₂,R90,R100の調整によ
り上記I_S22に相関する所望の出力電圧V_R70が得られる。また、Q_S22Mが動作するときはQ_S22M1が動作せず、Q
_S22M1が動作するときは、動作しない構造とできるの
で、式における第１項と第２項は、どちらか一方の出
力がV_R70として発生する。したがって、S22のA22及びK2
2が電位変動しても所望の出力が得られる。即ち、第２
図同様の効果を期待できる。第７図は本発明に関わる第７の実施例を示しており、
第６図と同様の部品には、同番号，同符号を付与してあ
る。本実施例においては、第６図のS22のPNPNスイッチ
に並列にQ_S222pNP及びQ_S222npn等価回路で表わしたS222
のPNPNスイッチを接続し、一方のスイッチにQ_S22Mに関
わる回路を、他方のスイッチにQ_S22M1に関わる回路を付
与してある。これらの構成においても第６図同様の効果
を期待できることは明らかである。〔発明の効果〕本発明によれば、PNPNスイッチに流れる電流に見合っ
た出力電圧が得られ、かつ従来の電流電圧変換用の高圧
入力を２端子削減し、従来の高耐圧抵抗も削減できる。さらには、従来の外部抵抗２ケを１ケとすることが可
能となる。したがって、半導体チップ面積の低減が可能となると
ともに、実使用時の製造コストの低減の効果がある。

【図面の簡単な説明】第１図は本発明の一実施例による半導体スイッチのブロ
ック図、第２図〜第７図はそれぞれ本発明の一実施例の
具体的な回路図、第８図は従来の半導体スイッチのブロ
ック図である。 S1,S21,S22,S5,12,14,15……PNPNスイッチ、９……交流電源、 17……電流電圧変換機能ブロック、４……電源。

───────────────────────────────────────────────────── フロントページの続き (72)発明者松山光男神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所戸塚工場内 (56)参考文献特開昭62−207023（ＪＰ，Ａ) 特開昭58−95426（ＪＰ，Ａ) 昭和58年度電子通信学会総合全国大会講演論文集，分冊２，548，（Ｓ58−３ −18），井鍋泰宣（他２名），加入者回路用高耐圧スイッチＬＳＩの検討，Ｐ. （２−285)

Claims

(57)【特許請求の範囲】１．外部端子を有する加入者回路用半導体スイッチにお
いて、第１、第２の外部端子（３、５）と第３、第４の外部端
子（13、16）との間に第１のPNPNスイッチ（S5）を設
け、上記第１のPNPNスイッチ（S5）のアノードを第１の
外部端子（３）に接続し、カソードを上記第４の外部端
子（16）に接続し、上記第１の外部端子と第５の外部端子（２）との間に第
２のPNPNスイッチ（S1）を設け、上記第２のPNPNスイッ
チ（S1）のアノードを第５の外部端子（２）に接続し、
カソードを上記第１の外部端子（３）に接続し、上記第１のPNPNスイッチ（S5）のカソードゲート（KG
5）とアノードゲート（AG5）とに接続され、該PNPNスイ
ッチに流れる電流（Is5）に相関する電流（IM5）を発生
する第１の電流レベル変換部と、上記第２のPNPNスイッ
チ（S1）のカソードゲート（KG1）とアノードゲート（A
G1）とに接続され、該PNPNスイッチに流れる電流（Is
1）に相関する電流（IM1）を発生するた第２の電流レベ
ル変換部と、上記第１、第２の電流レベル変換部の出力
両相関電流を合成し、該合成電流を電圧に変換して出力
端子に導く電圧変換部とを設けたことを特徴とする加入
者回路用半導体スイッチ。２．特許請求の範囲第１項に記載の加入者回路用半導体
スイッチにおいて、上記第１、第２の電流レベル変換部
が、それぞれ第１、第２のNPNトランジスタからなり、上記第１のNPNトランジスタのベースを上記第１のPNPN
スイッチのカソードゲートに接続し、該第１のNPNトラ
ンジスタのエミッタを該第１のPNPNスイッチのカソード
に接続し、該第１のNPNトランジスタのコレクタを上記
電圧変換部の入力段に接続し、上記第２のNPNトランジスタのベースを上記第２のPNPN
スイッチのカソードゲートに接続し、該第２のNPNトラ
ンジスタのエミッタを該第２のPNPNスイッチのカソード
に接続し、該第２のNPNトランジスタのコレクタを上記
電圧変換部の入力段に接続したことを特徴とする半導体
スイッチ。３．特許請求の範囲第２項記載の加入者回路用半導体ス
イッチにおいて、上記第１、第２のNPNトランジスタの
エミッタと上記第１、第２のPNPNスイッチのカソードと
の間にそれぞれ第１、第２の抵抗を設けたことを特徴と
する半導体スイッチ。４．特許請求の範囲第１項に記載の加入者回路用半導体
スイッチにおいて、上記第１、第２の電流レベル変換部
が、それぞれ第１、第２のPNPトランジスタからなり、上記第１のPNPトランジスタのベースを上記第１のPNPN
スイッチのアノードゲートに接続し、該第１のPNPトラ
ンジスタのエミッタを該第１のPNPNスイッチのアノード
に接続し、該第１のPNPトランジスタのコレクタを上記
電圧変換部の入力段に接続し、上記第２のPNPトランジスタのベースを上記第２のPNPN
スイッチのアノードゲートに接続し、該第２のPNPトラ
ンジスタのエミッタを該第２のPNPNスイッチのアノード
に接続し、該第２のPNPトランジスタのコレクタを上記
電圧変換部の入力段に接続したことを特徴とする加入者
回路用半導体スイッチ。５．特許請求の範囲第４項記載の加入者回路用半導体ス
イッチにおいて、上記第１、第２のPNPトランジスタの
エミッタと上記第１、第２のPNPNスイッチのアノードと
の間にそれぞれ第１、第２の抵抗を設けたことを特徴と
する加入者回路用半導体スイッチ。