JP2758983B2 - Testing equipment - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデジタル通信網における伝送回線を伝送され
る途中で生じるデジタル信号のビット誤りや、信号がこ
の伝送回線を伝送される過程で生じる遅延量を測定する
試験装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a bit error of a digital signal occurring during transmission on a transmission line in a digital communication network and a delay generated in a process of transmitting a signal on the transmission line. It relates to a test device for measuring an amount.
［従来の技術］ 近年、電話回線や通信回線等がデジタル回線化されて
いる。そして、このようなデジタル通信網における、局
に設置された伝送装置や局と局とを接続する伝送路やこ
の伝送路の途中位置に配設された中継器等からなる伝送
回線を新たに設置した場合や、一定期間毎に実施する定
期点検時においては、この伝送回線の伝送特性を測定す
る必要がある。[Prior Art] In recent years, telephone lines, communication lines, and the like have been digitalized. In such a digital communication network, a transmission line including a transmission device installed in a station, a transmission line connecting a station to a station, and a repeater disposed at an intermediate position of the transmission line is newly installed. In such a case, or at the time of periodic inspection performed at regular intervals, it is necessary to measure the transmission characteristics of the transmission line.
この測定は多くの項目があるが、比較的重要な測定項
目として、誤り測定と遅延量測定とがある。通常この誤
り測定と遅延量測定とを１台の試験装置で実施する。This measurement has many items, but relatively important measurement items include error measurement and delay amount measurement. Usually, the error measurement and the delay amount measurement are performed by one test apparatus.
第７図は、誤り測定機能と遅延量測定機能とが組込ま
れた試験装置を伝送回線に接続して試験を実施する状態
を示した模式図である。試験対象としての伝送回線１
は、前述したように局に設置された伝送装置2a,2bや局
と局とを接続する伝送路3a,3bやこの伝送路3a,3bの途中
位置に配設された複数の中継器4a,4b,4c等で構成されて
いる。そして、この伝送回線１を試験する場合は、終端
に存在する伝送装置2bを故意に短絡状態に設定し、他方
端に存在する伝送装置2aに試験装置５の入出力端子を接
続する。FIG. 7 is a schematic diagram showing a state in which a test device incorporating an error measurement function and a delay amount measurement function is connected to a transmission line to perform a test. Transmission line 1 to be tested
As described above, the transmission devices 2a, 2b installed in the station and the transmission lines 3a, 3b connecting the station and the station, and a plurality of repeaters 4a, arranged at intermediate positions of the transmission lines 3a, 3b. 4b, 4c, etc. When testing the transmission line 1, the transmission device 2b at the end is intentionally set to the short-circuit state, and the input / output terminal of the test device 5 is connected to the transmission device 2a at the other end.
試験装置５内には、擬似ランダム信号発生回路が組込
んであり、この擬似ランダム信号発生回路から出力され
る擬似ランダム信号を、第８図に示すように、例えば７
ビット構成の誤り測定信号ａとしてと伝送回線１の伝送
装置2aに印加する。伝送装置2aから入力された誤り測定
信号ａは伝送路3a,各中継器4a,4b,4cを経由して終端の
伝送装置2bへ入力される。そして、この伝送装置2bで折
り返されて、再度伝送路3b,各中継器4c,4d,4aを経由し
て伝送装置2aへ戻る。試験装置５は、この伝送装置2aか
ら前記誤り測定信号ａを受信信号ｂとして取込む。そし
て、試験装置５は送信した誤り測定信号ａの各ビットデ
ータと受信信号ｂの各ビットデータとを比較して一致す
るか否かを調べる。In the test apparatus 5, a pseudo-random signal generation circuit is incorporated, and the pseudo-random signal output from the pseudo-random signal generation circuit is, for example, as shown in FIG.
It is applied to the transmission device 2a of the transmission line 1 as an error measurement signal a having a bit configuration. The error measurement signal a input from the transmission device 2a is input to the terminal transmission device 2b via the transmission path 3a and the repeaters 4a, 4b, 4c. Then, the signal is looped back by the transmission device 2b, and returns to the transmission device 2a again via the transmission path 3b and the repeaters 4c, 4d, 4a. The test apparatus 5 takes in the error measurement signal a from the transmission apparatus 2a as a received signal b. Then, the test apparatus 5 compares each bit data of the transmitted error measurement signal a with each bit data of the received signal b to check whether or not they match.
次に、この試験装置５でもって、信号が伝送回線１を
往復するのに要する時間で示される遅延量を測定する手
順を説明する。Next, a procedure for measuring a delay amount indicated by a time required for a signal to reciprocate on the transmission line 1 using the test apparatus 5 will be described.
まず、試験装置５は、第９図に示すように、送信クロ
ック信号ｃに同期して、時刻t0から［１］のビットが連
続する遅延量測定信号ｄを伝送回線１へ送出する。そし
て、伝送回線１を往復した遅延量測定信号ｄを試験装置
５で受信して、その受信信号ｅにおける［１］のビット
が開始する時刻t1を検出する。そして、送信時刻t0と受
信時刻T1との時間差を例えばカウンタ等で測定して遅延
時間ΔＴとしていた。したがって、１台の試験装置で誤
り測定と遅延量測定が可能となる。First, as shown in FIG. 9, the test apparatus 5 transmits to the transmission line 1 a delay amount measurement signal d in which bits of [1] continue from time t 0 in synchronization with the transmission clock signal c. Then, by receiving the delay measurement signal d obtained by reciprocating the transmission line 1 in the test apparatus 5 detects the time t 1 at which bits are the start of the [1] in the received signal e. Then, it was by measuring the time difference between the transmission time t 0 and the reception time T 1, for example, a counter or the like and a delay time [Delta] T. Therefore, the error measurement and the delay amount measurement can be performed by one test apparatus.
［発明が解決しようとする課題］ しかしながら第８図および第９図に示す手順で誤り測
定および遅延量測定を行う試験装置においてもまだ解消
すべき次のような問題があった。[Problems to be Solved by the Invention] However, the test apparatus for performing the error measurement and the delay amount measurement by the procedure shown in FIGS. 8 and 9 has the following problems to be solved.
すなわち、第９図に示すように、遅延量を測定するた
めに用いる遅延量測定信号ｄは受信信号ｅの受信開始時
間t1を特定する必要があるので、第８図に示す擬似ラン
ダム信号で形成された誤り測定信号ａを用いることがで
きない。すなわち、［１］，［０］のビットがランダム
に発生すると、受信時刻を特定できない。That is, as shown in FIG. 9, since the delay amount measurement signal d used to measure the amount of delay is necessary to identify the reception start time t 1 of the received signal e, in a pseudo-random signal shown in FIG. 8 The formed error measurement signal a cannot be used. That is, if the bits [1] and [0] occur randomly, the reception time cannot be specified.
その結果、誤り測定信号ａと遅延量測定信号ｄとはそ
れぞれ専用のビットパターン列となるので、誤り測定と
遅延量測定とはそれぞれ独立して実施する必要がある。
したがって、試験に要する時間が増大する。また、操作
もその都度、誤り測定と遅延量測定とを切換える必要が
あり、以上に繁雑である。特に測定回線のチャンネル数
が増加すると、測定に要する時間と手間が大幅に増加す
る。As a result, each of the error measurement signal a and the delay amount measurement signal d becomes a dedicated bit pattern sequence, so that it is necessary to perform the error measurement and the delay amount measurement independently.
Therefore, the time required for the test increases. Further, the operation also requires switching between error measurement and delay amount measurement each time, which is more complicated. In particular, when the number of channels on the measurement line increases, the time and labor required for measurement significantly increase.
本発明はこのような事情に鑑みてなされたものであ
り、擬似ランダム信号からなる誤り測定信号に含まれる
特定ビットパターン列を送信信号と受信信号の送受信タ
イミングとして用いることによって、誤り測定信号のみ
で誤り測定と遅延量測定とを同時に実行でき、別途遅延
量測定信号を用いた測定を実行する必要がなく、誤り測
定と遅延量測定とを同時に測定でき、測定作業性の向上
および測定作業能率の大幅向上を図ることができる試験
装置を提供することを目的とする。The present invention has been made in view of such circumstances, and by using a specific bit pattern sequence included in an error measurement signal composed of a pseudo-random signal as a transmission / reception timing of a transmission signal and a reception signal, only the error measurement signal is used. Error measurement and delay amount measurement can be performed simultaneously, and it is not necessary to separately perform measurement using a delay amount measurement signal.Error measurement and delay amount measurement can be performed simultaneously, improving measurement workability and improving measurement work efficiency. It is an object of the present invention to provide a test apparatus capable of greatly improving.
［課題を解決するための手段］ 上記課題を解消するために本発明は、Ｎ個のシフトレ
ジスタを用いて（2N−１）ビット周期の擬似ランダム信
号を出力する擬似ランダム信号発生回路と、この擬似ラ
ンダム信号発生回路から出力された擬似ランダム信号を
誤り測定信号として被試験伝送回線へ送出する信号送信
回路と、被試験伝送回線を往復した誤り測定信号を受信
する信号受信回路と、この信号受信回路にて受信された
誤り測定信号に含まれる擬似ランダム信号の各ビットデ
ータが擬似ランダム信号発生回路から出力された擬似ラ
ンダム信号の各ビットデータに一致するか否かを調べる
誤り検出回路とを備えた試験装置において、 擬似ランダム信号発生回路から出力される擬似ランダ
ム信号内の予め指定された特定のビットパターン列を検
出して送信タイミング信号を出力する送信側特定パータ
ン列検出回路と、信号受信回路から出力された擬似ラン
ダム信号に含まれる特定のビットパータン列と同一のビ
ットパターン列を検出して受信タイミング信号を出力す
る受信側特定パターン列検出回路と、この各特定パター
ン列検出回路から出力される各タイミング信号相互間の
時間差を検出して被試験伝送回線を伝送する信号の遅延
量として出力する遅延量検出回路とを備えたものであ
る。Means for Solving the Problems In order to solve the above problems, the present invention provides a pseudo random signal generation circuit that outputs a (2 N −1) bit period pseudo random signal using N shift registers, A signal transmission circuit for transmitting a pseudo-random signal output from the pseudo-random signal generation circuit to the transmission line under test as an error measurement signal, a signal reception circuit for receiving an error measurement signal reciprocating on the transmission line under test, An error detection circuit that checks whether each bit data of the pseudo random signal included in the error measurement signal received by the reception circuit matches each bit data of the pseudo random signal output from the pseudo random signal generation circuit. A test device equipped with a pseudo random signal output from a pseudo random signal generation circuit detects a specific bit pattern sequence specified in advance. A transmission-side specific pattern sequence detection circuit that outputs a transmission timing signal, and detects a bit pattern sequence identical to a specific bit pattern sequence included in the pseudo-random signal output from the signal reception circuit and outputs a reception timing signal Receiving side specific pattern sequence detecting circuit, and a delay amount detecting circuit for detecting a time difference between respective timing signals output from the specific pattern sequence detecting circuit and outputting the detected time difference as a delay amount of a signal transmitted on the transmission line under test. It is provided with.
［作用］ 一般に伝送回線のビット誤りを測定するための誤り測
定信号のビットパターンはランダムに変化するビット列
であることが望ましい。完全なランダム信号は簡単に実
現できないので、一般に擬似ランダム信号を用いる。こ
の擬似ランダム信号を出力する擬似ランダム信号発生回
路は、Ｎ個のシフトレジスタと１個の排他的論理和ゲー
トとで構成されており、（2N−１）ビット周期の擬似ラ
ンダム信号を出力する。すなわち、この擬似ランダム信
号発生回路から出力される擬似ランダム信号のビットパ
ターンは（2N−１）ビット周期で繰り返す。そして、
（2N−１）ビットのうちの任意の連続したＮ個以上のビ
ットパターン列を特定すると、このビットパターン列
は、この（2N−１）ビットで構成される擬似ランダム信
号のなかに１個しか存在しない。したがって、この特定
のビットパターン列を特定パターン列検出回路で検出す
ると、その検出タイミングで擬似ランダム信号からなる
誤り測定信号の送信タイミングおよび受信タイミングを
特定できる。よって、このタイミング検出信号相互間の
時間差を測定すれば、被試験伝送回路の遅延量が測定可
能となる。[Operation] In general, it is desirable that a bit pattern of an error measurement signal for measuring a bit error of a transmission line is a bit string that changes at random. Since a completely random signal cannot be easily realized, a pseudo-random signal is generally used. The pseudo-random signal generation circuit that outputs the pseudo-random signal is composed of N shift registers and one exclusive OR gate, and outputs a pseudo random signal having a (2 N -1) bit period. . That is, the bit pattern of the pseudo-random signal output from this pseudo-random signal generation circuit repeats in a (2 N -1) bit cycle. And
When any consecutive N or more bit pattern sequences among (2 N -1) bits are specified, this bit pattern sequence is included in the pseudo random signal composed of (2 N -1) bits. There are only pieces. Therefore, when this specific bit pattern sequence is detected by the specific pattern sequence detection circuit, the transmission timing and the reception timing of the error measurement signal composed of the pseudo random signal can be specified at the detection timing. Therefore, by measuring the time difference between the timing detection signals, the delay amount of the transmission circuit under test can be measured.
なお、誤り測定信号として擬似ランダム信号を用いて
いるので、従来手法と同様の手順で誤り測定が可能であ
る。すなわち、誤り測定と遅延量測定とを同時に実施可
能となる。Since a pseudo-random signal is used as the error measurement signal, error measurement can be performed in the same procedure as the conventional method. That is, error measurement and delay amount measurement can be performed simultaneously.
［実施例］ 以下本発明の一実施例を図面を用いて説明する。Embodiment An embodiment of the present invention will be described below with reference to the drawings.
第１図は実施例の試験装置の概略構成を示すブロック
図である。この試験試験11内において、擬似ランダム信
号発生回路12から出力された擬似ランダム信号ｆは送信
側特定パターン検出回路14および信号送信回路13へ入力
される。信号送信回路13は入力された擬似ランダム信号
ｆに例えば送信先アドレス等を含むヘッダーを加えて誤
り測定信号ｇとして試験対象である伝送回線11へ送出す
る。伝送回線15は、第７図に示した伝送回線１と同様
に、伝送装置2a,2b、伝送路3a,3b、中継器4a,4b,4c等で
構成されており、終端の伝送装置2bは今回の試験を実施
するために故意に短絡されている。FIG. 1 is a block diagram showing a schematic configuration of a test apparatus according to an embodiment. In the test 11, the pseudo random signal f output from the pseudo random signal generation circuit 12 is input to the transmission-side specific pattern detection circuit 14 and the signal transmission circuit 13. The signal transmission circuit 13 adds a header including, for example, a transmission destination address to the input pseudo-random signal f, and transmits the pseudo-random signal f to the transmission line 11 to be tested as an error measurement signal g. The transmission line 15 includes transmission devices 2a and 2b, transmission lines 3a and 3b, repeaters 4a, 4b, and 4c and the like, similarly to the transmission line 1 shown in FIG. It has been deliberately shorted to carry out this test.
伝送回線15内へ入力された誤り測定信号ｇは第７図と
同様にこの伝送回線15内を往復して、再度試験装置11へ
入力して信号受信回路16へ入力される。信号受信回路16
は伝送回線15から受信した誤り測定信号ｇからヘッダー
を除いて擬似ランダム信号ｉのみを取出して誤り検出回
路17および受信側特定パターン列検出回路18へ送出す
る。The error measurement signal g input into the transmission line 15 reciprocates in the transmission line 15 as in FIG. 7, and is again input to the test apparatus 11 and input to the signal receiving circuit 16. Signal receiving circuit 16
Extracts only the pseudo-random signal i from the error measurement signal g received from the transmission line 15, excluding the header, and sends it to the error detection circuit 17 and the receiving-side specific pattern sequence detection circuit 18.
誤り検出回路17は比較パターン発生回路17aと比較回
路17bとで構成されている。比較パターン発生回路17b内
には前記擬似ランダム信号発生回路12と同一構成の擬似
ランダム信号発生回路および同期回路が組込まれてい
る。したがって、比較パターン発生回路17aは擬似ラン
ダム信号発生回路12から出力される同一ピットパターン
を有する擬似ランダム信号ｊを出力する。比較回路17は
信号受信回路16から出力された擬似ランダム信号ｉのビ
ットパターンの各ビットデータと比較パータン発生回路
17aから出力される擬似ランダム信号ｊのビットパーン
の各ビットデータとを比較して一致するか否かを調べ
る。不一致の場合は誤り検出信号をエラー表示器19へ送
出して誤り発生表示する。The error detection circuit 17 includes a comparison pattern generation circuit 17a and a comparison circuit 17b. In the comparison pattern generation circuit 17b, a pseudo random signal generation circuit and a synchronization circuit having the same configuration as the pseudo random signal generation circuit 12 are incorporated. Therefore, the comparison pattern generation circuit 17a outputs a pseudo random signal j having the same pit pattern output from the pseudo random signal generation circuit 12. The comparison circuit 17 includes a bit pattern of each bit pattern of the pseudo-random signal i output from the signal reception circuit 16 and a comparison pattern generation circuit.
Each bit data of the bit pattern of the pseudo-random signal j output from 17a is compared with each other to check whether they match. If they do not match, an error detection signal is sent to the error display 19 to indicate that an error has occurred.
なお、実際には、信号受信回路16から出力される擬似
ランダム信号ｉは比較パターン発生回路17a内の擬似ラ
ンダム信号発生回路から出力される擬似ランダム信号と
同期しないので、前述した同期回路でもって同期制御し
ている。Note that the pseudo-random signal i output from the signal receiving circuit 16 is not actually synchronized with the pseudo-random signal output from the pseudo-random signal generation circuit in the comparison pattern generation circuit 17a. Controlling.
前記送信側特定パターン列検出回路14および受信側特
定パターン列検出回路18は同一構成を有し、各特定パタ
ーン列検出回路14,18からそれぞれ出力される送信タイ
ミング信号ｋおよび受信タイミング信号ｌは遅延量検出
回路20へ入力される。遅延量検出回路20は各タイミング
信号k,l相互間の時間差ΔＴを測定して前記伝送回線15
を伝送する信号の遅延量ｍとして次の遅延量表示器21へ
送出して表示する。The transmission side specific pattern sequence detection circuit 14 and the reception side specific pattern sequence detection circuit 18 have the same configuration, and the transmission timing signal k and the reception timing signal 1 output from each of the specific pattern sequence detection circuits 14 and 18 are delayed. It is input to the quantity detection circuit 20. The delay amount detection circuit 20 measures the time difference ΔT between the timing signals k and l, and
Is transmitted to the next delay amount display 21 and displayed as the delay amount m of the signal to be transmitted.
前記擬似ランダム信号発生回路12は第２図に示すよう
に、直列接続された４個のシフトレジスタ12a,12b,12c,
12dと１個の排他的論理和ゲート12eとで構成されてお
り、最終段のシフトレジスタ12dの出力と第１段のシフ
トレジスタ12aの出力との排他的論理和信号が同じく第
１段のシフトレジスタ12aの入力端子に印加される。前
述したように、一般にＮ個のシフトレジスタと１個の排
他的論理和ゲートとで構成された回路は（2N−１）ビッ
ト周期の擬似ランダム信号を出力する。すなわち、この
Ｎ＝４の擬似ランダム信号発生回路12は第４図に示すよ
うに外部から入力される送信クロック信号CLKに同期し
て（24−１）＝15のヒット周期を有する擬似ランダム信
号ｆを出力する。As shown in FIG. 2, the pseudo random signal generation circuit 12 includes four shift registers 12a, 12b, 12c,
12d and one exclusive OR gate 12e. The exclusive OR signal of the output of the last-stage shift register 12d and the output of the first-stage shift register 12a is also used in the first-stage shift register. This is applied to the input terminal of the register 12a. As described above, a circuit generally composed of N shift registers and one exclusive OR gate outputs a pseudo random signal having a (2 N -1) bit period. That is, a pseudo random signal the pseudo random signal generation circuit 12 of the N = 4 has hit cycle of the fourth synchronization with the transmission clock signal CLK inputted from the outside as shown in FIG. (2 4 -1) = 15 Output f.
送信側特定パターン列検出回路14は第３図に示すよう
に、４段構成のシフトレジスタ14aと４入力端子を有す
るアンドゲート14bとで構成されている。そして、アン
ドゲート14bにはシフトレジスタ14aの各レジスタR1,R2,
R3,R4の各値が入力される。そして、シフトレジスタ14a
は前記送信クロック信号CLKに同期して擬似ランダム信
号ｆの各ビットデータを取込む。As shown in FIG. 3, the transmission-side specific pattern sequence detection circuit 14 includes a four-stage shift register 14a and an AND gate 14b having four input terminals. And, the registers R 1 , R 2 ,
Each value of R 3 and R 4 is input. Then, the shift register 14a
Captures each bit data of the pseudo-random signal f in synchronization with the transmission clock signal CLK.
このような構成の送信側特定パターン列検出回路14に
第４図に示す15ビット周期を有する擬似ランダム信号ｆ
が入力されると、［１］が４つ連続したビットパターン
列［1111］が各レジスタR1,R2,R3,R4に格納されたタイ
ミングでアンドゲート14bが成立する。前述したよう
に、［1111］からなる連続した４（＝４）個のビットパ
ターン列は、15ビットで構成された擬似ランダム信号ｆ
のなかに１個しか存在しないので、実施例においては、
この［1111］のビットパータン列を特定ビットパターン
列と定義している。したがって、この特定ビットパター
ン列が検出されたタイミングでアンドゲート14bから１
ビット幅を有したハイ（Ｈ）レベルの送信タイミング信
号ｋが出力される。A pseudo random signal f having a 15-bit period shown in FIG.
Is input, the AND gate 14b is established at the timing when the bit pattern sequence [1111] in which four consecutive [1] s are stored in the registers R 1 , R 2 , R 3 , and R 4 . As described above, a continuous 4 (= 4) bit pattern sequence composed of [1111] is a pseudo random signal f composed of 15 bits.
Since there is only one of them in the example,
The bit pattern sequence of [1111] is defined as a specific bit pattern sequence. Therefore, at the timing when the specific bit pattern sequence is detected, the AND gate 14b outputs 1
A high (H) level transmission timing signal k having a bit width is output.
前記受信側特定パターン検出回路18も送信側特定パタ
ーン検出回路14と同一動作を行い、信号受信回路16から
出力される擬似ランダム信号ｉ内に［1111］の特定ビッ
トパターン列を検出したタインミングで受信タイミング
信号ｌを出力する。The receiving-side specific pattern detecting circuit 18 also performs the same operation as the transmitting-side specific pattern detecting circuit 14, and receives the specific bit pattern sequence of [1111] in the pseudo random signal i output from the signal receiving circuit 16 at the timing when it is detected. The timing signal 1 is output.
前記遅延量検出回路20は第５図に示すように構成され
ている。前記各特定パターン列検出回路14,18から出力
された送信タイミング信号k,受信タイミング信号ｌは例
えばＲ−Ｓフリップフロップで構成されたセット／リセ
ット回路20aへ入力される。このセット／リセット回路2
0は動作制御端子に印加されているイネーブル信号がハ
イ（Ｈ）レベル期間において、送信タイミング信号ｋ入
力に同期してハイ（Ｈ）レベルへ立上がり、受信タイミ
ング信号ｌ入力に同期してロー（Ｌ）レベルへ立下がる
信号ｎを出力する。セット／リセット回路20aの出力信
号ｎはアントゲート20bの一端に入力される。アンドゲ
ート20bの他端には発振回路20cから例えば2MHz（周期１
μｓ）のクロック信号ｏが入力されている。アンドゲー
ト20bの出力信号ｐはカウンタ20dへ入力される。すなわ
ち、カウンタ20dはセット／リセット回路20aの出力信号
ｎがＨレベル期間だけ発振回路20cから出力されるクロ
ック信号ｏのクロック数を送信タインミング信号ｋと受
信タイミング信号ｌとの間の時間差ΔＴとして計数す
る。そして、この時間差ΔＴを遅延量ｍとして出力す
る。The delay amount detection circuit 20 is configured as shown in FIG. The transmission timing signal k and the reception timing signal 1 output from the specific pattern sequence detection circuits 14 and 18 are input to a set / reset circuit 20a composed of, for example, an RS flip-flop. This set / reset circuit 2
0 indicates that the enable signal applied to the operation control terminal rises to a high (H) level in synchronism with the input of the transmission timing signal k and a low (L) in synchronism with the input of the reception timing signal l in a high (H) level period. ) Output a signal n falling to the level. The output signal n of the set / reset circuit 20a is input to one end of the ant gate 20b. The other end of the AND gate 20b is, for example, 2 MHz (period 1) from the oscillation circuit 20c.
μs) of the clock signal o. The output signal p of the AND gate 20b is input to the counter 20d. That is, the counter 20d counts the number of clocks of the clock signal o output from the oscillation circuit 20c only when the output signal n of the set / reset circuit 20a is at the H level as the time difference ΔT between the transmission timing signal k and the reception timing signal l. I do. Then, the time difference ΔT is output as the delay amount m.
このように構成された試験装置11における遅延量測定
の動作を第６図のタイムチャートを用いて説明する。The operation of the delay amount measurement in the test apparatus 11 configured as described above will be described with reference to the time chart of FIG.
第１図の試験装置11を起動すると、擬似ランダム信号
発生回路12から送信クロック信号CLKに同期して15ビッ
ト周期T0を有する擬似ランダム信号ｆが出力される。こ
の擬似ランダム信号ｆは前述したように送信送信回路13
でヘッダーが付されて誤り測定信号ｇとして伝送回線15
内へ送出される。誤り測定信号ｇは伝送回線15内を往復
する間に遅延される。遅延された誤り測定信号ｈは識見
装置11内へ入力され、信号受信回路16にてヘッダー部が
除去されて擬似ランダム信号ｉに戻されて受信側特定パ
ターン検出回路18へ入力される。When you start a test device 11 of FIG. 1, the pseudo random signal f having a 15 bit period T 0 in synchronization with the transmission clock signal CLK from the pseudo random signal generation circuit 12 is output. This pseudo random signal f is transmitted to the transmission transmission circuit 13 as described above.
And a transmission line 15 as an error measurement signal g.
Sent out. The error measurement signal g is delayed while traveling round the transmission line 15. The delayed error measurement signal h is input into the insight device 11, the header portion is removed by the signal receiving circuit 16, and the signal is returned to the pseudo-random signal i and input to the receiving-side specific pattern detection circuit 18.
そして、送信側特定パターン列検出回路14が時刻t2で
送信の擬似ランダム信号ｆの［1111］の特定ビットパタ
ーン列を検出すると送信タイミング信号ｋが出力され
る。その後、受信側特定パターン列検出回路18が時刻t3
で受信した擬似ランダム信号ｉ［1111］の特定ビットパ
ターン列を検出すると受信タイミング信号ｌが出力され
る。その結果、時刻t2から時刻t3までの期間だけ遅延量
検出回路20のアンドゲート20bから１μｓのクロック信
号ｏがカウンタ20dへ入力する。よって、カンウンタ20d
は時刻t2から時刻t3までの時間差ΔＴを遅延量ｍとして
遅延量表示器21へ送出する。遅延量表示器21はその遅延
量ｍを表示する。Then, the transmission timing signal k and detecting the specific bit pattern sequence of [1111] the pseudo random signal f of transmission at the transmitting end a particular pattern sequence detection circuit 14 is time t 2 is output. Thereafter, the receiving-side specific pattern sequence detecting circuit 18 outputs the time t 3
When a specific bit pattern sequence of the pseudo-random signal i [1111] received is detected, a reception timing signal 1 is output. As a result, the clock signal o from the AND gate 20b 1 [mu] s of the period by the time delay detection circuit 20 from time t 2 to time t 3 is inputted to the counter 20d. Therefore, counter 20d
And sends to the delay amount indicator 21 the time difference ΔT from time t 2 to time t 3 as the delay amount m. The delay amount display 21 displays the delay amount m.
このような構成の試験装置であれば、擬似ランダム信
号ｆを組込んだ誤り測定信号ｇを本来の誤り測定の他に
遅延量測定にもそのまま使用することが可能となる。よ
って、誤り測定と遅延量測定とを別々に測定していた従
来の試験装置に比較して試験能率を大幅に向上できる。
また、操作者にとっても、誤り試験を実行すると自動的
に遅延量測定が実施されるので、装置全体の操作性を大
幅に向上できる。With the test apparatus having such a configuration, the error measurement signal g incorporating the pseudo-random signal f can be used as it is for the delay measurement in addition to the original error measurement. Therefore, the test efficiency can be greatly improved as compared with the conventional test apparatus in which the error measurement and the delay amount measurement are separately measured.
Also, for the operator, when the error test is performed, the delay amount is automatically measured, so that the operability of the entire apparatus can be greatly improved.
なお、測定対象としての伝送回線15を誤り試験信号ｇ
が往復するに要する時間で示される遅延量は、伝送回線
15に含まれる伝送路の長さや中継器の数によって変化す
る。したがって、伝送回線15の伝送路が長かったり、中
継器数が多い場合には、測定された遅延量が擬似ランダ
ム信号ｆのビット周期（2N−１）より大きくなる場合が
想定される。このような場合は、擬似ランダム信号発生
回路12に組込まれるシフトレジスタの数（Ｎ）を大きく
することによって、擬似ランダム信号ｆのビット周期
（2N−１）を大きく設定すればよい。The transmission line 15 to be measured is connected to the error test signal g.
The amount of delay indicated by the time it takes to make a round trip
It varies depending on the length of the transmission path included in 15 and the number of repeaters. Therefore, when the transmission path of the transmission line 15 is long or the number of repeaters is large, it is assumed that the measured delay amount becomes larger than the bit period (2 N -1) of the pseudo random signal f. In such a case, the bit period (2 N -1) of the pseudo-random signal f may be set large by increasing the number (N) of shift registers incorporated in the pseudo-random signal generation circuit 12.
なお、伝送回線15を測定する際には、伝送路を経由し
ないで、中継器，端局装置，多重化装置等の装置単体を
測定するものも含む。Note that, when measuring the transmission line 15, there is also included one that measures a single device such as a repeater, a terminal device, and a multiplexing device without passing through a transmission line.
また、遅延量としての時間差ΔＴの測定精度は送信ク
ロック信号CLKのクロック周期で定まるが、全体の遅延
量に対してはほとんど無視できる値である。The measurement accuracy of the time difference ΔT as the delay amount is determined by the clock cycle of the transmission clock signal CLK, but is almost negligible with respect to the entire delay amount.
さらに、実施例装置においては、イネーブル信号をＨ
レベルに設定している限りにおいては、遅延量表示器21
には擬似ランダム信号のビット周期（2N−１）毎に遅延
量が表示される。しかし、連続して遅延量を表示すると
読取ることが困難な場合は、１ビット周期（2N−１）が
経過すると、イネーブル信号を元のＬレベルに戻せばよ
い。Further, in the embodiment device, the enable signal is set to H
As long as the level is set, the delay indicator 21
Indicates the amount of delay for each bit period (2 N -1) of the pseudo-random signal. However, if reading is difficult if the delay amount is displayed continuously, the enable signal may be returned to the original L level after one bit period (2 N -1) has elapsed.
また、遅延量ｍをその都度遅延量表示器21に表示する
代りに、別途遅延量メモリを設けて、ビット周期（2N−
１）毎に得られる遅延量をこの遅延量メモリに時系列的
に記憶してもよい。また、誤り検出回路17にて得られる
誤り検出情報も誤り検出メモリに累積記憶するようにし
てもよい。Instead of displaying the delay amount m on the delay amount display 21 each time, a separate delay amount memory is provided, and the bit period (2 N −
The delay amount obtained for each 1) may be stored in time series in this delay amount memory. Further, the error detection information obtained by the error detection circuit 17 may be cumulatively stored in the error detection memory.
また、一般の誤り試験装置には、送信する擬似ランダ
ム信号と受信した擬似ランダム信号の１周期分のドット
パターンを観測するための同期信号を持っている。そし
て、この同期信号を作成する過程で、前記各特定パター
ン列検出回路と同様な同期信号検出回路を用いている場
合には、その同期信号を用いれば、特別に各特定パター
ン列検出回路14,18を設ける必要がない。Further, a general error test apparatus has a synchronization signal for observing a dot pattern for one period of a pseudo-random signal to be transmitted and a received pseudo-random signal. Then, in the process of creating the synchronization signal, if a synchronization signal detection circuit similar to the specific pattern sequence detection circuit is used, if the synchronization signal is used, the specific pattern sequence detection circuit 14, There is no need to provide 18.
［発明の効果］ 以上説明したように本発明の試験装置によれば、擬似
ランダム信号からなる誤り測定信号に含まれる特定ビッ
トパターン列を検出してこの特定ビットパターン列の各
検出タイミングを送信信号と受信信号の送受信タイミン
グとして用いている。したがって。誤り測定信号のみで
誤り測定と遅延量測定とを同時に実行でき、別途遅延量
測定信号を用いた測定を実行する必要がなく、誤り測定
と遅延量測定とを同時に測定でき、測定作業性の向上お
よび測定作業能率の大幅向上を図ることができる[Effect of the Invention] As described above, according to the test apparatus of the present invention, a specific bit pattern sequence included in an error measurement signal composed of a pseudo-random signal is detected, and each detection timing of the specific bit pattern sequence is transmitted to a transmission signal. And the transmission / reception timing of the received signal. Therefore. Error measurement and delay amount measurement can be performed simultaneously with only the error measurement signal, and there is no need to separately perform measurement using the delay amount measurement signal. Error measurement and delay amount measurement can be measured simultaneously, improving measurement workability. And improve the efficiency of measurement work
第１図乃至第６図は本発明の一実施例に係わる試験装置
を示すものであり、第１図は全体の概略構成を示すブロ
ック図、第２図は擬似ランダム信号発生回路を示すブロ
ック図、第３図は送信側特定パターン列検出回路を示す
ブロック図、第４図は擬似ランダム信号のビットパター
ン図、第５図は遅延量検出回路を示すブロック図、第６
図は動作を示す流れ図であり、第７図は一般的な試験装
置と伝送回線との接続関係を示す図、第８図は同従来装
置における誤り測定を示す図、第９図は従来装置におけ
る遅延量測定を示す図である。 11……試験装置、12……擬似ランダム信号発生回路、13
……信号送信回路、14……送信側特定パターン列検出回
路、15……伝送回路、16……信号受信回路、17……誤り
検出回路、18……受信側特定パターン列検出回路、19…
…エラー表示器、20……遅延量検出回路、21……遅延量
表示器。1 to 6 show a test apparatus according to an embodiment of the present invention. FIG. 1 is a block diagram showing the overall schematic configuration, and FIG. 2 is a block diagram showing a pseudo-random signal generation circuit. FIG. 3 is a block diagram showing a transmission-side specific pattern sequence detection circuit, FIG. 4 is a bit pattern diagram of a pseudo-random signal, FIG. 5 is a block diagram showing a delay amount detection circuit, and FIG.
FIG. 7 is a flowchart showing the operation, FIG. 7 is a diagram showing a connection relationship between a general test device and a transmission line, FIG. 8 is a diagram showing error measurement in the conventional device, and FIG. 9 is a diagram in the conventional device. It is a figure which shows delay amount measurement. 11 Test equipment, 12 Pseudo-random signal generation circuit, 13
……………………………………………………………………………………………………………………………………………… 伝 送 15 伝 送 15 15 特定, 受 信, 誤 り, 誤 り, 誤 り 受 信,… into the 19)
... Error display, 20 ... Delay amount detection circuit, 21 ... Delay amount display.
Claims (1)
ビット周期の擬似ランダム信号を出力する擬似ランダム
信号発生回路（12）と、この擬似ランダム信号発生回路
から出力された擬似ランダム信号を誤り測定信号として
被試験伝送回線（15）へ送出する信号送信回路（13）
と、前記被試験伝送回線を往復した前記誤り測定信号を
受信する信号受信回路（16）と、この信号受信回路にて
受信された誤り測定信号に含まれる擬似ランダム信号の
各ビットデータが前記擬似ランダム信号発生回路から出
力された擬似ランダム信号の各ビットデータに一致する
か否かを調べる誤り検出回路（17）とを備えた試験装置
において、 前記擬似ランダム信号発生回路から出力される擬似ラン
ダム信号内の予め指定された特定のビットパターン列を
検出して送信タイミング信号を出力する送信側特定パー
タン列検出回路（14）と、前記信号受信回路から出力さ
れた擬似ランダム信号に含まれる前記特定のビットパー
タン列と同一のビットパターン列を検出して受信タイミ
ング信号を出力する受信側特定パターン列検出回路（1
8）と、この各特定パターン列検出回路から出力される
各タイミング信号相互間の時間差を検出して前記被試験
伝送回線を伝送する信号の遅延量として出力する遅延量
検出回路（20）とを備えた試験装置。(1) Using N shift registers, (2 N -1)
A pseudo-random signal generation circuit (12) for outputting a pseudo-random signal having a bit period, and a signal transmission circuit for transmitting the pseudo-random signal output from the pseudo-random signal generation circuit as an error measurement signal to a transmission line under test (15) (13)
A signal receiving circuit (16) for receiving the error measurement signal reciprocating on the transmission line under test, and each bit data of a pseudo-random signal included in the error measurement signal received by the signal reception circuit, An error detection circuit (17) for checking whether each bit data of the pseudo random signal output from the random signal generation circuit matches each bit data, wherein the pseudo random signal output from the pseudo random signal generation circuit is provided. And a transmitting-side specific pattern sequence detecting circuit (14) for detecting a specific bit pattern sequence specified in advance and outputting a transmission timing signal, and the specific pattern sequence included in the pseudo-random signal output from the signal receiving circuit. A receiving-side specific pattern sequence detection circuit (1) that detects the same bit pattern sequence as the bit pattern sequence and outputs a reception timing signal
8) and a delay amount detection circuit (20) which detects a time difference between the timing signals output from the specific pattern sequence detection circuits and outputs the detected time difference as a delay amount of a signal transmitted through the transmission line under test. Equipped test equipment.
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Applications Claiming Priority (1)
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Publications (2)
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