JP3058805B2 - Bit error test equipment for communication networks - Google Patents
Bit error test equipment for communication networksInfo
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- Maintenance And Management Of Digital Transmission (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、ISDN(サービス統
合デジタル網)等に代表されるデジタルデータを送受信
する通信ネットワーク内に形成された通信回線中を伝送
されるデジタルデータのビット誤りを測定する通信ネッ
トワークのビット誤り試験装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention measures a bit error of digital data transmitted through a communication line formed in a communication network for transmitting and receiving digital data represented by ISDN (Integrated Services Digital Network). The present invention relates to a bit error test device for a communication network.
【0002】[0002]
【従来の技術】ISDN(サービス統合デジタル網)は
多数かつ多重のデジルデータを高速でかつ効率よく伝送
する通信ネットワークである。このような通信ネットワ
ークを新規に構築した場合や稼働開始後の一定期間毎
に、この通信ネットワークにおける各種の特性を測定し
て、この通信ネットワークが正常に動作するか否を試験
する必要がある。この通信ネットワークが正常に動作す
るか否かを試験する試験項目のなかに、形成された通信
回線をデジタルデータが正しく伝送されるか否かを試験
するビット誤り試験がある。2. Description of the Related Art ISDN (Integrated Services Digital Network) is a communication network for transmitting a large number of multiplexed digital data at high speed and efficiently. When such a communication network is newly constructed or at regular intervals after the start of operation, it is necessary to measure various characteristics of the communication network and test whether the communication network operates normally. Among the test items for testing whether or not this communication network operates normally, there is a bit error test for testing whether or not digital data is correctly transmitted through a formed communication line.
【0003】伝送路上を伝送されるデジタルデータのビ
ット誤りを測定する試験方法として特開平4−5402
4号公報に伝送路試験方式が提唱されている。この試験
方式によれば、試験対象の伝送路の一方端に試験装置を
取付け、他方端に折返装置を接続している。そして、試
験装置側から伝送路に対してPN(擬似ランダム)パタ
ーン信号を送出する。そして、試験装置において、伝送
路の反対端に取付けられた折返装置で折返されたPNパ
ターン信号を受信する。この受信PNパターン信号と、
別途設けられたPNパターン発生回路から出力されるP
Nパターン信号との同期を取って、同期確立の後のPN
パターンと受信PNパターンとを比較して不一致の場合
はビット誤りが発生したと判断する。そして、検出され
たビット誤りの発生回数や発生率を算出して、この発生
回数や発生率でもつて伝送路の伝送品質を評価してい
る。A test method for measuring a bit error of digital data transmitted on a transmission line is disclosed in Japanese Patent Laid-Open No. 4-5402.
No. 4 proposes a transmission path test method. According to this test method, a test device is attached to one end of a transmission path to be tested, and a folding device is connected to the other end. Then, a PN (pseudo-random) pattern signal is transmitted from the test apparatus to the transmission path. Then, the test device receives the PN pattern signal that is turned back by the turn-back device attached to the opposite end of the transmission path. This received PN pattern signal,
P output from a separately provided PN pattern generation circuit
Synchronize with the N pattern signal, and
If the pattern and the received PN pattern do not match, it is determined that a bit error has occurred. Then, the number of occurrences and the occurrence rate of the detected bit errors are calculated, and the transmission quality of the transmission path is evaluated using the number of occurrences and the occurrence rate.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、上述し
たビット誤り試験手法においても、まだ改良すべき次の
ような課題があった。すなわち、従来手法においては、
伝送路をデジタルデータが伝送中にビット誤りが発生し
たこと及び発生率や発生回数等の統計的データは正確に
把握でき、伝送路の伝送品質を定量的に把握できる。However, the above-described bit error test method has the following problems to be improved. That is, in the conventional method,
Statistical data such as the occurrence of a bit error during transmission of digital data on the transmission path and the occurrence rate and the number of occurrences can be accurately grasped, and the transmission quality of the transmission path can be grasped quantitatively.
【0005】この統計的にビット誤りを把握すること
は、測定対象の伝送路が基本的に故障がなくて、ビット
誤り発生も非常に少なくて、同一位置で同一ビット誤り
が常に生じる故障等は全く想定していない。[0005] The statistically grasping of the bit error means that the transmission path to be measured has basically no failure, the occurrence of the bit error is very small, and the failure that the same bit error always occurs at the same position is considered. Not at all.
【0006】しかし、例えば通信ネットワーク内の交換
機を新規に構築した場合や、この通信ネットワークを長
い年月に亘って稼働させた場合においては、設計ミスや
故障等によって、同一位置でビット誤りが多発する場合
もある。However, for example, when a switch in a communication network is newly constructed, or when this communication network is operated for a long period of time, bit errors frequently occur at the same position due to a design error or a failure. In some cases.
【0007】また、例えば日中や土日以外の曜日の通信
ネットワークの稼働率が高くなった場合に特にビット誤
りが多発する場合もある。このような場合は、ビット誤
り発生率も高くなるが、ビット誤り発生率のみでは異常
発生位置や異常発生時刻や時間帯を特定できない。[0007] In addition, for example, when the operation rate of the communication network increases during the day of the week other than the daytime and Saturday and Sunday, bit errors may occur frequently. In such a case, the bit error occurrence rate increases, but the error occurrence position, the error occurrence time, and the time zone cannot be specified only by the bit error occurrence rate.
【0008】したがって、異常原因究明や異常発生に対
する適切な対応を早期に取ることができない問題があ
る。本発明はこのような事情に鑑みてなされたものであ
り、ビット誤りを検出するのみならならず、誤りビット
の前後状態をも検出することによって、ビット誤りの発
生過程や[0連続],[1連続]等の詳細なビットエラ
ー特性を検出でき、異常原因究明や異常発生に対する適
切な対応を早期に実施できる通信ネットワークのビット
誤り試験装置を提供することを目的とする。[0008] Therefore, there is a problem that it is not possible to investigate the cause of the abnormality or take an appropriate response to the occurrence of the abnormality at an early stage. The present invention has been made in view of such circumstances, and not only detects a bit error, but also detects a state before and after an error bit, thereby enabling a bit error generation process, [0 continuation], [ It is an object of the present invention to provide a bit error test apparatus for a communication network capable of detecting a detailed bit error characteristic such as [1 continuous] and capable of investigating the cause of an abnormality and appropriately coping with the occurrence of the abnormality at an early stage.
【0009】[0009]
【課題を解決するための手段】上記課題を解消するため
に本発明は、通信ネットワークに発信側測定器及び着信
側測定器を接続して、この測定器相互間で通信ネットワ
ークを介して通信回線を形成し、この通信回線を伝送さ
れるデジタルデータのビット誤りを測定する通信ネット
ワークのビット誤り試験装置において、発信側測定器に
通信回線に対してPNパターン信号を送出するPNパタ
ーン信号送信手段を付加している。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides a communication network in which a transmitting side measuring device and a receiving side measuring device are connected to each other via a communication network. In a bit error test apparatus of a communication network for measuring a bit error of digital data transmitted through the communication line, PN pattern signal transmitting means for transmitting a PN pattern signal to the communication line to a transmission side measuring device is provided. Has been added.
【0010】さらに、着信側測定器に対して、発信側と
同一のPNパターン信号を出力するPNパターン発生回
路と、PNパターン発生回路から出力されるPNパター
ン信号を通信回線を介して受信した受信PNパターン信
号に同期させる同期確立手段と、同期確立されたPNパ
ターン信号と受信PNパターン信号との排他的論理和信
号を得る排他的論理和手段と、一定周期毎に、排他的論
理和手段から出力される排他的論理和信号に含まれる連
続する所定数のビットデータからなるビットパターンを
抽出して、このビットパターンが0以外のビットデータ
を含むとき、このビットパターンをエラーパターンと判
定するエラー判定手段と、判定されたエラーパターンに
時計回路から読取った時刻情報を付して誤りデータとし
て出力する誤りデータ出力手段と、エラーパターン及び
このエラーパターンに対応する受信PNパターン信号の
ビットパターンに基いてエラー種類を判定するエラー種
類判定手段とを付加しいる。Further, a PN pattern generating circuit for outputting the same PN pattern signal as that on the transmitting side to the receiving side measuring instrument, and a PN pattern signal output from the PN pattern generating circuit via the communication line. A synchronization establishing means for synchronizing with the PN pattern signal; an exclusive OR means for obtaining an exclusive OR signal of the synchronized PN pattern signal and the received PN pattern signal; A bit pattern consisting of a predetermined number of consecutive bit data included in the output exclusive OR signal is extracted, and when the bit pattern includes bit data other than 0, an error is determined in which the bit pattern is determined to be an error pattern. Determining means for adding the time information read from the clock circuit to the determined error pattern and outputting the error data as error data; And data output means, and adding the error type determination means for determining the error type based on the bit pattern of the received PN pattern signal corresponding to the error pattern and the error pattern.
【0011】[0011]
【作用】このように構成された通信ネットワークのビッ
ト誤り試験装置においては、着信側測定器内に設けられ
たPNパターン発生回路から出力されたPNパターン信
号は、通信ネットワーク内に形成さけた通信回線を介し
て受信した受信PNパターン信号と同期が図られる。同
期確立後のPNパターン信号と受信PNパターン信号と
の間の排他的論理和信号が得られる。The PN pattern signal output from the PN pattern generation circuit provided in the receiving-side measuring device in the bit error test apparatus of the communication network having the above-described configuration is used for the communication line formed in the communication network. Is synchronized with the received PN pattern signal received via the. An exclusive OR signal between the PN pattern signal after the synchronization is established and the received PN pattern signal is obtained.
【0012】この排他的論理和信号に[1]のビットが
含まれるとビット誤りが発生したと判定できる。従来手
法においては、[1]のビットの発生数や[1]のビッ
トの発生率を算出していた。この発明のおいては、一定
周期毎に、排他的論理和信号に含まれる例えば8個等の
所定数のビットデータを含むビットパターンを抽出し
て、このビットパターンに[1]のビットが含まれると
きにこの複数ビットからなるビットパターンをエラーパ
ターンと定義している。When the exclusive OR signal contains the bit [1], it can be determined that a bit error has occurred. In the conventional method, the number of generated bits [1] and the rate of generated bits [1] are calculated. According to the present invention, a bit pattern including a predetermined number of bit data, such as eight, included in the exclusive OR signal is extracted at regular intervals, and the bit pattern includes the bit [1]. In this case, the bit pattern composed of a plurality of bits is defined as an error pattern.
【0013】そして、このエラーパターンに時刻情報を
付して誤りデータとしている。よって、エラー発生時に
は発生時刻の同時に把握できる。さらに、エラー発生時
に、このエラーパターンに対応する受信PNパターン信
号のビツトパターンを調べて、エラー種別を判定してい
る。このエラー種別には[0連続]や[1連続]等があ
る。また、エラーパターンが例えば[1]のみの場合
は、ビットスリップが発生していることになる。したが
って、ピット誤りが検出されるとその前後のビットデー
タを参照してエラー種別が把握できる。[0013] Then, time information is added to this error pattern to obtain error data. Therefore, when an error occurs, the occurrence time can be grasped simultaneously. Further, when an error occurs, a bit pattern of a received PN pattern signal corresponding to the error pattern is checked to determine an error type. This error type includes [0 continuous] and [1 continuous]. If the error pattern is only [1], for example, it means that a bit slip has occurred. Therefore, when a pit error is detected, the error type can be grasped by referring to the bit data before and after the pit error.
【0014】[0014]
【実施例】以下本発明の一実施例を図面を用いて説明す
る。図2は実施例の通信ネットワークのビット誤り試験
装置の全体構成を示す模式図である。An embodiment of the present invention will be described below with reference to the drawings. FIG. 2 is a schematic diagram showing the entire configuration of the bit error test device of the communication network according to the embodiment.
【0015】通信ネットワークとしてのISDN1に対
して2台の測定器2a,2bと1台の制御装置3とが接
続されている。なお、実際の試験装置においては、通信
ネットワーク1に対して1000台以上の測定器2a,
2bが接続されているが、説明を簡単にするために、実
施例試験装置においては、測定器は2台であると仮定し
ている。Two measuring devices 2a and 2b and one control device 3 are connected to ISDN 1 as a communication network. In an actual test apparatus, more than 1000 measuring instruments 2a,
2b is connected, but for the sake of simplicity, it is assumed in the example test apparatus that there are two measuring devices.
【0016】図1は一方の測定器2aの概略構成を示す
ブロック図である。各種情報処理を実行する制御用CP
U4にこの制御用CPU4専用のメモリ5が接続されて
いる。さらに、この制御用CPU4に対してそれぞれ共
通メモリ6,7,8,9,10を介して、呼制御CPU
11,LAPB1 12(B1 チャネルのパケット通信制
御部),LAPB2 13(B2 チャネルのデータ通信制
御部),測定部(DSP1 )14、測定部(DSP3 )
15が接続されている。FIG. 1 is a block diagram showing a schematic configuration of one measuring device 2a. Control CP for executing various information processing
A memory 5 dedicated to the control CPU 4 is connected to U4. Furthermore, the call control CPU 4 is connected to the control CPU 4 via the common memories 6, 7, 8, 9, and 10, respectively.
11, LAPB 1 12 (B 1 channel packet communication control unit), LAPB 2 13 (B 2 channels of data communication control unit), the measurement unit (DSP 1) 14, measuring unit (DSP 3)
15 are connected.
【0017】測定部(DSP1 )14及び測定部(DS
P2 )15にはそれぞれ測定部(DSP2 )16及び測
定部(DSP4 )17が接続されている。測定部14,
15には時計回路18から現在時刻が入力される。この
時刻DTは図7に示すように、年,月,日,時,分,
秒,0〜3999までの250μs単位の数値からな
る。すなわち、この時計回路18の時刻DT は250μ
s単位の精度を有している。The measuring section (DSP1) 14 and the measuring section (DS)
The measuring section (DSP2) 16 and the measuring section (DSP4) 17 are connected to the P2) 15 respectively. Measuring unit 14,
15 is input with the current time from the clock circuit 18. This time DT is, as shown in FIG. 7, the year, month, day, hour, minute,
Seconds, numerical values in units of 250 μs from 0 to 3999. That is, the time DT of the clock circuit 18 is 250 μ
It has an accuracy of s units.
【0018】この時計回路18はPLL回路19を介し
て水晶発振器20から供給される駆動パルス信号にて駆
動される。PLL回路19には、レイヤ1回路21から
フレームパルス信号FPが入力される。レイヤ1回路2
1は、この測定器2aがISDN1の交換機に接続され
た状態において、測定器2aとISDN1の交換機相互
間に伝送されるDチャネル上の制御信号のフレーム周期
に対応する周期を有したフレームパルス信号FPをPL
L回路19へ送出する。PLL回路19はこのフレーム
パルス信号FPの周波数に基づいて時計回路18へ供給
される駆動パルス信号の周波数を常に正しい値に制御す
る。よって、前述したようにこの時計回路18は高い精
度で時刻DT を計時する。The clock circuit 18 is driven by a driving pulse signal supplied from a crystal oscillator 20 via a PLL circuit 19. The frame pulse signal FP is input to the PLL circuit 19 from the layer 1 circuit 21. Layer 1 circuit 2
1 is a frame pulse signal having a period corresponding to the frame period of a control signal on a D channel transmitted between the measuring device 2a and the ISDN1 switch when the measuring device 2a is connected to the ISDN1 switch. FP to PL
It is sent to the L circuit 19. The PLL circuit 19 always controls the frequency of the drive pulse signal supplied to the clock circuit 18 to a correct value based on the frequency of the frame pulse signal FP. Therefore, as described above, the clock circuit 18 measures the time DT with high accuracy.
【0019】前記LAPB1 12,LAPB2 13,測
定部16,17は2段の時分割スイッチ回路22,23
を介して前述したレイヤ1回路21、及びモニタ用レイ
ヤ1回路24へ接続されている。The LAPB 1 12, LAPB 2 13, and measuring units 16 and 17 are two-stage time-division switch circuits 22 and 23.
Are connected to the above-described layer 1 circuit 21 and the monitoring layer 1 circuit 24.
【0020】モニタ用レイヤ1回路24はレイヤ1回路
21とISDN1との間に形成されるD(呼制)チャネ
ル,B1 ,B2 の各通信チャネル(通信回線)を送受信
される各種情報をモニタする。モニタされたD,B1 ,
B2 上を測定器2a側からISDN1側へ送信さる情報
D(T),B1 (T),B2 (T)及びISDN1側か
ら測定器2a側へ受信する各情報D(R),B1
(R),B2 (R)とレイヤ1回路21の状態は、必要
に応じて、時分割スイッチ回路23,22を介して、測
定部16,14へ入力される。The monitoring layer 1 circuit 24 stores various information transmitted / received on each of D (call control) channels and B 1 and B 2 communication channels (communication lines) formed between the layer 1 circuit 21 and the ISDN 1 . Monitor. D, B 1 ,
B 2 transmitted on the measuring device 2a side to ISDN1 side monkey information D (T), B 1 ( T), B 2 (T) and ISDN1 each information received from the side to the instrument 2a side D (R), B 1
(R), B 2 (R) and the state of the layer 1 circuit 21 are input to the measurement units 16 and 14 via the time division switch circuits 23 and 22 as necessary.
【0021】また、呼制御CPU11は共通メモリ25
を介してLAPD(呼制御部)26の動作を制御する。
LAPD(呼制御部)26はレイヤ1回路21及びIS
DN1を介して他の測定器2b又は制御装置3との間に
通信回線を接続する機能を有している。The call control CPU 11 has a common memory 25.
The operation of the LAPD (call control unit) 26 is controlled via the.
The LAPD (call control unit) 26 includes the layer 1 circuit 21 and the IS
It has a function of connecting a communication line to another measuring device 2b or control device 3 via the DN1.
【0022】他方の測定器2bもこの測定器2aとほぼ
同一構成を有している。制御用CPU4が例えば他の測
定器2b又は制御装置3と情報交換を実施する場合は、
情報交換先の測定器2b又は制御装置3を指定する回線
形成指令を呼制御用CPU11へ送出する。呼制御用C
PU11はLAPD(呼制御部)26を起動する。LA
PD(呼制御部)25はレイヤ1回路21を介して、I
SDN1の交換機に対して発呼する。The other measuring device 2b has substantially the same configuration as the measuring device 2a. For example, when the control CPU 4 exchanges information with another measuring device 2b or the control device 3,
A line formation command for designating the measuring device 2b or the control device 3 as the information exchange destination is sent to the call control CPU 11. C for call control
The PU 11 starts an LAPD (call control unit) 26. LA
The PD (call control unit) 25 outputs the I
A call is made to the exchange of SDN1.
【0023】この発呼はISDN1の交換機を介して例
えば他方の測定器2b内に入り、レイヤ1回路14を介
してLAPD(呼制御部)26へ着呼される。その結
果、測定器2a,2b間にデジタルの通信回線が形成さ
れる。しかして、一方の測定器2aの制御用CPU4と
他方の測定器2bの制御用CPU4とが、測定器2a内
のLAPB1 12又はLAPB2 13,時分割スイッチ
回路22,23,レイヤ1回路21,ISDN1,測定
器2b内のレイヤ1回路21,時分割スイッチ回路2
3,22,LAPB1 12又はLAPB2 13を介して
情報交換が可能となる。This call enters, for example, the other measuring device 2 b via the ISDN 1 exchange, and is called to the LAPD (call control unit) 26 via the layer 1 circuit 14. As a result, a digital communication line is formed between the measuring devices 2a and 2b. Thus, the control CPU 4 of one measuring device 2a and the control CPU 4 of the other measuring device 2b are connected to the LAPB 1 12 or LAPB 2 13, the time-division switch circuits 22, 23, and the layer 1 circuit 21 in the measuring device 2a. , ISDN 1, layer 1 circuit 21 in measuring device 2b, time division switch circuit 2
Information can be exchanged via 3, 22, LAPB 1 12 or LAPB 2 13.
【0024】同様の手順によって、各測定器2a,2b
はISDN1を介して制御装置3と情報交換が可能であ
る。前記各測定部15,17は一種のコンピュータで構
成されており、制御用CPU4からの試験指令に基づい
て他方の測定器2bとの間に形成された通信回線を送受
信されるデジタルデータのビット誤り試験を実施する機
能を有する。そして、この実施例装置においては、測定
部15がビット誤り試験の主要部分を受持ち、測定部1
7はデータの入出力機能を受持つ。According to the same procedure, each measuring device 2a, 2b
Can exchange information with the control device 3 via the ISDN 1. Each of the measuring units 15 and 17 is constituted by a kind of computer, and based on a test command from the control CPU 4, a bit error of digital data transmitted and received through a communication line formed with the other measuring device 2b. It has the function of conducting tests. In this embodiment, the measuring unit 15 is in charge of the main part of the bit error test, and the measuring unit 1
Reference numeral 7 has a data input / output function.
【0025】図3は測定部15の概略構成を示すブロッ
ク図である。PNパターン発生回路27は例えば(29
−1)のビット周期を有する9段のPN(擬似ランダ
ム)パターン信号aを出力する。PNパターン発生回路
27から出力されPNパターン信号aはゲート回路28
を介して測定部17へ送出されると共に、9段の同期確
立回路29の一方の入力端子へ入力される。この同期確
立回路29の他方の入力端子には測定部17を介して受
信した他方の測定器2b(2a)から受信したPNパタ
ーン信号(受信PNパターン信号b)が入力されてい
る。FIG. 3 is a block diagram showing a schematic configuration of the measuring section 15. The PN pattern generation circuit 27 is, for example, (2 9
A PN (pseudo-random) pattern signal a of nine stages having a bit period of -1) is output. The PN pattern signal a output from the PN pattern generation circuit 27 is
, And is input to one input terminal of a nine-stage synchronization establishing circuit 29. The PN pattern signal (received PN pattern signal b) received from the other measuring instrument 2b (2a) via the measuring unit 17 is input to the other input terminal of the synchronization establishing circuit 29.
【0026】そして、同期確立回路29はPNパターン
信号aを受信PNパターン信号bに対して同期を図り、
同期確立した時点で同期確立信号cを制御部31へ送出
するととに、同期確立後のPNパターン信号a1 を排他
的論理和ゲート30の一方の入力端子へ印加する。この
排他的論理和ゲート30の他方の入力端子には前記受信
PNパターン信号bが入力されている。排他的論理和ゲ
ート30から出力される排他的論理和信号dは次の制御
部31へ入力される。この制御部31には前記受信PN
パターン信号bが入力されている。The synchronization establishing circuit 29 synchronizes the PN pattern signal a with the received PN pattern signal b.
When synchronization is established, the synchronization establishment signal c is sent to the control unit 31, and the PN pattern signal a 1 after synchronization establishment is applied to one input terminal of the exclusive OR gate 30. The other input terminal of the exclusive OR gate 30 receives the reception PN pattern signal b. The exclusive OR signal d output from the exclusive OR gate 30 is input to the next control unit 31. The control unit 31 includes the reception PN
The pattern signal b is input.
【0027】制御部31は前記ゲート回路28の動作を
制御すると共に、同期確立回路29からの同期確立信号
cに基づいて相手側測定器2bとの間に形成された通信
回線を介して受信した受信PNパターン信号bのビット
誤りを検出して、エラー種別を判定して、その判定結果
を時計回路18から読取った現在の時刻DT と共に誤り
データとして共通メモリ10へ書込む。The control unit 31 controls the operation of the gate circuit 28 and receives the signal via the communication line formed with the counterpart measuring instrument 2b based on the synchronization establishment signal c from the synchronization establishment circuit 29. A bit error of the received PN pattern signal b is detected, the error type is determined, and the determination result is written to the common memory 10 as error data together with the current time DT read from the clock circuit 18.
【0028】なお、他方の測定器2bの測定部15もこ
の測定器2aの測定部15とほぼ同一構成を有する。ま
た、図2における制御装置3は各測定器2a,2bの各
測定部15の誤りデータを各制御用CPU4を介して収
集する。The measuring section 15 of the other measuring instrument 2b has substantially the same configuration as the measuring section 15 of the measuring instrument 2a. Further, the control device 3 in FIG. 2 collects error data of each measuring unit 15 of each measuring device 2a, 2b via each control CPU 4.
【0029】このうよな構成の通信ネットワークのビッ
ト誤り試験装置において、各測定器2a,2bの各測定
部15のビツト誤り試験動作を図4の流れ図及び図5の
シーケンス図を用いて説明する。The bit error test operation of each measuring unit 15 of each of the measuring devices 2a and 2b in the bit error test apparatus for a communication network having such a configuration will be described with reference to the flowchart of FIG. 4 and the sequence diagram of FIG. .
【0030】先ず、最初に制御装置3は各測定器2a,
2bに対して発信側及び着信側を指定する。各測定器2
a,2bの制御用CPU4は自己が発信側であるか着信
側であるかを測定部15の制御部31へ設定する。First, the control device 3 first sets the measuring devices 2a,
The caller and the receiver are designated for 2b. Each measuring device 2
The control CPUs 4a and 2b set in the control unit 31 of the measuring unit 15 whether they are the calling side or the called side.
【0031】測定器2a,2bの測定部15の制御部3
1は図4の流れ図に従ってビット誤り試験処理を実行す
る。P(プログラムステップ)1において、自己が発信
側指定か又は着信側指定かを判断し、発信側の場合は、
図5のシーケンス図に示すように、P14において、図
3のゲート回路28を開いて、PNパターン発生回路2
7から出力されるPNパターン信号aを制御部17を介
してISDN1内に形成された通信回線へ送出する。Control unit 3 of measuring unit 15 of measuring devices 2a and 2b
1 executes a bit error test process according to the flowchart of FIG. In P (program step) 1, it is determined whether the caller is designated as a calling side or a called side, and in the case of a calling side,
As shown in the sequence diagram of FIG. 5, at P14, the gate circuit 28 of FIG.
The control unit 17 sends the PN pattern signal a output from the control unit 7 to a communication line formed in the ISDN 1.
【0032】P2において、自己が着信側の場合は、ゲ
ート回路28を閉じて、PNパターン発生回路27から
出力されるPNパターン信号aがISDN1へ送信され
るのを阻止る。In P2, if the self is the receiving side, the gate circuit 28 is closed to prevent the PN pattern signal a output from the PN pattern generation circuit 27 from being transmitted to the ISDN1.
【0033】この実施例においては、同期確立回路29
にはPNパターン発生回路27から出力されるPNパタ
ーン信号aと発信側測定器2aからISDN1の通信回
線及び測定部17を介して受信した受信PNパターン信
号bが入力されている。In this embodiment, the synchronization establishing circuit 29
, A PN pattern signal a output from the PN pattern generation circuit 27 and a reception PN pattern signal b received from the transmission side measuring device 2a via the communication line of the ISDN 1 and the measuring unit 17 are input.
【0034】そして、同期確立回路29から同期確立信
号cが入力されると、同期確立回路29から出力された
PNパターン信号a1 と受信PNパターン信号bとは同
期が取れていると判断する(P3)。[0034] When the synchronization establishment signal c from the synchronization establishment circuit 29 is input, is output from the synchronization establishment circuit 29 the PN pattern signal a 1 and the received PN pattern signal b is determined that synchronization is maintained ( P3).
【0035】なお、実際のビット誤り発生率は10-5〜
10-6と非常に小さいので、ビット誤りの存在に起因し
て同期が全く確立しないことはない。同期が確立する
と、1ms等の一定時間ΔT経過した後に(P4)、受
信した受信PNパターン信号b及び排他的論理和ゲート
30から出力される排他的論理和信号dにおける同一タ
イミングの8バイト分のデータを読取る。そして、受信
PNパターン信号bの8バイト分データを受信ビットパ
ターンDR と定義し、排他的論理和信号dの8バイト分
データを排他的論理和ビットパターンDEXと定義する
(P5,P6)。同時に時計回路18の前述した時刻D
T を読取る(P7)。Note that the actual bit error rate is 10 -5 to
Since it is as small as 10 -6 , no synchronization is established due to the presence of a bit error. When synchronization is established, after a lapse of a predetermined time ΔT such as 1 ms (P4), 8 bytes of the same timing in the received reception PN pattern signal b and the exclusive OR signal d output from the exclusive OR gate 30 are obtained. Read the data. Then, define the 8 bytes data of the received PN pattern signal b and the received bit pattern D R, defined as the exclusive bit pattern D EX 8 bytes data of the exclusive OR signal d (P5, P6) . At the same time, the time D
Read T (P7).
【0036】そして、P8にて、8バイトの排他的論理
和ビットパターンDEXの全部のビットデータが[0]の
場合は、この排他的論理和ビットパターンDEXに対応す
る8バイト分の受信ビットパターンDR には、ビット誤
りは発生していないので、P4へ戻り、一定時間(Δ
T)が経過した後に、次の8バイト分の各ビットパター
ンDR ,DEXを読取る。In P8, if all the bit data of the 8-byte exclusive OR bit pattern D EX is [0], the reception of 8 bytes corresponding to the exclusive OR bit pattern D EX is performed. the bit pattern D R is the bit error has not occurred, the process returns to P4, a predetermined time (delta
After T), each bit pattern D R and D EX of the next 8 bytes is read.
【0037】また、P8にて、排他的論理和ビットパタ
ーンDEXに1つでも[1]のビットデータが存在する
と、対応する8バイト分の受信ビットパターンDR に1
個以上のビット誤りが発生していると判断できる。この
場合、この排他的論理和ビットパターンDEXをエラーパ
ターンDE と定義する。Further, 1 at P8, the bit data of the even one [1] to the exclusive-OR bit pattern D EX is present, the received bit pattern D R of the corresponding 8 bytes
It can be determined that more than one bit error has occurred. In this case, the exclusive OR bit pattern D EX is defined as an error pattern DE .
【0038】図6は、読取られた8バイトの受信ビット
パターンDR とこの受信ビットパターンDR に同期する
PNバターン信号a1 の8バイトのパターンとの関係を
示す図である。この場合、両者が一致しないので、得ら
れた排他的論理和ビットパターンDEXはエラーパターン
DE となる。[0038] FIG. 6 is a diagram showing the relationship between the 8-byte pattern of the PN Bataan signals a 1 to synchronize the received bit pattern D R of the received bit pattern D R Toko reading was 8 bytes. In this case, since they do not match, the obtained exclusive OR bit pattern D EX becomes an error pattern DE .
【0039】そして、このエラーパターンDE に対応す
る先に読取った受信ビットパターンDR の各ビットデー
タを調べて、64個すべてのビットデータが[0]の場
合は(P9)、このエラーは[0]が連続するエラー種
別であると判定して、先に読取った時刻DT と[0連
続]の種別情報を組込んだ誤りデータを共通メモリ10
へ書込む(P13)。[0039] Then, examines each bit data of the received bit pattern D R read earlier corresponding to the error pattern D E, when all bit data 64 is [0] (P9), this error It is determined that [0] is a continuous error type, and the error data incorporating the previously read time DT and the type information of [0 continuous] is stored in the common memory 10.
(P13).
【0040】また、受信ビットパターンDR の64個す
べてのビットデータが[1]の場合は(P10)、この
エラーは[1]が連続するエラー種別であると判定し
て、先に読取った時刻DT と[1連続]の種別情報を組
込んだ誤りデータを共通メモリ10へ書込む(P1
2)。Further, when all 64-bit data of the received bit pattern D R is [1] (P10), this error is determined as an error type successive [1], read previously The error data incorporating the time DT and the type information of [1 consecutive] is written to the common memory 10 (P1
2).
【0041】また、この流れ図には記載してないが、エ
ラーパターンDE を構成する64個すべてのビットデー
タが[1]の場合は、受信ビットパターンDR は正しい
ビットパターンに対して1ビットづつシフトした[ビッ
トスリップ]のエラー種別であると判定して、先に読取
った時刻DT と[ビットスリップ]の種別情報を組込ん
だ誤りデータを共通メモリ10へ書込む。Further, although not described in this flow chart, when all 64-bit data constituting the error pattern D E is [1], the received bit pattern D R is one bit for correct bit pattern It is determined that the error type is shifted bit by bit, and the error data incorporating the previously read time DT and the type information of [bit slip] is written to the common memory 10.
【0042】その他の場合は、先に読取った時刻DT と
エラーパターンDE とを組込んだ誤りデータを共通メモ
リ10へ書込む(P11)。この受信ビットパターンD
R に対するビット誤り測定が終了すると、P4へ戻り、
一定時間(ΔT)が経過した後に、次の8バイト分の各
ビットパターンDR,DEXを読取る。In other cases, error data incorporating the previously read time DT and error pattern DE are written to the common memory 10 (P11). This received bit pattern D
When the bit error measurement for R is completed, the process returns to P4,
After a lapse of a predetermined time (ΔT), the bit patterns D R and D EX for the next 8 bytes are read.
【0043】図7は、共通メモリ10へ書込まれる時刻
DT とエラーパターンDE とからなるエラー情報を示す
フォーマットである。上述した[0連続][1連続]
[ビットスリップ]等のエラー種別が特定されると、こ
のエラー種別がエラーパターンDE の領域に設定され
る。FIG. 7 is a format showing error information including a time DT written to the common memory 10 and an error pattern DE . [0 continuous] [1 continuous]
When an error type such as [bit slip] is specified, this error type is set in the area of the error pattern DE .
【0044】このようにして、1ms毎の一定時間ΔT
経過する毎に、受信PNパターン信号bにおける8バイ
ト分の受信ビットパターンパターンDR のビット誤りの
有無を判定し、ヒット誤り誤りがあった場合には、エラ
ー種別と発生時刻とが共通メモリ10に順番に書込まれ
ていく。Thus, the fixed time ΔT every 1 ms
Each time elapses, the received determine the presence or absence of bit errors in the received bit pattern pattern D R of 8 bytes in PN pattern signal b, and if there is a hit error errors common and the the occurrence time error type memory 10 Are written in order.
【0045】そして、予め定められた試験終了時刻が到
来すると、ビット誤り試験処理を終了して、制御用CP
U4へ試験終了通知を送出する。自己の測定部15から
それぞれ試験終了通知を受領した各制御用CPU4は、
図5のシーケンス図に示すように、呼制御用CPU18
を介してLAPD26へ回線切断指令を送出する。その
結果、LAPD26は測定器2a,2b相互間に形成さ
れた通信回線を所定の呼プロトコルに従って遮断する。When a predetermined test end time comes, the bit error test process is terminated and the control CP
Send a test end notification to U4. Each control CPU 4 that has received the test end notification from its own measurement unit 15
As shown in the sequence diagram of FIG.
Sends a line disconnection command to the LAPD 26 via the. As a result, the LAPD 26 cuts off the communication line formed between the measuring devices 2a and 2b according to a predetermined call protocol.
【0046】次に、制御装置3は着信側と指定した測定
器2bとの間に通信回線を形成して、制御用CPU4を
介して共通メモリ10に記憶保持している各誤りデータ
を収集する。Next, the control device 3 forms a communication line between the receiving side and the designated measuring instrument 2b, and collects each error data stored and held in the common memory 10 via the control CPU 4. .
【0047】制御装置3は、着信側の測定器2bから収
集した誤りデータに基づいて、エラー解析処理を実行す
る。このように構成された通信ネットワークのビット誤
り試験装置においては、ISDN1内に形成される通信
回線を伝送されるデジタルデータとしての受信PNパタ
ーン信号bは一定時間ΔT毎に、例えば8バイト等の所
定ビット数からなる受信ビットパターンDR を特定し
て、この受信ビットパターンDR のエラーパターンDE
を求めている。The control device 3 executes an error analysis process based on the error data collected from the measuring device 2b on the receiving side. In the bit error test apparatus of the communication network configured as described above, the received PN pattern signal b as digital data transmitted through the communication line formed in the ISDN 1 is transmitted at a predetermined time interval ΔT, for example, a predetermined length of 8 bytes or the like. identify the received bit pattern D R formed of the number of bits, error pattern D E of the received bit pattern D R
Seeking.
【0048】したがって、ビット誤りが発生した場合
は、通常のビット誤り試験装置のようにビット誤り発生
回数やビット誤り発生率を算出することができると共
に、ビット誤りが発生した場合における[0連続][1
連続][ビットスリップ]等の特定のエラー種別を把握
てきる。Therefore, when a bit error occurs, the number of occurrences of the bit error and the bit error occurrence rate can be calculated as in a normal bit error test apparatus, and [0 consecutive] when a bit error occurs. [1
A specific error type such as [continuous] or [bit slip] is grasped.
【0049】このように、エラー種別が判明すると、ビ
ット誤り発生原因や発生位置の特定が容易になり、故障
対策を早急に実施できる。また、特定のエラー種別のみ
ならず、エラーパターンDE も把握できるので、共通す
るビットエラー情報からエラー原因推定を支援できる。As described above, when the type of the error is determined, it is easy to specify the cause and the position of the occurrence of the bit error, and the trouble countermeasure can be taken promptly. In addition, since not only the specific error type but also the error pattern DE can be grasped, it is possible to support the estimation of the error cause from the common bit error information.
【0050】さらに、各ビット誤りには発生時刻DT が
付加されている。したがって、どの時間帯にビット誤り
が多発するかの情報や、どのような周期でビット誤りが
発生するか等の情報を得ることができ、より詳細にエラ
ー解析を実施できる。Further, the occurrence time D T is added to each bit error. Therefore, it is possible to obtain information on which time zone a bit error frequently occurs, information on what period a bit error occurs, and the like, and more detailed error analysis.
【0051】[0051]
【発明の効果】以上説明したように本発明の通信ネット
ワークのビット誤り試験装置においては、通信回線から
受信したPNパターン信号のうち所定ビット数からなる
ビットパターンを誤り測定の1単位とし、このビットパ
ターンに誤りビットが発見されると、誤りビットのみな
らず、ビットパターン全体のエラーパターンを検出して
いる。As described above, in the bit error test apparatus for a communication network according to the present invention, a bit pattern consisting of a predetermined number of bits of a PN pattern signal received from a communication line is used as one unit for error measurement. When an error bit is found in the pattern, not only the error bit but also the error pattern of the entire bit pattern is detected.
【0052】したがって、ビット誤りを検出するのみな
らならず、誤りビットの前後状態をも検出することによ
って、ビット誤りの発生過程や[0連続],[1連続]
等の詳細なビットエラー特性を検出でき、異常原因究明
や異常発生に対する適切な対応を早期に実施できる。Therefore, not only the detection of a bit error but also the state before and after an error bit is detected, so that the generation process of the bit error, [0 continuous], [1 continuous]
Etc., it is possible to detect a detailed bit error characteristic, and to investigate the cause of the abnormality and take an appropriate response to the occurrence of the abnormality at an early stage.
【図1】 本発明の一実施例に係わる通信ネットワーク
のビット誤り試験装置における測定器の概略構成を示す
ブロック図FIG. 1 is a block diagram showing a schematic configuration of a measuring instrument in a bit error test device of a communication network according to an embodiment of the present invention.
【図2】 同実施例装置全体を示す模式図FIG. 2 is a schematic view showing the entire apparatus of the embodiment.
【図3】 同実施例装置の測定器における測定部の概略
構成を示すブック図FIG. 3 is a book diagram showing a schematic configuration of a measuring unit in the measuring device of the apparatus of the embodiment.
【図4】 同実施例装置における測定器の試験動作を示
す流れ図FIG. 4 is a flowchart showing a test operation of a measuring instrument in the apparatus of the embodiment.
【図5】 同実施例装置の動作を示すシーケンス図FIG. 5 is a sequence diagram showing the operation of the apparatus of the embodiment.
【図6】 同実施例装置におけるエラーパターンと受信
ビットパターンとの関係を示す図FIG. 6 is a diagram showing a relationship between an error pattern and a received bit pattern in the device of the embodiment.
【図7】 同実施例装置におけるエラー情報を示すフォ
ーマット図FIG. 7 is a format diagram showing error information in the apparatus of the embodiment.
1…ISDN、2a,2b…測定器、3…制御装置、4
…制御用CPU、11…呼制御CPU、12…LAPB
1 (パケット通信制部)、13…LAPB2 (データ通
信制部)、14,15,16,17…測定部、18…時
計回路、21…レイヤ1回路、22,23…時分割スイ
ッチ回路、24…モニタ用レイヤ1回路。26…LAP
D(呼制御部)、27…PNパターン発生回路、28…
ゲート回路、29…同期確立回路、30…排他的論理和
ゲート、31…制御部DESCRIPTION OF SYMBOLS 1 ... ISDN, 2a, 2b ... Measuring device, 3 ... Control device, 4
... Control CPU, 11 ... Call control CPU, 12 ... LAPB
1 (packet communication control unit), 13: LAPB 2 (data communication control unit), 14, 15, 16, 17: measuring unit, 18: clock circuit, 21: layer 1 circuit, 22, 23: time division switch circuit, 24 ... Monitor layer 1 circuit. 26 ... LAP
D (call control unit), 27 ... PN pattern generation circuit, 28 ...
Gate circuit, 29 synchronization establishment circuit, 30 exclusive OR gate, 31 control unit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 横山 直樹 東京都千代田区内幸町一丁目1番6号 日本電信電話株式会社内 (72)発明者 山川 昭一 東京都千代田区内幸町一丁目1番6号 日本電信電話株式会社内 (56)参考文献 特開 昭64−64430(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 1/00 H04L 12/26 H04L 29/14 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Naoki Yokoyama 1-6-1, Uchisaiwaicho, Chiyoda-ku, Tokyo Nippon Telegraph and Telephone Corporation (72) Shoichi Yamakawa 1-1-6 Uchisaiwaicho, Chiyoda-ku, Tokyo Japan (56) References JP-A-64-64430 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H04L 1/00 H04L 12/26 H04L 29/14
Claims (1)
a)及び着信側測定器(2b)を接続して、この測定器相互間
で前記通信ネットワークを介して通信回線を形成し、こ
の通信回線を伝送されるデジタルデータのビット誤りを
測定する通信ネットワークのビット誤り試験装置におい
て、 前記発信側測定器(2a)は、前記通信回線に対してPNパ
ターン信号を送出するPNパターン信号送信手段(27,P1
4)を有し、 前記着信側測定器(2b)は、 前記発信側と同一のPNパターン信号を出力するPNパ
ターン発生回路(27)と、 このPNパターン発生回路から出力されるPNパターン
信号を前記通信回線を介して受信した受信PNパターン
信号に同期させる同期確立手段(29)と、 同期確立されたPNパターン信号と前記受信PNパター
ン信号との排他的論理和信号を得る排他的論理和手段(3
0)と、 一定周期毎に、前記排他的論理和手段から出力される排
他的論理和信号に含まれる連続する所定数のビットデー
タからなるビットパターンを抽出して、このビットパタ
ーンが0以外のビットデータを含むとき、このビットパ
ターンをエラーパターンと判定するエラー判定手段(P8)
と、 この判定されたエラーパターンに時計回路から読取った
時刻情報を付して誤りデータとして出力する誤りデータ
出力手段(P11) と、 前記エラーパターン及びこのエラーパターンに対応する
前記受信PNパターン信号のビットパターンに基いてエ
ラー種類を判定するエラー種類判定手段(P9,P10)とを有
することを特徴とする通信ネットワークのビット誤り試
験装置。1. A transmitting side measuring device (2) is connected to a communication network (1).
a) and a receiving-side measuring instrument (2b), forming a communication line between the measuring instruments via the communication network, and measuring a bit error of digital data transmitted through the communication line. In the bit error test device, the transmitting side measuring device (2a) includes a PN pattern signal transmitting unit (27, P1) for transmitting a PN pattern signal to the communication line.
The receiving side measuring device (2b) includes a PN pattern generating circuit (27) that outputs the same PN pattern signal as the transmitting side, and a PN pattern signal output from the PN pattern generating circuit. Synchronization establishing means (29) for synchronizing with the received PN pattern signal received via the communication line; exclusive OR means for obtaining an exclusive OR signal of the synchronized PN pattern signal and the received PN pattern signal (3
0), and at regular intervals, a bit pattern consisting of a predetermined number of continuous bit data included in the exclusive OR signal output from the exclusive OR means is extracted. Error determination means for determining this bit pattern as an error pattern when bit data is included (P8)
Error data output means (P11) for adding the time information read from the clock circuit to the determined error pattern and outputting it as error data; and outputting the error pattern and the reception PN pattern signal corresponding to the error pattern. A bit error test apparatus for a communication network, comprising: an error type determination unit (P9, P10) for determining an error type based on a bit pattern.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7001975A JP3058805B2 (en) | 1995-01-10 | 1995-01-10 | Bit error test equipment for communication networks |
Applications Claiming Priority (1)
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JPH08191288A JPH08191288A (en) | 1996-07-23 |
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Family
ID=11516556
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JP (1) | JP3058805B2 (en) |
Families Citing this family (1)
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---|---|---|---|---|
DE19860125A1 (en) | 1998-12-17 | 2000-06-21 | Deutsche Telekom Ag | Method and arrangement for bit error structure measurements of data transmission channels |
-
1995
- 1995-01-10 JP JP7001975A patent/JP3058805B2/en not_active Expired - Lifetime
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