JP2758865B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JP2758865B2 JP2758865B2 JP7266943A JP26694395A JP2758865B2 JP 2758865 B2 JP2758865 B2 JP 2758865B2 JP 7266943 A JP7266943 A JP 7266943A JP 26694395 A JP26694395 A JP 26694395A JP 2758865 B2 JP2758865 B2 JP 2758865B2
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Description
【０００１】
【発明の属する技術分野】本発明は通信制御装置に関す
る。
る。
【０００２】
【従来の技術】従来の通信制御装置においては、非通信
状態におけるスタンバイモード時においては、無為の消
費電力を抑制するために、通常、伝送路の通信データを
受信するレシーバ回路を除く構成回路等に対する電源供
給は停止され、レシーバ回路に対してのみ電源が供給さ
れて、伝送路からの通信データの受信待機状態が常時維
持されている。図８は、この通信制御装置と同様の機能
を有する１従来例として、特公昭５６−８９１５３号公
報において提案されているスタンバイ制御回路の構成を
示すブロック図である。図８に示されるように、本従来
例は、伝送路１に対応して、デジタル信号の送信データ
１１をアナログ信号の通信データに変換して伝送路１に
送出するドライバ回路２と、伝送路１上の通信データを
受信して受信データ１２を出力するレシーバ回路３と、
送信データ１１および受信データ１２の処理とスタンバ
イモード要求信号９を出力する通信処理部４と、スタン
バイモード要求信号９を入力して、スタンバイモード信
号１０を出力するスタンバイ制御部５と、スタンバイモ
ード信号１０を入力して、内部クロックを発振出力する
発振制御部６とを備えて構成されており、ドライバ回路
２は、スタンバイモード信号１０により供給電源が制御
されて、低消費電力モードに設定される。
状態におけるスタンバイモード時においては、無為の消
費電力を抑制するために、通常、伝送路の通信データを
受信するレシーバ回路を除く構成回路等に対する電源供
給は停止され、レシーバ回路に対してのみ電源が供給さ
れて、伝送路からの通信データの受信待機状態が常時維
持されている。図８は、この通信制御装置と同様の機能
を有する１従来例として、特公昭５６−８９１５３号公
報において提案されているスタンバイ制御回路の構成を
示すブロック図である。図８に示されるように、本従来
例は、伝送路１に対応して、デジタル信号の送信データ
１１をアナログ信号の通信データに変換して伝送路１に
送出するドライバ回路２と、伝送路１上の通信データを
受信して受信データ１２を出力するレシーバ回路３と、
送信データ１１および受信データ１２の処理とスタンバ
イモード要求信号９を出力する通信処理部４と、スタン
バイモード要求信号９を入力して、スタンバイモード信
号１０を出力するスタンバイ制御部５と、スタンバイモ
ード信号１０を入力して、内部クロックを発振出力する
発振制御部６とを備えて構成されており、ドライバ回路
２は、スタンバイモード信号１０により供給電源が制御
されて、低消費電力モードに設定される。
【０００３】図８において、通信処理部４においては、
送信データ１１および受信データ１２に対応する通信フ
レーム処理が行われており、送信処理ならびに受信処理
が終了して通信開始を待機している状態、即ちアイドリ
ング状態においては、スタンバイモード要求信号９が出
力されて、スタンバイ制御部５に入力される。スタンバ
イ制御部５においては、このスタンバイモード要求信号
９の入力を受けて、伝送路１に通信データがない状態で
あることが確認されると、スタンバイモード信号１０が
出力されて発振制御部６に送出される。発振制御部６に
おいては、このスタンバイモード信号１０の入力を受け
て内部クロック８の出力が停止され、これにより通信処
理部４の動作は非動作状態となる。また、スタンバイモ
ード信号１０はドライバ回路２にも入力されており、当
該ドライバ回路２においては、スタンバイモード信号１
０により制御されて、ドライバ回路２に対する電源供給
が停止される。従って、特公昭５６−８９１５３号公報
において提案されている従来例の場合には、アイドリン
グ状態においては、内部クロック８が停止されるととも
に、ドライバ回路２に対する電源供給が停止されて、こ
れによりアイドリング時の低消費電力化が図られてい
る。しかしながら、この従来例においては、受信開始タ
イミングを監視するために、レシーバ回路３に対する電
源供給は、アイドリング時においても常時行われてい
る。
送信データ１１および受信データ１２に対応する通信フ
レーム処理が行われており、送信処理ならびに受信処理
が終了して通信開始を待機している状態、即ちアイドリ
ング状態においては、スタンバイモード要求信号９が出
力されて、スタンバイ制御部５に入力される。スタンバ
イ制御部５においては、このスタンバイモード要求信号
９の入力を受けて、伝送路１に通信データがない状態で
あることが確認されると、スタンバイモード信号１０が
出力されて発振制御部６に送出される。発振制御部６に
おいては、このスタンバイモード信号１０の入力を受け
て内部クロック８の出力が停止され、これにより通信処
理部４の動作は非動作状態となる。また、スタンバイモ
ード信号１０はドライバ回路２にも入力されており、当
該ドライバ回路２においては、スタンバイモード信号１
０により制御されて、ドライバ回路２に対する電源供給
が停止される。従って、特公昭５６−８９１５３号公報
において提案されている従来例の場合には、アイドリン
グ状態においては、内部クロック８が停止されるととも
に、ドライバ回路２に対する電源供給が停止されて、こ
れによりアイドリング時の低消費電力化が図られてい
る。しかしながら、この従来例においては、受信開始タ
イミングを監視するために、レシーバ回路３に対する電
源供給は、アイドリング時においても常時行われてい
る。
【０００４】図９は、従来のレシーバ回路３の構成を示
す回路図であり、ＰＭＯＳトランジスタ４０、ＮＭＯＳ
トランジスタ４２および抵抗４１を含むバイアス段１３
と、ＰＭＯＳトランジスタ４３、４４および４５、ＮＭ
ＯＳトランジスタ４６および４７を含む差動段１４と、
ＰＭＯＳトランジスタ４８、ＮＭＯＳトランジスタ４９
およびインバータ５０を含む出力段１５とを備えて構成
される。図９において、電源電圧ＶDDおよびサブストレ
ート電圧ＶSSの供給を受けて、バイアス段１３において
は、ＰＭＯＳトランジスタ４０、抵抗４１およびＮＭＯ
Ｓトランジスタ４２により所定のバイアス電圧が設定さ
れ、差動段１４および出力段１５に対する固定のバイア
ス電圧が設定される。差動段１４におけるＰＭＯＳトラ
ンジスタ４３および出力段１５におけるＰＭＯＳトラン
ジスタ４８の電流源としての電流値は、前記バイアス電
圧によりその電流値が規定される。差動段１４において
は、伝送路負極端子１６および伝送路正極端子１７より
入力される通信データが、それぞれＰＭＯＳトランジス
タ４４およびＰＭＯＳトランジスタ４５のゲートに入力
されて比較され、その比較出力は、出力段１５を介して
受信データ１２として出力される。この従来のレシーバ
回路においては、バイアス段１３によるバイアス電圧が
固定されているために、正常の通信動作時およびスタン
バイモード時の何れの場合においても、動作機能は固定
化されており、スタンバイモード時においても、常時正
常動作状態となっている。
す回路図であり、ＰＭＯＳトランジスタ４０、ＮＭＯＳ
トランジスタ４２および抵抗４１を含むバイアス段１３
と、ＰＭＯＳトランジスタ４３、４４および４５、ＮＭ
ＯＳトランジスタ４６および４７を含む差動段１４と、
ＰＭＯＳトランジスタ４８、ＮＭＯＳトランジスタ４９
およびインバータ５０を含む出力段１５とを備えて構成
される。図９において、電源電圧ＶDDおよびサブストレ
ート電圧ＶSSの供給を受けて、バイアス段１３において
は、ＰＭＯＳトランジスタ４０、抵抗４１およびＮＭＯ
Ｓトランジスタ４２により所定のバイアス電圧が設定さ
れ、差動段１４および出力段１５に対する固定のバイア
ス電圧が設定される。差動段１４におけるＰＭＯＳトラ
ンジスタ４３および出力段１５におけるＰＭＯＳトラン
ジスタ４８の電流源としての電流値は、前記バイアス電
圧によりその電流値が規定される。差動段１４において
は、伝送路負極端子１６および伝送路正極端子１７より
入力される通信データが、それぞれＰＭＯＳトランジス
タ４４およびＰＭＯＳトランジスタ４５のゲートに入力
されて比較され、その比較出力は、出力段１５を介して
受信データ１２として出力される。この従来のレシーバ
回路においては、バイアス段１３によるバイアス電圧が
固定されているために、正常の通信動作時およびスタン
バイモード時の何れの場合においても、動作機能は固定
化されており、スタンバイモード時においても、常時正
常動作状態となっている。
【０００５】
【発明が解決しようとする課題】上述した従来の通信制
御装置においては、スタンバイモード時においては、内
部クロックの発振出力を停止させ、ドライバ回路に対す
る電源供給を停止することにより低消費電力化が図られ
ているが、レシーバ回路に対しては、受信開始タイミン
グを監視するために、常時電源供給が行われており、ス
タンバイモード時における消費電力の低減機能が必らず
しも十分ではないという欠点がある。
御装置においては、スタンバイモード時においては、内
部クロックの発振出力を停止させ、ドライバ回路に対す
る電源供給を停止することにより低消費電力化が図られ
ているが、レシーバ回路に対しては、受信開始タイミン
グを監視するために、常時電源供給が行われており、ス
タンバイモード時における消費電力の低減機能が必らず
しも十分ではないという欠点がある。
【０００６】本発明の目的は、スタンバイモード時にお
いて、レシーバ回路に対する電流供給をも抑制制御する
ことにより、非通信動作時における無為の消費電力を低
減することにある。
いて、レシーバ回路に対する電流供給をも抑制制御する
ことにより、非通信動作時における無為の消費電力を低
減することにある。
【０００７】
【課題を解決するための手段】第１の発明の通信制御装
置は、伝送路の通信データを受信して受信データを出力
するレシーバ回路と、送信データの入力を受けて、前記
伝送路に通信データを送信出力するドライバ回路と、所
定の送信要求信号、前記受信データおよび内部クロック
入力を受けて、送信フレーム処理を行って前記送信デー
タを出力し、前記受信データに対応する受信フレーム処
理を行うとともに、所定のスタンバイモード要求信号を
生成して出力する通信処理部と、前記送信要求信号およ
び前記スタンバイモード要求信号の入力を受けて、前記
受信データのスタートビットの検出および前記送信要求
信号の監視を行うとともに、スタンバイモード制御を行
う所定のスタンバイモード信号を生成して出力するスタ
ンバイ制御部と、前記スタンバイモード信号の制御作用
により、前記内部クロックの発振出力が制御される発振
制御部とを備えて構成され、スタンバイモード時におい
て、前記スタンバイ制御部より出力されるスタンバイモ
ード信号の制御作用により、前記ドライバ回路に対する
電源供給が停止され、前記レシーバ回路に対する電流供
給が、前記スタートビット検出可能な範囲の電流量に抑
制制御されるとともに、前記発振制御部の内部クロック
の発振出力が停止されることを特徴としている。
置は、伝送路の通信データを受信して受信データを出力
するレシーバ回路と、送信データの入力を受けて、前記
伝送路に通信データを送信出力するドライバ回路と、所
定の送信要求信号、前記受信データおよび内部クロック
入力を受けて、送信フレーム処理を行って前記送信デー
タを出力し、前記受信データに対応する受信フレーム処
理を行うとともに、所定のスタンバイモード要求信号を
生成して出力する通信処理部と、前記送信要求信号およ
び前記スタンバイモード要求信号の入力を受けて、前記
受信データのスタートビットの検出および前記送信要求
信号の監視を行うとともに、スタンバイモード制御を行
う所定のスタンバイモード信号を生成して出力するスタ
ンバイ制御部と、前記スタンバイモード信号の制御作用
により、前記内部クロックの発振出力が制御される発振
制御部とを備えて構成され、スタンバイモード時におい
て、前記スタンバイ制御部より出力されるスタンバイモ
ード信号の制御作用により、前記ドライバ回路に対する
電源供給が停止され、前記レシーバ回路に対する電流供
給が、前記スタートビット検出可能な範囲の電流量に抑
制制御されるとともに、前記発振制御部の内部クロック
の発振出力が停止されることを特徴としている。
【０００８】また、第２の発明の通信制御装置は、伝送
路の通信データを受信して受信データを出力するレシー
バ回路と、送信データの入力を受けて、前記伝送路に通
信データを送信出力するドライバ回路と、所定の送信要
求信号、前記受信データ、所定の内部クロックおよび所
定の通信速度モード信号の入力を受けて、送信フレーム
処理を行って前記送信データを前記ドライバ回路に出力
するとともに、前記受信データの受信フレーム処理を行
い、所定のスタンバイモード要求信号を生成して出力す
るとともに、当該受信フレーム中の自局アドレスを検出
して自局アドレス検出信号を生成して出力する通信処理
部と、前記送信要求信号、前記受信データ、前記スタン
バイモード要求信号および前記自局アドレス検出信号の
入力を受けて、前記受信フレーム中のスタートビットの
検出および前記送信要求信号／前記自局アドレス検出信
号の監視を行うとともに、スタンバイモード制御を行う
第１のスタンバイモード信号および第２のスタンバイモ
ード信号を生成して出力するスタンバイ制御部５と、前
記第１のスタンバイモード信号の制御作用により、前記
内部クロックの発振出力が制御される発振制御部と、前
記内部クロックおよび前記自局アドレス検出信号の入力
を受けて、通信処理速度を制御するための通信速度モー
ド信号を生成して、前記通信処理部に出力する通信速度
制御部と、前記第１のスタンバイモード信号および前記
第２のスタンバイモード信号の論理和信号を出力するＯ
Ｒ回路とを備えて構成され、スタンバイモード時におい
て、前記ＯＲ回路による論理和信号の制御作用により、
前記ドライバ回路に対する電源供給が停止され、前記レ
シーバ回路に対する電流供給が、前記スタートビット検
出可能な範囲の電流量に抑制制御されるとともに、前記
第１のスタンバイモード信号の制御作用により、前記発
振制御部の内部クロックの発振出力が停止され、且つ前
記通信処理部において、前記通信速度モード信号により
通信処理速度が低速モードに設定制御されることを特徴
としている。
路の通信データを受信して受信データを出力するレシー
バ回路と、送信データの入力を受けて、前記伝送路に通
信データを送信出力するドライバ回路と、所定の送信要
求信号、前記受信データ、所定の内部クロックおよび所
定の通信速度モード信号の入力を受けて、送信フレーム
処理を行って前記送信データを前記ドライバ回路に出力
するとともに、前記受信データの受信フレーム処理を行
い、所定のスタンバイモード要求信号を生成して出力す
るとともに、当該受信フレーム中の自局アドレスを検出
して自局アドレス検出信号を生成して出力する通信処理
部と、前記送信要求信号、前記受信データ、前記スタン
バイモード要求信号および前記自局アドレス検出信号の
入力を受けて、前記受信フレーム中のスタートビットの
検出および前記送信要求信号／前記自局アドレス検出信
号の監視を行うとともに、スタンバイモード制御を行う
第１のスタンバイモード信号および第２のスタンバイモ
ード信号を生成して出力するスタンバイ制御部５と、前
記第１のスタンバイモード信号の制御作用により、前記
内部クロックの発振出力が制御される発振制御部と、前
記内部クロックおよび前記自局アドレス検出信号の入力
を受けて、通信処理速度を制御するための通信速度モー
ド信号を生成して、前記通信処理部に出力する通信速度
制御部と、前記第１のスタンバイモード信号および前記
第２のスタンバイモード信号の論理和信号を出力するＯ
Ｒ回路とを備えて構成され、スタンバイモード時におい
て、前記ＯＲ回路による論理和信号の制御作用により、
前記ドライバ回路に対する電源供給が停止され、前記レ
シーバ回路に対する電流供給が、前記スタートビット検
出可能な範囲の電流量に抑制制御されるとともに、前記
第１のスタンバイモード信号の制御作用により、前記発
振制御部の内部クロックの発振出力が停止され、且つ前
記通信処理部において、前記通信速度モード信号により
通信処理速度が低速モードに設定制御されることを特徴
としている。
【０００９】なお、前記第１および第２の発明におい
て、前記レシーバ回路は、前記伝送路の通信データを入
力して、当該通信データの正極側入力と負極側入力との
レベルを比較して出力する差動回路と、前記スタンバイ
モード信号により制御されて、前記差動回路に対する電
流制御作用を行うバイアス回路と、前記差動回路の比較
出力信号を入力して前記受信データとして出力する出力
回路とを備えて構成してもよい。
て、前記レシーバ回路は、前記伝送路の通信データを入
力して、当該通信データの正極側入力と負極側入力との
レベルを比較して出力する差動回路と、前記スタンバイ
モード信号により制御されて、前記差動回路に対する電
流制御作用を行うバイアス回路と、前記差動回路の比較
出力信号を入力して前記受信データとして出力する出力
回路とを備えて構成してもよい。
【００１０】なお、前記バイアス回路は、前記スタンバ
イモード信号を反転して出力する第１のインバータと、
前記第１のインバータの出力を反転して出力する第２の
インバータと、ソースが高電位電源に接続され、ゲート
およびドレインが第１の節点に接続される第１のＰＭＯ
Ｓトランジスタと、ドレインが第１の抵抗を介して前記
第１の節点に接続され、ゲートが前記第１のインバータ
の出力端に接続される第１のＮＭＯＳトランジスタと、
ドレインが第２の抵抗を介して前記第１の節点に接続さ
れ、ゲートが前記第２のインバータの出力端に接続され
る第２のＮＭＯＳトランジスタと、ドレインおよびゲー
トが前記第１および第２のＮＭＯＳトランジスタのソー
スに共通接続され、ソースが低電位電源に接続される第
３のＮＭＯＳトランジスタとを備えて構成し、前記差動
回路は、ソースが前記高電位電源に接続され、ゲートが
前記第１の節点に接続される第２のＰＭＯＳトランジス
タと、ソースが前記第２のＰＭＯＳトランジスタのドレ
インに接続され、ゲートが前記通信データの負極側入力
に接続される第３のＰＭＯＳトランジスタと、ソースが
前記第２のＰＭＯＳトランジスタのドレインに接続さ
れ、ゲートが前記通信データの正極側入力に接続される
第４のＰＭＯＳトランジスタと、ドレインおよびゲート
が、前記第３のＰＭＯＳトランジスタのドレインに接続
され、ソースが前記低電位電源に接続される第４のＮＭ
ＯＳトランジスタと、ドレインが、前記第４のＰＭＯＳ
トランジスタのドレインに接続され、ゲートが前記第４
のＮＭＯＳトランジスタのゲートに接続されて、ソース
が前記低電位電源に接続される第５のＮＭＯＳトランジ
スタとを備えて構成して、前記出力回路は、ソースが前
記高電位電源に接続され、ゲートが前記特定の節点に接
続される第５のＰＭＯＳトランジスタと、ドレインが、
前記第５のＰＭＯＳトランジスタのドレインに接続さ
れ、ゲートが前記第５のＮＭＯＳトランジスタのドレイ
ンに接続されて、ソースが前記低電位電源に接続される
第６のＮＭＯＳトランジスタと、前記第５のＰＭＯＳト
ランジスタのドレインと、前記第６のＮＭＯＳトランジ
スタのドレインとの接続点の信号を反転して、前記受信
データとして出力する第３のインバータとを備えて構成
するようにしてもよい。
イモード信号を反転して出力する第１のインバータと、
前記第１のインバータの出力を反転して出力する第２の
インバータと、ソースが高電位電源に接続され、ゲート
およびドレインが第１の節点に接続される第１のＰＭＯ
Ｓトランジスタと、ドレインが第１の抵抗を介して前記
第１の節点に接続され、ゲートが前記第１のインバータ
の出力端に接続される第１のＮＭＯＳトランジスタと、
ドレインが第２の抵抗を介して前記第１の節点に接続さ
れ、ゲートが前記第２のインバータの出力端に接続され
る第２のＮＭＯＳトランジスタと、ドレインおよびゲー
トが前記第１および第２のＮＭＯＳトランジスタのソー
スに共通接続され、ソースが低電位電源に接続される第
３のＮＭＯＳトランジスタとを備えて構成し、前記差動
回路は、ソースが前記高電位電源に接続され、ゲートが
前記第１の節点に接続される第２のＰＭＯＳトランジス
タと、ソースが前記第２のＰＭＯＳトランジスタのドレ
インに接続され、ゲートが前記通信データの負極側入力
に接続される第３のＰＭＯＳトランジスタと、ソースが
前記第２のＰＭＯＳトランジスタのドレインに接続さ
れ、ゲートが前記通信データの正極側入力に接続される
第４のＰＭＯＳトランジスタと、ドレインおよびゲート
が、前記第３のＰＭＯＳトランジスタのドレインに接続
され、ソースが前記低電位電源に接続される第４のＮＭ
ＯＳトランジスタと、ドレインが、前記第４のＰＭＯＳ
トランジスタのドレインに接続され、ゲートが前記第４
のＮＭＯＳトランジスタのゲートに接続されて、ソース
が前記低電位電源に接続される第５のＮＭＯＳトランジ
スタとを備えて構成して、前記出力回路は、ソースが前
記高電位電源に接続され、ゲートが前記特定の節点に接
続される第５のＰＭＯＳトランジスタと、ドレインが、
前記第５のＰＭＯＳトランジスタのドレインに接続さ
れ、ゲートが前記第５のＮＭＯＳトランジスタのドレイ
ンに接続されて、ソースが前記低電位電源に接続される
第６のＮＭＯＳトランジスタと、前記第５のＰＭＯＳト
ランジスタのドレインと、前記第６のＮＭＯＳトランジ
スタのドレインとの接続点の信号を反転して、前記受信
データとして出力する第３のインバータとを備えて構成
するようにしてもよい。
【００１１】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１２】図１は本発明の第１の実施形態を示すブロ
ック図である。図１に示されるように、本実施形態は、
伝送路１に対応して、デジタル信号の送信データ１１を
アナログ信号の通信データに変換して伝送路１に送出す
るドライバ回路２と、伝送路１上の通信データを受信し
て受信データ１２を出力するレシーバ回路３と、送信要
求信号７、受信データ１２および内部クロック８の入力
を受けて、送信フレーム処理を行って送信データ１１を
出力し、受信データ１２に対応する受信フレーム処理を
行うとともに、スタンバイモード要求信号９を生成して
出力する通信処理部４と、送信要求信号７およびスタン
バイモード要求信号９の入力を受けて、スタートビット
の検出ならびに送信要求の監視を行うとともに、スタン
バイモード制御を行うスタンバイモード信号１０を生成
して出力するスタンバイ制御部５と、スタンバイモード
信号１０を入力して、内部クロック８を制御して出力す
る発振制御部６とを備えて構成されている。本発明の前
述の従来例の場合と異なる特徴点は、本発明において
は、スタンバイ制御部５より出力されるスタンバイモー
ド信号１０が、レシーバ回路３にも供給されていること
である。
ック図である。図１に示されるように、本実施形態は、
伝送路１に対応して、デジタル信号の送信データ１１を
アナログ信号の通信データに変換して伝送路１に送出す
るドライバ回路２と、伝送路１上の通信データを受信し
て受信データ１２を出力するレシーバ回路３と、送信要
求信号７、受信データ１２および内部クロック８の入力
を受けて、送信フレーム処理を行って送信データ１１を
出力し、受信データ１２に対応する受信フレーム処理を
行うとともに、スタンバイモード要求信号９を生成して
出力する通信処理部４と、送信要求信号７およびスタン
バイモード要求信号９の入力を受けて、スタートビット
の検出ならびに送信要求の監視を行うとともに、スタン
バイモード制御を行うスタンバイモード信号１０を生成
して出力するスタンバイ制御部５と、スタンバイモード
信号１０を入力して、内部クロック８を制御して出力す
る発振制御部６とを備えて構成されている。本発明の前
述の従来例の場合と異なる特徴点は、本発明において
は、スタンバイ制御部５より出力されるスタンバイモー
ド信号１０が、レシーバ回路３にも供給されていること
である。
【００１３】また、図２は、本実施形態におけるレシー
バ回路３の１実施形態の構成を示す回路図であり、図２
に示されるように、インバータ１８および１９、ＰＭＯ
Ｓトランジスタ２０、抵抗２１（抵抗値Ｒ1 ）および抵
抗２２（抵抗値Ｒ2 ）、およびＮＭＯＳトランジスタ２
３、２４および２５を含み、スタンバイモード信号１０
により、電流源としての電流値が制御されるバイアス段
１３と、ＰＭＯＳトランジスタ２６、２７および２８、
ＮＭＯＳトランジスタ２９および３０を含み、伝送路負
極端子１６および伝送路正極端子１７間の電位差を比較
する差動段１４と、ＰＭＯＳトランジスタ３１、ＮＭＯ
Ｓトランジスタ３２およびインバータ３３を含み、バイ
アス段１３および差動段１４の出力を受けて、受信デー
タ１２をデジタル信号として出力する出力段１５とを備
えて構成されている。
バ回路３の１実施形態の構成を示す回路図であり、図２
に示されるように、インバータ１８および１９、ＰＭＯ
Ｓトランジスタ２０、抵抗２１（抵抗値Ｒ1 ）および抵
抗２２（抵抗値Ｒ2 ）、およびＮＭＯＳトランジスタ２
３、２４および２５を含み、スタンバイモード信号１０
により、電流源としての電流値が制御されるバイアス段
１３と、ＰＭＯＳトランジスタ２６、２７および２８、
ＮＭＯＳトランジスタ２９および３０を含み、伝送路負
極端子１６および伝送路正極端子１７間の電位差を比較
する差動段１４と、ＰＭＯＳトランジスタ３１、ＮＭＯ
Ｓトランジスタ３２およびインバータ３３を含み、バイ
アス段１３および差動段１４の出力を受けて、受信デー
タ１２をデジタル信号として出力する出力段１５とを備
えて構成されている。
【００１４】更に、図３（ａ）、（ｂ）、（ｃ）および
（ｄ）は、本実施形態において、通信終了からアイドリ
ング状態および受信動作状態に移行する過程の動作タイ
ミング図であり、図４（ａ）、（ｂ）、（ｃ）、（ｄ）
および（ｅ）は、本実施形態において、通信終了からア
イドリング状態および送信動作状態に移行する過程の動
作タイミング図である。
（ｄ）は、本実施形態において、通信終了からアイドリ
ング状態および受信動作状態に移行する過程の動作タイ
ミング図であり、図４（ａ）、（ｂ）、（ｃ）、（ｄ）
および（ｅ）は、本実施形態において、通信終了からア
イドリング状態および送信動作状態に移行する過程の動
作タイミング図である。
【００１５】始めに、図１、図２、図３を参照して、本
実施形態における、通信終了時点から受信開始時点に至
るまでのスタンバイモード時の動作について説明する。
送受信の通信処理が終了し、タイミングＴ1 におけるア
イドリング状態においては、図２のレシーバ回路におい
ては、図３（ａ）に示されるように、伝送路正極端子１
７および伝送路負極端子１６の端子間の電位差は、電源
電圧ＶDDおよびサブストレイト電圧ＶSSのレベルに対応
して、相対的に略々ゼロ電位となる。この状態において
は、差動段１４および出力段１５を介して出力される受
信データ１２は、論理レベル“１”として出力されてス
タンバイ制御回路５に入力される〔図３（ｂ）参照〕。
この受信データ１２の入力を受けて、通信処理部４にお
いては通信処理動作の終了により、スタンバイモード要
求信号９が生成されて出力され、スタンバイ制御部５に
入力される。スタンバイ制御部５においては、スタンバ
イモード要求信号９の入力を受けて、タイミングＴ2 に
おいて、スタンバイモ−ド信号１０が論理レベル“１”
として出力され、ドライバ回路２、レシーバ回路３およ
び発振制御部６に送出されて、スタンバイモード（低消
費電力モード）が設定される〔図３（ｃ）参照〕。この
場合には、発振制御部６においては“１”レベルのスタ
ンバイモ−ド信号１０の入力を受けて、内部クロック８
の通信処理部４に対する出力は停止される〔図３（ｄ）
参照〕。
実施形態における、通信終了時点から受信開始時点に至
るまでのスタンバイモード時の動作について説明する。
送受信の通信処理が終了し、タイミングＴ1 におけるア
イドリング状態においては、図２のレシーバ回路におい
ては、図３（ａ）に示されるように、伝送路正極端子１
７および伝送路負極端子１６の端子間の電位差は、電源
電圧ＶDDおよびサブストレイト電圧ＶSSのレベルに対応
して、相対的に略々ゼロ電位となる。この状態において
は、差動段１４および出力段１５を介して出力される受
信データ１２は、論理レベル“１”として出力されてス
タンバイ制御回路５に入力される〔図３（ｂ）参照〕。
この受信データ１２の入力を受けて、通信処理部４にお
いては通信処理動作の終了により、スタンバイモード要
求信号９が生成されて出力され、スタンバイ制御部５に
入力される。スタンバイ制御部５においては、スタンバ
イモード要求信号９の入力を受けて、タイミングＴ2 に
おいて、スタンバイモ−ド信号１０が論理レベル“１”
として出力され、ドライバ回路２、レシーバ回路３およ
び発振制御部６に送出されて、スタンバイモード（低消
費電力モード）が設定される〔図３（ｃ）参照〕。この
場合には、発振制御部６においては“１”レベルのスタ
ンバイモ−ド信号１０の入力を受けて、内部クロック８
の通信処理部４に対する出力は停止される〔図３（ｄ）
参照〕。
【００１６】本発明においては、スタンバイモード時に
おける消費電力の低減機能を特徴としており、スタンバ
イモード時のレシーバ回路３の消費電力は、正常動作状
態におけるレシーバ回路３の消費電力よりも低減されて
おり、当該レシーバ回路３に対する電流供給は、受信開
始のスタートビットの検出が最低限可能な電流値までに
抑制されるように考慮されている。図２において、スタ
ンバイモード時のレシーバ回路３においては、スタンバ
イ制御部５より出力される“１”レベルのスタンバイモ
ード信号１０の入力を受けて、バイアス段１３において
は、正常の通信動作状態においては常時稼働状態にある
ＮＭＯＳトランジスタ２３はＯＦＦ状態となり、代わっ
てＮＭＯＳトランジスタ２４がＯＮ状態となって、バイ
アス抵抗として作用する抵抗２１（抵抗値Ｒ1 ）が抵抗
２２（抵抗値Ｒ2 ）に切替えられる。ここにおいてＲ1
＜Ｒ2 であるために、スタンバイモード時においては、
この抵抗２２により、差動段１４におけるＰＭＯＳトラ
ンジスタ２６および出力段１５におけるＰＭＯＳトラン
ジスタ３１の電流源としての電流値は通常の通信状態時
における電流値よりも低減され、その分だけ消費電力が
抑制される。即ち、スタンバイモード時は、低消費電力
モードとして設定される。
おける消費電力の低減機能を特徴としており、スタンバ
イモード時のレシーバ回路３の消費電力は、正常動作状
態におけるレシーバ回路３の消費電力よりも低減されて
おり、当該レシーバ回路３に対する電流供給は、受信開
始のスタートビットの検出が最低限可能な電流値までに
抑制されるように考慮されている。図２において、スタ
ンバイモード時のレシーバ回路３においては、スタンバ
イ制御部５より出力される“１”レベルのスタンバイモ
ード信号１０の入力を受けて、バイアス段１３において
は、正常の通信動作状態においては常時稼働状態にある
ＮＭＯＳトランジスタ２３はＯＦＦ状態となり、代わっ
てＮＭＯＳトランジスタ２４がＯＮ状態となって、バイ
アス抵抗として作用する抵抗２１（抵抗値Ｒ1 ）が抵抗
２２（抵抗値Ｒ2 ）に切替えられる。ここにおいてＲ1
＜Ｒ2 であるために、スタンバイモード時においては、
この抵抗２２により、差動段１４におけるＰＭＯＳトラ
ンジスタ２６および出力段１５におけるＰＭＯＳトラン
ジスタ３１の電流源としての電流値は通常の通信状態時
における電流値よりも低減され、その分だけ消費電力が
抑制される。即ち、スタンバイモード時は、低消費電力
モードとして設定される。
【００１７】次いで、スタンバイモード時における受信
開始時においては、レシーバ回路３において、上記のよ
うに、電流が抑制されている差動段１４および出力段１
５を介して出力される受信データ１２の入力を受けて、
スタンバイ制御部５においては、通信データ受信過程に
おけるスタートビットの検出動作が行われる。このスタ
ートビットの検出は、図３（ａ）、（ｂ）、（ｃ）およ
び（ｄ）に示されるように、タイミングＴ3 において、
アイドリング状態より受信期間に移行し、レシーバ回路
３における遅延時間Ｔd 経過後のタイミングにおいて、
受信データ１２の論理レベルが“１”より論理レベル
“０”に変化して、受信データ１２の論理レベルが
“０”のまま所定時間継続して出力されるタイミングＴ
4 において行われる。この場合、スタートビット長が、
他のビット長に比較して十分に長い場合には、スタート
ビット検出時におけるレシーバ回路３における遅延時間
は、当該遅延時間をスタートビットの検出可能な範囲ま
で遅らせることにより、レシーバ回路３における消費電
力を更に削減することができる。スタートビット検出の
タイミングＴ4 以降においては、スタンバイ制御部５に
おいて生成されるスタンバイモード信号は“０”レベル
となり、スタンバイモードは解除されて〔図３（ｃ）参
照〕、通常の通信動作状態に復帰する。
開始時においては、レシーバ回路３において、上記のよ
うに、電流が抑制されている差動段１４および出力段１
５を介して出力される受信データ１２の入力を受けて、
スタンバイ制御部５においては、通信データ受信過程に
おけるスタートビットの検出動作が行われる。このスタ
ートビットの検出は、図３（ａ）、（ｂ）、（ｃ）およ
び（ｄ）に示されるように、タイミングＴ3 において、
アイドリング状態より受信期間に移行し、レシーバ回路
３における遅延時間Ｔd 経過後のタイミングにおいて、
受信データ１２の論理レベルが“１”より論理レベル
“０”に変化して、受信データ１２の論理レベルが
“０”のまま所定時間継続して出力されるタイミングＴ
4 において行われる。この場合、スタートビット長が、
他のビット長に比較して十分に長い場合には、スタート
ビット検出時におけるレシーバ回路３における遅延時間
は、当該遅延時間をスタートビットの検出可能な範囲ま
で遅らせることにより、レシーバ回路３における消費電
力を更に削減することができる。スタートビット検出の
タイミングＴ4 以降においては、スタンバイ制御部５に
おいて生成されるスタンバイモード信号は“０”レベル
となり、スタンバイモードは解除されて〔図３（ｃ）参
照〕、通常の通信動作状態に復帰する。
【００１８】次に、図１、図２、図３および図４を参照
して、本実施形態における、通信終了時点から送信開始
時点に至るまでのスタンバイモード時の動作について説
明する。送受信の通信処理が終了し、タイミングＴ5 に
おけるアイドリング状態においては、上述の受信開始時
点に至るまでのスタンバイモード時の動作の場合と同様
に、図２のレシーバ回路においては、図４（ａ）に示さ
れるように、伝送路正極端子１７および伝送路負極端子
１６の端子間の電位差は、電源電圧ＶDDおよびサブスト
レイト電圧ＶSSのレベルに対応して、相対的に略々ゼロ
電位となる。この状態においては、図３（ｂ）を参照し
て説明したように、差動段１４および出力段１５を介し
て出力される受信データ１２は、論理レベル“１”とし
て出力されてスタンバイ制御回路５に入力される。この
受信データ１２の入力を受けて、通信処理部４において
は通信処理動作の終了により、スタンバイモード要求信
号９が生成されて出力され、スタンバイ制御部５に入力
される。スタンバイ制御部５においては、スタンバイモ
ード要求信号９の入力を受けて、タイミングＴ6 におい
て、スタンバイモ−ド信号１０が論理レベル“１”とし
て出力され、ドライバ回路２、レシーバ回路３および発
振制御部６に送出されて、スタンバイモード〔低消費電
力モード〕が設定される〔図４（ｄ）参照〕。発振制御
部６においては“１”レベルのスタンバイモ−ド信号１
０の入力を受けて、内部クロック８の通信処理部４に対
する出力は停止され〔図４（ｅ）参照〕、ドライバ回路
２の送信動作も停止される。次いで、送信開始時におけ
るスタンバイモードの解除は、当該通信制御装置を制御
するコントローラから、通信処理部４に対して入力され
る“１”レベルの送信要求信号７により起動される〔図
４（ｃ）参照〕。これを受けて通信処理部４より出力さ
れるスタンバイモード要求信号９を介して、スタンバイ
制御部５より出力されるスタンバイモード信号１０が
“０”レベルに転移し、スタンバイモードは、タイミン
グＴ7 において解除される〔図４（ｄ）参照〕。また、
発振制御部６においては、“０”レベルのスタンバイモ
ード信号１０の入力を受けて内部クロック８が通信処理
部４に送出されるとともに、ドライバ回路２は活性化さ
れて、通信処理部４より出力される送信データ１１は伝
送路１に送り出されて、通常の送信状態となる。
して、本実施形態における、通信終了時点から送信開始
時点に至るまでのスタンバイモード時の動作について説
明する。送受信の通信処理が終了し、タイミングＴ5 に
おけるアイドリング状態においては、上述の受信開始時
点に至るまでのスタンバイモード時の動作の場合と同様
に、図２のレシーバ回路においては、図４（ａ）に示さ
れるように、伝送路正極端子１７および伝送路負極端子
１６の端子間の電位差は、電源電圧ＶDDおよびサブスト
レイト電圧ＶSSのレベルに対応して、相対的に略々ゼロ
電位となる。この状態においては、図３（ｂ）を参照し
て説明したように、差動段１４および出力段１５を介し
て出力される受信データ１２は、論理レベル“１”とし
て出力されてスタンバイ制御回路５に入力される。この
受信データ１２の入力を受けて、通信処理部４において
は通信処理動作の終了により、スタンバイモード要求信
号９が生成されて出力され、スタンバイ制御部５に入力
される。スタンバイ制御部５においては、スタンバイモ
ード要求信号９の入力を受けて、タイミングＴ6 におい
て、スタンバイモ−ド信号１０が論理レベル“１”とし
て出力され、ドライバ回路２、レシーバ回路３および発
振制御部６に送出されて、スタンバイモード〔低消費電
力モード〕が設定される〔図４（ｄ）参照〕。発振制御
部６においては“１”レベルのスタンバイモ−ド信号１
０の入力を受けて、内部クロック８の通信処理部４に対
する出力は停止され〔図４（ｅ）参照〕、ドライバ回路
２の送信動作も停止される。次いで、送信開始時におけ
るスタンバイモードの解除は、当該通信制御装置を制御
するコントローラから、通信処理部４に対して入力され
る“１”レベルの送信要求信号７により起動される〔図
４（ｃ）参照〕。これを受けて通信処理部４より出力さ
れるスタンバイモード要求信号９を介して、スタンバイ
制御部５より出力されるスタンバイモード信号１０が
“０”レベルに転移し、スタンバイモードは、タイミン
グＴ7 において解除される〔図４（ｄ）参照〕。また、
発振制御部６においては、“０”レベルのスタンバイモ
ード信号１０の入力を受けて内部クロック８が通信処理
部４に送出されるとともに、ドライバ回路２は活性化さ
れて、通信処理部４より出力される送信データ１１は伝
送路１に送り出されて、通常の送信状態となる。
【００１９】次に、本発明の第２の実施形態について説
明する。図５は本実施形態を示すブロック図である。図
５に示されるように、本実施形態は、伝送路１に対応し
て、デジタル信号の送信データ１１をアナログ信号の通
信データに変換して伝送路１に送出するドライバ回路２
と、伝送路１上の通信データを受信して受信データ１２
を出力するレシーバ回路３と、送信要求信号７、受信デ
ータ１２、内部クロック８および通信速度モード信号３
８の入力を受けて、送信フレーム処理を行って送信デー
タ１１を出力し、受信データ１２に対応する受信フレー
ム処理を行い、スタンバイモード要求信号９を生成して
出力するとともに、自局アドレス検出信号３７を生成し
て出力する通信処理部４と、送信要求信号７、受信デー
タ１２およびスタンバイモード要求信号９の入力を受け
て、スタートビットの検出ならびに送信要求信号７、自
局アドレス検出信号３８の監視を行うとともに、スタン
バイモード制御を行うスタンバイモード信号（１）３５
およびスタンバイモード信号（２）３６を生成して出力
するスタンバイ制御部５と、スタンバイモード信号
（１）３５を入力して、内部クロック８を制御して出力
する発振制御部６と、内部クロック８および通信処理部
４より出力される自局アドレス検出信号３７の入力を受
けて、通信速度モード信号３８を生成して出力する通信
速度制御部３４とを備えて構成される。なお、レシーバ
回路３の構成は、図２に示される前述のレシーバ回路と
同様である。また、図６（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）と、図７（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）は、それぞれ、本実施形態におい
て、アイドリング状態から受信動作状態に移行する過程
における動作タイミング図であり、特に図７は、アイド
リング状態から受信動作状態に移行する際に、通信フレ
ームから自局アドレスが検出されなかった場合の動作タ
イミング図である。
明する。図５は本実施形態を示すブロック図である。図
５に示されるように、本実施形態は、伝送路１に対応し
て、デジタル信号の送信データ１１をアナログ信号の通
信データに変換して伝送路１に送出するドライバ回路２
と、伝送路１上の通信データを受信して受信データ１２
を出力するレシーバ回路３と、送信要求信号７、受信デ
ータ１２、内部クロック８および通信速度モード信号３
８の入力を受けて、送信フレーム処理を行って送信デー
タ１１を出力し、受信データ１２に対応する受信フレー
ム処理を行い、スタンバイモード要求信号９を生成して
出力するとともに、自局アドレス検出信号３７を生成し
て出力する通信処理部４と、送信要求信号７、受信デー
タ１２およびスタンバイモード要求信号９の入力を受け
て、スタートビットの検出ならびに送信要求信号７、自
局アドレス検出信号３８の監視を行うとともに、スタン
バイモード制御を行うスタンバイモード信号（１）３５
およびスタンバイモード信号（２）３６を生成して出力
するスタンバイ制御部５と、スタンバイモード信号
（１）３５を入力して、内部クロック８を制御して出力
する発振制御部６と、内部クロック８および通信処理部
４より出力される自局アドレス検出信号３７の入力を受
けて、通信速度モード信号３８を生成して出力する通信
速度制御部３４とを備えて構成される。なお、レシーバ
回路３の構成は、図２に示される前述のレシーバ回路と
同様である。また、図６（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）と、図７（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）は、それぞれ、本実施形態におい
て、アイドリング状態から受信動作状態に移行する過程
における動作タイミング図であり、特に図７は、アイド
リング状態から受信動作状態に移行する際に、通信フレ
ームから自局アドレスが検出されなかった場合の動作タ
イミング図である。
【００２０】以下においては、図５および図６を参照し
て、アイドリング状態から受信動作状態に移行する過程
における動作について説明する。アイドリング状態にお
いては、第１の実施形態の場合と同様に、本実施形態は
スタンバイモード〔低消費電力モード（１）〕に設定さ
れており、ドライバ回路２に対する電源の供給は停止さ
れ、レシーバ回路２に対する電流供給は抑制されて、発
振制御部６からの内部クロック８の出力も停止された状
態となっている。この状態において、伝送路１からの通
信データがレシーバ回路３において受信され、受信デー
タ１２の入力を受けたスタンバイ制御部５においてスタ
ートビットが検出されると、スタンバイ制御部５におい
て生成されるスタンバイモード信号（１）３５は、タイ
ミングＴ9 において“１”レベルから“０”レベルに立
ち下がり〔図６（ｂ）参照〕、スタンバイモード信号
（２）３６は、タイミングＴ9 において“０”レベルか
ら“１”レベルに立ち上がる〔図６（ｃ）参照〕。発振
制御部６においては、“０”レベルのスタンバイモード
信号（１）３５の入力を受けて内部クロック８の発振が
開始され〔図６（ｅ）参照〕、出力される内部クロック
８は、通信制御部４と通信速度制御部３４に入力され
る。しかし、この状態においては、ドライバ回路２に対
する電源供給は停止され、レシーバ回路３に対する電流
抑制制御は継続されたままの状態に維持されている〔低
消費電力モード（２）〕。
て、アイドリング状態から受信動作状態に移行する過程
における動作について説明する。アイドリング状態にお
いては、第１の実施形態の場合と同様に、本実施形態は
スタンバイモード〔低消費電力モード（１）〕に設定さ
れており、ドライバ回路２に対する電源の供給は停止さ
れ、レシーバ回路２に対する電流供給は抑制されて、発
振制御部６からの内部クロック８の出力も停止された状
態となっている。この状態において、伝送路１からの通
信データがレシーバ回路３において受信され、受信デー
タ１２の入力を受けたスタンバイ制御部５においてスタ
ートビットが検出されると、スタンバイ制御部５におい
て生成されるスタンバイモード信号（１）３５は、タイ
ミングＴ9 において“１”レベルから“０”レベルに立
ち下がり〔図６（ｂ）参照〕、スタンバイモード信号
（２）３６は、タイミングＴ9 において“０”レベルか
ら“１”レベルに立ち上がる〔図６（ｃ）参照〕。発振
制御部６においては、“０”レベルのスタンバイモード
信号（１）３５の入力を受けて内部クロック８の発振が
開始され〔図６（ｅ）参照〕、出力される内部クロック
８は、通信制御部４と通信速度制御部３４に入力され
る。しかし、この状態においては、ドライバ回路２に対
する電源供給は停止され、レシーバ回路３に対する電流
抑制制御は継続されたままの状態に維持されている〔低
消費電力モード（２）〕。
【００２１】通信制御装置内の通信処理部４には、それ
ぞれ固有の自局アドレスが設定されており、通信処理部
４においては、当該自局アドレスと受信された通信フレ
ームとが一致して、当該通信フレームが自局に対する通
信フレームであることが検出されると、自局アドレス検
出信号３７が出力されて、スタンバイ制御部５および通
信速度制御部３４に入力される。スタンバイ制御部５に
おいては、この自局アドレス検出信号３７の入力を受け
て、スタンバイモード信号（２）３６は、タイミングＴ
10において“１”レベルから“０”レベルに転移して出
力され〔図６（ｃ）参照〕、ＯＲ回路３９を介してドラ
イバ回路２およびレシーバ回路３に送出される。これを
受けて、これらのドライバ回路２およびレシーバ回路３
は、アイドリング状態から解除されて、正規の電源・電
流が供給されて正常動作状態に復帰する。また、通信速
度制御部３４においては、自局アドレス検出信号３７の
入力を受けて、レシーバ回路３における遅延時間に対応
するスタートビット検出のタイミングＴ9 から自局アド
レス検出のタイミングＴ10に至る間において、低速モー
ド通信を規定する通信速度モード信号３８が“０”レベ
ルで出力されて通信処理部４に入力される〔図６（ｄ）
参照〕。そして、自局アドレス検出のタイミングＴ10に
おいては、通信速度モード信号３８は“０”レベルから
“１”レベルに立ち上がって出力されて通信処理部４に
入力され、これを受けて、通常の高速モ−ドによる通信
処理が行われる。なお、上述の低消費電力モード（２）
は、スタートビットが検出されるタイミングＴ9 と、自
局アドレスが検出されるタイミングＴ10との期間におい
て定義されており、この低消費電力モード（２）におい
ては、ドライバ回路２に対する電源供給が停止され、レ
シーバ回路３に対する電流供給が抑制制御されている。
ぞれ固有の自局アドレスが設定されており、通信処理部
４においては、当該自局アドレスと受信された通信フレ
ームとが一致して、当該通信フレームが自局に対する通
信フレームであることが検出されると、自局アドレス検
出信号３７が出力されて、スタンバイ制御部５および通
信速度制御部３４に入力される。スタンバイ制御部５に
おいては、この自局アドレス検出信号３７の入力を受け
て、スタンバイモード信号（２）３６は、タイミングＴ
10において“１”レベルから“０”レベルに転移して出
力され〔図６（ｃ）参照〕、ＯＲ回路３９を介してドラ
イバ回路２およびレシーバ回路３に送出される。これを
受けて、これらのドライバ回路２およびレシーバ回路３
は、アイドリング状態から解除されて、正規の電源・電
流が供給されて正常動作状態に復帰する。また、通信速
度制御部３４においては、自局アドレス検出信号３７の
入力を受けて、レシーバ回路３における遅延時間に対応
するスタートビット検出のタイミングＴ9 から自局アド
レス検出のタイミングＴ10に至る間において、低速モー
ド通信を規定する通信速度モード信号３８が“０”レベ
ルで出力されて通信処理部４に入力される〔図６（ｄ）
参照〕。そして、自局アドレス検出のタイミングＴ10に
おいては、通信速度モード信号３８は“０”レベルから
“１”レベルに立ち上がって出力されて通信処理部４に
入力され、これを受けて、通常の高速モ−ドによる通信
処理が行われる。なお、上述の低消費電力モード（２）
は、スタートビットが検出されるタイミングＴ9 と、自
局アドレスが検出されるタイミングＴ10との期間におい
て定義されており、この低消費電力モード（２）におい
ては、ドライバ回路２に対する電源供給が停止され、レ
シーバ回路３に対する電流供給が抑制制御されている。
【００２２】次に、アイドリング状態から受信動作状態
に移行する過程において、伝送路１からレシーバ回路３
により通信フレームを受信した際に、自局アドレスが検
出されなかった場合の動作について説明する。この場合
においても、図７に示されるように、タイミングＴ9 に
おけるスタートビット検出後において、スタンバイモー
ド信号（１）３５が“０”レベルに立ち下がり、スタン
バイモード信号（２）３６が“１”レベルに立ち上がる
状態となって、発振制御部６からは内部クロック８が出
力される状態となるが、自局アドレスが検出されないた
めに、通信処理部４からは自局アドレス検出信号３７が
出力されず、従って、通信速度制御部３４より出力され
て通信処理部４に入力される通信速度モード信号３８は
“０”レベルのままであり、受信された通信フレームの
終止のタイミングＴ11において、スタンバイ制御部５か
ら出力されるスタンバイモード信号（１）３５が“１”
レベルに立ち上がり、スタンバイモード信号（２）３６
が“０”レベルに立ち下がる状態となり、これを受け
て、ドライバ回路２に対する電源供給は停止され、レシ
ーバ回路３に対しては供給電流が抑制されるとともに、
発振制御回路５からの内部クロック８の出力が停止され
てアイドリング状態となり、通信終了となる。即ち、こ
の場合のように、相手局の異なる通信フレームの処理時
においても、上述のように、低消費電力モード（２）の
期間において、ドライバ回路２に対する電源供給が停止
され、レシーバ回路３に対する電流供給が抑制制御され
て、低消費電力化が図られている。
に移行する過程において、伝送路１からレシーバ回路３
により通信フレームを受信した際に、自局アドレスが検
出されなかった場合の動作について説明する。この場合
においても、図７に示されるように、タイミングＴ9 に
おけるスタートビット検出後において、スタンバイモー
ド信号（１）３５が“０”レベルに立ち下がり、スタン
バイモード信号（２）３６が“１”レベルに立ち上がる
状態となって、発振制御部６からは内部クロック８が出
力される状態となるが、自局アドレスが検出されないた
めに、通信処理部４からは自局アドレス検出信号３７が
出力されず、従って、通信速度制御部３４より出力され
て通信処理部４に入力される通信速度モード信号３８は
“０”レベルのままであり、受信された通信フレームの
終止のタイミングＴ11において、スタンバイ制御部５か
ら出力されるスタンバイモード信号（１）３５が“１”
レベルに立ち上がり、スタンバイモード信号（２）３６
が“０”レベルに立ち下がる状態となり、これを受け
て、ドライバ回路２に対する電源供給は停止され、レシ
ーバ回路３に対しては供給電流が抑制されるとともに、
発振制御回路５からの内部クロック８の出力が停止され
てアイドリング状態となり、通信終了となる。即ち、こ
の場合のように、相手局の異なる通信フレームの処理時
においても、上述のように、低消費電力モード（２）の
期間において、ドライバ回路２に対する電源供給が停止
され、レシーバ回路３に対する電流供給が抑制制御され
て、低消費電力化が図られている。
【００２３】
【発明の効果】以上説明したように、本発明は、アイド
リング状態におけるレシーバ回路に対する電流供給を、
スタートビット検出に必要な最低限の電流量に抑制する
ことにより、アイドリング時における当該供給電流を、
従来に対比して１０％程度に抑制することが可能とな
り、通信制御回路における消費電力を大幅に低減するこ
とができるという効果がある。
リング状態におけるレシーバ回路に対する電流供給を、
スタートビット検出に必要な最低限の電流量に抑制する
ことにより、アイドリング時における当該供給電流を、
従来に対比して１０％程度に抑制することが可能とな
り、通信制御回路における消費電力を大幅に低減するこ
とができるという効果がある。
【図１】本発明の第１の実施形態の構成を示すブロック
図である。
図である。
【図２】本実施形態におけるレシーバ回路の構成を示す
回路図である。
回路図である。
【図３】第１の実施形態における受信動作時のタイミン
グ図である。
グ図である。
【図４】第１の実施形態における送信動作時のタイミン
グ図である。
グ図である。
【図５】本発明の第２の実施形態の構成を示すブロック
図である。
図である。
【図６】第２の実施形態における受信動作時のタイミン
グ図である。
グ図である。
【図７】第２の実施形態における受信動作時のタイミン
グ図である。
グ図である。
【図８】従来例の構成を示すブロック図である。
【図９】従来例におけるレシーバ回路の構成を示す回路
図である。
図である。
１ 伝送路 ２ ドライバ回路 ３ レシーバ回路 ４ 通信処理部 ５ スタンバイ制御部 ６ 発振制御部 ７ 送信要求信号 ８ 内部クロック信号 ９ スタンバイモード要求信号 １０ スタンバイモード信号 １１ 送信データ １２ 受信データ １３ バイアス段 １４ 差動段 １５ 出力段 １６ 伝送路負極端子 １７ 伝送路正極端子 １８、１９、３３、５０ インバータ ２０、２６〜２８、３１、４０、４３〜４５、４８
ＰＭＯＳトランジスタ ２１、２２、４１ 抵抗 ２３〜２５、２９、３０、３２、４２、４６、４７、４
９ ＮＭＯＳトランジスタ ３４ 通信速度制御部 ３５ スタンバイモード信号（１） ３６ スタンバイモード信号（２） ３７ 自局アドレス検出信号 ３８ 通信速度モード信号 ３９ ＯＲ回路
ＰＭＯＳトランジスタ ２１、２２、４１ 抵抗 ２３〜２５、２９、３０、３２、４２、４６、４７、４
９ ＮＭＯＳトランジスタ ３４ 通信速度制御部 ３５ スタンバイモード信号（１） ３６ スタンバイモード信号（２） ３７ 自局アドレス検出信号 ３８ 通信速度モード信号 ３９ ＯＲ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 29/00
Claims (4)
- 【請求項１】 伝送路の通信データを受信して受信デー
タを出力するレシーバ回路と、 送信データの入力を受けて、前記伝送路に通信データを
送信出力するドライバ回路と、 所定の送信要求信号、前記受信データおよび内部クロッ
ク信号の入力を受けて、送信フレーム処理を行って前記
送信データを出力し、前記受信データに対応する受信フ
レーム処理を行うとともに、所定のスタンバイモード要
求信号を生成して出力する通信処理部と、 前記送信要求信号および前記スタンバイモード要求信号
の入力を受けて、前記受信データのスタートビットの検
出および前記送信要求信号の監視を行うとともに、スタ
ンバイモード制御を行う所定のスタンバイモード信号を
生成して出力するスタンバイ制御部と、 前記スタンバイモード信号の制御作用により、前記内部
クロックの発振出力が制御される発振制御部と、 を備えて構成され、スタンバイモード時において、前記
スタンバイ制御部より出力されるスタンバイモード信号
の制御作用により、前記ドライバ回路に対する電源供給
が停止され、前記レシーバ回路に対する電流供給が、前
記スタートビット検出可能な範囲の電流量に抑制制御さ
れるとともに、前記発振制御部の内部クロックの発振出
力が停止されることを特徴とする通信制御装置。 - 【請求項２】 伝送路の通信データを受信して受信デー
タを出力するレシーバ回路と、 送信データの入力を受けて、前記伝送路に通信データを
送信出力するドライバ回路と、 所定の送信要求信号、前記受信データ、所定の内部クロ
ック信号および所定の通信速度モード信号の入力を受け
て、送信フレーム処理を行って前記送信データを前記ド
ライバ回路に出力するとともに、前記受信データの受信
フレーム処理を行い、所定のスタンバイモード要求信号
を生成して出力するとともに、当該受信フレーム中の自
局アドレスを検出して自局アドレス検出信号を生成して
出力する通信処理部と、 前記送信要求信号、前記受信データ、前記スタンバイモ
ード要求信号および前記自局アドレス検出信号の入力を
受けて、前記受信フレーム中のスタートビットの検出お
よび前記送信要求信号／前記自局アドレス検出信号の監
視を行うとともに、スタンバイモード制御を行う第１の
スタンバイモード信号および第２のスタンバイモード信
号を生成して出力するスタンバイ制御部５と、 前記第１のスタンバイモード信号の制御作用により、前
記内部クロックの発振出力が制御される発振制御部と、 前記内部クロックおよび前記自局アドレス検出信号の入
力を受けて、通信処理速度を制御するための通信速度モ
ード信号を生成して、前記通信処理部に出力する通信速
度制御部と、 前記第１のスタンバイモード信号および前記第２のスタ
ンバイモード信号の論理和信号を出力するＯＲ回路と、 を備えて構成され、スタンバイモード時において、前記
ＯＲ回路による論理和信号の制御作用により、前記ドラ
イバ回路に対する電源供給が停止され、前記レシーバ回
路に対する電流供給が、前記スタートビット検出可能な
範囲の電流量に抑制制御されるとともに、前記第１のス
タンバイモード信号の制御作用により、前記発振制御部
の内部クロックの発振出力が停止され、且つ前記通信処
理部において、前記通信速度モード信号により通信処理
速度が低速モードに設定制御されることを特徴とする通
信制御装置。 - 【請求項３】 前記レシーバ回路が、前記伝送路の通信
データを入力して、当該通信データの正極側入力と負極
側入力とのレベルを比較して出力する差動回路と、 前記スタンバイモード信号により制御されて、前記差動
回路に対する電流制御作用を行うバイアス回路と、 前記差動回路の比較出力信号を入力して前記受信データ
として出力する出力回路と、 を備えて構成される請求項１又は２記載の通信制御装
置。 - 【請求項４】 前記バイアス回路が、前記スタンバイモ
ード信号を反転して出力する第１のインバータと、 前記第１のインバータの出力を反転して出力する第２の
インバータと、 ソースが高電位電源に接続され、ゲートおよびドレイン
が第１の節点に接続される第１のＰＭＯＳトランジスタ
と、 ドレインが第１の抵抗を介して前記第１の節点に接続さ
れ、ゲートが前記第１のインバータの出力端に接続され
る第１のＮＭＯＳトランジスタと、 ドレインが第２の抵抗を介して前記第１の節点に接続さ
れ、ゲートが前記第２のインバータの出力端に接続され
る第２のＮＭＯＳトランジスタと、 ドレインおよびゲートが前記第１および第２のＮＭＯＳ
トランジスタのソースに共通接続され、ソースが低電位
電源に接続される第３のＮＭＯＳトランジスタと、を備
えて構成され、 前記差動回路が、ソースが前記高電位電源に接続され、
ゲートが前記第１の節点に接続される第２のＰＭＯＳト
ランジスタと、 ソースが前記第２のＰＭＯＳトランジスタのドレインに
接続され、ゲートが前記通信データの負極側入力に接続
される第３のＰＭＯＳトランジスタと、 ソースが前記第２のＰＭＯＳトランジスタのドレインに
接続され、ゲートが前記通信データの正極側入力に接続
される第４のＰＭＯＳトランジスタと、 ドレインおよびゲートが、前記第３のＰＭＯＳトランジ
スタのドレインに接続され、ソースが前記低電位電源に
接続される第４のＮＭＯＳトランジスタと、 ドレインが、前記第４のＰＭＯＳトランジスタのドレイ
ンに接続され、ゲートが前記第４のＮＭＯＳトランジス
タのゲートに接続されて、ソースが前記低電位電源に接
続される第５のＮＭＯＳトランジスタと、を備えて構成
されて、 前記出力回路が、ソースが前記高電位電源に接続され、
ゲートが前記第１の節点に接続される第５のＰＭＯＳト
ランジスタと、 ドレインが、前記第５のＰＭＯＳトランジスタのドレイ
ンに接続され、ゲートが前記第５のＮＭＯＳトランジス
タのドレインに接続されて、ソースが前記低電位電源に
接続される第６のＮＭＯＳトランジスタと、 前記第５のＰＭＯＳトランジスタのドレインと、前記第
６のＮＭＯＳトランジスタのドレインとの接続点の信号
を反転して、前記受信データとして出力する第３のイン
バータとを備えて構成される請求項３記載の通信制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266943A JP2758865B2 (ja) | 1995-10-16 | 1995-10-16 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266943A JP2758865B2 (ja) | 1995-10-16 | 1995-10-16 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116590A JPH09116590A (ja) | 1997-05-02 |
| JP2758865B2 true JP2758865B2 (ja) | 1998-05-28 |
Family
ID=17437846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7266943A Expired - Lifetime JP2758865B2 (ja) | 1995-10-16 | 1995-10-16 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758865B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003096651A1 (fr) * | 2002-05-14 | 2003-11-20 | Fujitsu Limited | Circuit de commande de vitesse de communication, substrat de commande de vitesse de communication, et appareil de traitement d'informations |
-
1995
- 1995-10-16 JP JP7266943A patent/JP2758865B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09116590A (ja) | 1997-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980210 |