JP2758549B2 - Ｍｏｓシフト回路装置 - Google Patents
Ｍｏｓシフト回路装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳシフト回路装
置に関し、特に多種のシフト、回転機能を有するＭＯＳ
シフト回路に関する。
置に関し、特に多種のシフト、回転機能を有するＭＯＳ
シフト回路に関する。
【０００２】
【従来の技術】図８は従来の例えば４ビットのＭＯＳバ
レルシフタを示す図である。図において、３は外部から
４ビットデータを入力する第１バスであり、上位ビット
から３ａ，３ｂ，３ｃ，３ｄが対応する。４はデータが
補正できる第２バスであり、上位ビットから４ａ，４
ｂ，４ｃ，４ｄが対応する。６はシフト量を示すシフト
量バス、７はシフト量をデコードし、０ビットシフト線
７ａ、１ビットシフト線７ｂ、２ビットシフト線７ｃ、
３ビットシフト線７ｄに振り分けるデコーダ、９は外部
へデータを出力する出力バスであり、上位ビットから９
ａ，９ｂ，９ｃ，９ｄが対応する。８はＭＯＳトランジ
スタ８ａａ〜８ｅｄで構成される４行×４列のＭＯＳト
ランジスタアレイ。このＭＯＳトランジスタアレイ８は
行方向に出力バス９がＭＯＳトランジスタのドレインに
接続、列方向にシフト線がゲートに接続、また、それぞ
れのソースには第１バス３の全４ビットと第２バス４の
最下位ビットを除く各ビット線が階段状に接続されたも
のである。
レルシフタを示す図である。図において、３は外部から
４ビットデータを入力する第１バスであり、上位ビット
から３ａ，３ｂ，３ｃ，３ｄが対応する。４はデータが
補正できる第２バスであり、上位ビットから４ａ，４
ｂ，４ｃ，４ｄが対応する。６はシフト量を示すシフト
量バス、７はシフト量をデコードし、０ビットシフト線
７ａ、１ビットシフト線７ｂ、２ビットシフト線７ｃ、
３ビットシフト線７ｄに振り分けるデコーダ、９は外部
へデータを出力する出力バスであり、上位ビットから９
ａ，９ｂ，９ｃ，９ｄが対応する。８はＭＯＳトランジ
スタ８ａａ〜８ｅｄで構成される４行×４列のＭＯＳト
ランジスタアレイ。このＭＯＳトランジスタアレイ８は
行方向に出力バス９がＭＯＳトランジスタのドレインに
接続、列方向にシフト線がゲートに接続、また、それぞ
れのソースには第１バス３の全４ビットと第２バス４の
最下位ビットを除く各ビット線が階段状に接続されたも
のである。
【０００３】次に動作について説明する。図の構成にお
いて例えば「１００１」というデータを３ビット左シフ
トする場合、第１バス３にデータを入力し、第２バス４
の全ビットを「０」に設定する。また、シフト量の３が
シフト量バス６に与えられ、デコーダ７によって、３ビ
ットシフトを示すシフト線７ｄが選択される。ＭＯＳト
ランジスタアレイ８のうち、シフト線７ｄがゲートに接
続されるＭＯＳトランジスタ８ｄａ，８ｄｂ，８ｄｃ，
８ｄｄが「ＯＮ」になり、出力バス９より出力データ
「１０００」が得られる。
いて例えば「１００１」というデータを３ビット左シフ
トする場合、第１バス３にデータを入力し、第２バス４
の全ビットを「０」に設定する。また、シフト量の３が
シフト量バス６に与えられ、デコーダ７によって、３ビ
ットシフトを示すシフト線７ｄが選択される。ＭＯＳト
ランジスタアレイ８のうち、シフト線７ｄがゲートに接
続されるＭＯＳトランジスタ８ｄａ，８ｄｂ，８ｄｃ，
８ｄｄが「ＯＮ」になり、出力バス９より出力データ
「１０００」が得られる。
【０００４】次に、データを回転させる場合について記
述する。ここで、ｍビットのデータを左方向にｎビット
回転させるとは、データをｎビット左シフトさせ、該シ
フトにより、ｍビットのデータのビット幅からあふれて
しまった上位ｎビットのデータと、ｎビット左シフトさ
れたｍビットのデータとを加算することである。例え
ば、「１００１」というデータを３ビット回転する場
合、第１バス３と第２バス４の両方にデータを入力す
る。また、シフト量の３がシフト量バス６に与えられ、
デコーダ７によって、３ビットシフトを示すシフト線７
ｄが選択される。ＭＯＳトランジスタアレイ８のうち、
シフト線７ｄがゲートに接続されるＭＯＳトランジスタ
８ｄａ，８ｄｂ，８ｄｃ，８ｄｄが「ＯＮ」になり、出
力バス９より出力データ「１１００」が得られる。
述する。ここで、ｍビットのデータを左方向にｎビット
回転させるとは、データをｎビット左シフトさせ、該シ
フトにより、ｍビットのデータのビット幅からあふれて
しまった上位ｎビットのデータと、ｎビット左シフトさ
れたｍビットのデータとを加算することである。例え
ば、「１００１」というデータを３ビット回転する場
合、第１バス３と第２バス４の両方にデータを入力す
る。また、シフト量の３がシフト量バス６に与えられ、
デコーダ７によって、３ビットシフトを示すシフト線７
ｄが選択される。ＭＯＳトランジスタアレイ８のうち、
シフト線７ｄがゲートに接続されるＭＯＳトランジスタ
８ｄａ，８ｄｂ，８ｄｃ，８ｄｄが「ＯＮ」になり、出
力バス９より出力データ「１１００」が得られる。
【０００５】
【発明が解決しようとする課題】以上のように構成され
たバレルシフタでは、左方向のシフトまたは回転は実行
可能であるが、右方向のシフトまたは回転を実行するに
は、第１バス３と第２バス４の接続を入れ換えたバレル
シフタがもう１組必要である。このために、回路構成も
複雑になり、ＭＯＳトランジスタ数も増え、マスタパタ
ーン上の使用面積も大きくなるという問題があった。
たバレルシフタでは、左方向のシフトまたは回転は実行
可能であるが、右方向のシフトまたは回転を実行するに
は、第１バス３と第２バス４の接続を入れ換えたバレル
シフタがもう１組必要である。このために、回路構成も
複雑になり、ＭＯＳトランジスタ数も増え、マスタパタ
ーン上の使用面積も大きくなるという問題があった。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、マスクパターン上の使用面積
を増加させることなく、多種のシフト、回転が可能なシ
フト回路を得ることを目的とする。
るためになされたもので、マスクパターン上の使用面積
を増加させることなく、多種のシフト、回転が可能なシ
フト回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るＭＯＳシ
フト回路装置は、外部からデータが入力される入力バ
ス、入力バスを動作に応じて第１バス、第２バスのそれ
ぞれを接続するか開放するか選択可能なバス切り換え回
路装置、第１バス、第２バスのそれぞれのデータを操作
するデータ補正回路装置、シフト量と方向ともにデコー
ドするデコーダ、外部へデータを出力する出力バス、行
数が入力バスのビット数行、列数が入力バスのビット数
＋１列の構成で、行方向に出力バスをＭＯＳトランジス
タのソースに接続、列方向にシフト線をゲートに接続
し、それぞれのソースには第１バスの全ビット線及び第
２バスの全ビット線が階段上に接続されたＭＯＳトラン
ジスタアレイ、より構成され、左、右の両方向に複数ビ
ットシフトができることを特徴とする。
フト回路装置は、外部からデータが入力される入力バ
ス、入力バスを動作に応じて第１バス、第２バスのそれ
ぞれを接続するか開放するか選択可能なバス切り換え回
路装置、第１バス、第２バスのそれぞれのデータを操作
するデータ補正回路装置、シフト量と方向ともにデコー
ドするデコーダ、外部へデータを出力する出力バス、行
数が入力バスのビット数行、列数が入力バスのビット数
＋１列の構成で、行方向に出力バスをＭＯＳトランジス
タのソースに接続、列方向にシフト線をゲートに接続
し、それぞれのソースには第１バスの全ビット線及び第
２バスの全ビット線が階段上に接続されたＭＯＳトラン
ジスタアレイ、より構成され、左、右の両方向に複数ビ
ットシフトができることを特徴とする。
【０００８】また、前記データ補正回路装置は、バスの
データを全ビット「０」、または、入力バスの最上位ビ
ットと同じ値に拡張する機能を有するので、論理シフ
ト、算術シフトの両動作が可能なことを特徴とする。
データを全ビット「０」、または、入力バスの最上位ビ
ットと同じ値に拡張する機能を有するので、論理シフ
ト、算術シフトの両動作が可能なことを特徴とする。
【０００９】
【作用】この発明におけるＭＯＳシフト回路装置では、
シフトの種類に応じて、シフト量及びシフト方向を切り
換え、出力されるデータのビット位置を調節する。
シフトの種類に応じて、シフト量及びシフト方向を切り
換え、出力されるデータのビット位置を調節する。
【００１０】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、４ビットＭＯＳシフト回路装置を
示すものであり、１は外部から４ビットデータが入力さ
れる入力バス、２は入力バス１を第１バス３か第２バス
４に接続を切り換える、或いは第１バス３と第２バス４
の両方に接続するバス切り換え回路装置、５は第１バス
３または第２バス４の全ビット「０」、または入力バス
の最上位ビットと同じ値に拡張するデータ補正回路装
置、６はシフト量を示すシフト量バス、７はシフト量と
シフト方向をデコードし、シフト線７ａ〜７ｅに振り分
けるデコーダ、８はＭＯＳトランジスタ８ａａ〜８ｅｅ
で構成される４行×５列のＭＯＳトランジスタアレイ。
このＭＯＳトランジスタアレイ８は行方向に出力バス９
がＭＯＳトランジスタのドレインに接続、列方向にシフ
ト線がゲートに継続、また、それぞれのソースには第１
バス３の４ビットと第２バス４の４ビット線が階段状に
接続されたものである。なお、デコーダ８によるシフト
量とシフト線８ａ〜８ｅの関係を図２に示す。
する。図１において、４ビットＭＯＳシフト回路装置を
示すものであり、１は外部から４ビットデータが入力さ
れる入力バス、２は入力バス１を第１バス３か第２バス
４に接続を切り換える、或いは第１バス３と第２バス４
の両方に接続するバス切り換え回路装置、５は第１バス
３または第２バス４の全ビット「０」、または入力バス
の最上位ビットと同じ値に拡張するデータ補正回路装
置、６はシフト量を示すシフト量バス、７はシフト量と
シフト方向をデコードし、シフト線７ａ〜７ｅに振り分
けるデコーダ、８はＭＯＳトランジスタ８ａａ〜８ｅｅ
で構成される４行×５列のＭＯＳトランジスタアレイ。
このＭＯＳトランジスタアレイ８は行方向に出力バス９
がＭＯＳトランジスタのドレインに接続、列方向にシフ
ト線がゲートに継続、また、それぞれのソースには第１
バス３の４ビットと第２バス４の４ビット線が階段状に
接続されたものである。なお、デコーダ８によるシフト
量とシフト線８ａ〜８ｅの関係を図２に示す。
【００１１】上記のように構成されたＭＯＳシフト回路
装置において、図３に例として入力データが「１００
１」の場合の左方向３ビット論理シフトまたは左方向３
ビット算術シフトのデータの流れを示す。入力バス１
は、バス切り換え回路装置２によって、第１バス３に接
続され、第１バス３のデータは「１００１」になる。同
時に、第２バス４は、データ補正回路装置５によって、
「００００」に設定される。そして、シフト量の３がシ
フト量バス６に与えられ、デコーダ７によって、シフト
線７ｄが選択される。ＭＯＳトランジスタアレイ８のう
ち、シフト線７ｄがゲート接続されるＭＯＳトランジス
タ８ｄａ，８ｄｂ，８ｄｃ，８ｄｄが「ＯＮ」になり、
出力バス９により出力データ「１０００」が得られる。
装置において、図３に例として入力データが「１００
１」の場合の左方向３ビット論理シフトまたは左方向３
ビット算術シフトのデータの流れを示す。入力バス１
は、バス切り換え回路装置２によって、第１バス３に接
続され、第１バス３のデータは「１００１」になる。同
時に、第２バス４は、データ補正回路装置５によって、
「００００」に設定される。そして、シフト量の３がシ
フト量バス６に与えられ、デコーダ７によって、シフト
線７ｄが選択される。ＭＯＳトランジスタアレイ８のう
ち、シフト線７ｄがゲート接続されるＭＯＳトランジス
タ８ｄａ，８ｄｂ，８ｄｃ，８ｄｄが「ＯＮ」になり、
出力バス９により出力データ「１０００」が得られる。
【００１２】また、図４に例として入力データが「１０
０１」の場合の左方向３ビット回転のデータの流れを示
す。入力バス１は、バス切り換え回路装置２によって、
第１バス３と第２バス４の両方に接続され、第１バス３
と第２バス４のデータは共に「１００１」になる。そし
て、シフト量の３がシフト量バス６に与えられ、デコー
ダ７によって、シフト線７ｄが選択される。ＭＯＳトラ
ンジスタアレイ８のうち、シフト線７ｄがゲート接続さ
れるＭＯＳトランジスタ８ｄａ，８ｄｂ，８ｄｃ，８ｄ
ｄが「ＯＮ」になり、出力バス９より出力データ「１１
００」が得られる。
０１」の場合の左方向３ビット回転のデータの流れを示
す。入力バス１は、バス切り換え回路装置２によって、
第１バス３と第２バス４の両方に接続され、第１バス３
と第２バス４のデータは共に「１００１」になる。そし
て、シフト量の３がシフト量バス６に与えられ、デコー
ダ７によって、シフト線７ｄが選択される。ＭＯＳトラ
ンジスタアレイ８のうち、シフト線７ｄがゲート接続さ
れるＭＯＳトランジスタ８ｄａ，８ｄｂ，８ｄｃ，８ｄ
ｄが「ＯＮ」になり、出力バス９より出力データ「１１
００」が得られる。
【００１３】また、図５に例として入力データが「１０
０１」の場合の右方向３ビット論理シフトのデータの流
れを示す。入力バス１は、バス切り換え回路装置２によ
って、第２バス４に接続され、第２バス４のデータは
「１００１」になる。同時に、第１バス３は、データ補
正回路装置５によって、「００００」に設定される。そ
して、シフト量の３がシフト量バス６に与えられ、デコ
ーダ７によって、シフト線７ｂが選択される。ＭＯＳト
ランジスタアレイ８のうち、シフト線７ｂがゲート接続
されるＭＯＳトランジスタ８ｂａ，８ｂｂ，８ｂｃ，８
ｂｄが「ＯＮ」になり、出力バス９より出力データ「０
００１」が得られる。
０１」の場合の右方向３ビット論理シフトのデータの流
れを示す。入力バス１は、バス切り換え回路装置２によ
って、第２バス４に接続され、第２バス４のデータは
「１００１」になる。同時に、第１バス３は、データ補
正回路装置５によって、「００００」に設定される。そ
して、シフト量の３がシフト量バス６に与えられ、デコ
ーダ７によって、シフト線７ｂが選択される。ＭＯＳト
ランジスタアレイ８のうち、シフト線７ｂがゲート接続
されるＭＯＳトランジスタ８ｂａ，８ｂｂ，８ｂｃ，８
ｂｄが「ＯＮ」になり、出力バス９より出力データ「０
００１」が得られる。
【００１４】また、図６に例として入力データが「１０
０１」の場合の右方向３ビット算術シフトのデータの流
れを示す。入力バス１は、バス切り換え回路装置２によ
って、第２バス４に接続され、第２バス４のデータは
「１００１」になる。同時に、第１バス３は、データ補
正回路装置５によって、入力バス１の最上位ビットの値
「１」が拡張され、「１１１１」に設定される。そし
て、シフト量の３がシフト量バス６に与えられ、デコー
ダ７によって、シフト線７ｂが選択される。ＭＯＳトラ
ンジスタアレイ８のうち、シフト線７ｂがゲート接続さ
れるＭＯＳトランジスタ８ｂａ，８ｂｂ，８ｂｃ，８ｂ
ｄが「ＯＮ」になり、出力バス９より出力データ「１１
１１」が得られる。
０１」の場合の右方向３ビット算術シフトのデータの流
れを示す。入力バス１は、バス切り換え回路装置２によ
って、第２バス４に接続され、第２バス４のデータは
「１００１」になる。同時に、第１バス３は、データ補
正回路装置５によって、入力バス１の最上位ビットの値
「１」が拡張され、「１１１１」に設定される。そし
て、シフト量の３がシフト量バス６に与えられ、デコー
ダ７によって、シフト線７ｂが選択される。ＭＯＳトラ
ンジスタアレイ８のうち、シフト線７ｂがゲート接続さ
れるＭＯＳトランジスタ８ｂａ，８ｂｂ，８ｂｃ，８ｂ
ｄが「ＯＮ」になり、出力バス９より出力データ「１１
１１」が得られる。
【００１５】また、図７に例として入力データが「１０
０１」の場合の右方向３ビット回転のデータの流れを示
す。入力バス１は、第１バス３と第２バス４の両方に接
続され、第１バス３と第２バス４のデータは共に「１０
０１」になる。そして、シフト量の３がシフト量バス６
に与えられ、デコーダ７によって、シフト線７ｂが選択
される。ＭＯＳトランジスタアレイ８のうち、シフト線
７ｂがゲート接続されるＭＯＳトランジスタ８ｂａ，８
ｂｂ，８ｂｃ，８ｂｄが「ＯＮ」になり、出力バス９よ
り出力データ「００１１」が得られる。
０１」の場合の右方向３ビット回転のデータの流れを示
す。入力バス１は、第１バス３と第２バス４の両方に接
続され、第１バス３と第２バス４のデータは共に「１０
０１」になる。そして、シフト量の３がシフト量バス６
に与えられ、デコーダ７によって、シフト線７ｂが選択
される。ＭＯＳトランジスタアレイ８のうち、シフト線
７ｂがゲート接続されるＭＯＳトランジスタ８ｂａ，８
ｂｂ，８ｂｃ，８ｂｄが「ＯＮ」になり、出力バス９よ
り出力データ「００１１」が得られる。
【００１６】
【発明の効果】以上のように、この発明によれば左方向
論理シフト、左方向算術シフト、左方向回転、右方向論
理シフト、右方向算術シフト、右方向回転のを単一の回
路構成で実現したため、ＭＯＳトランジスタ数が減り、
マスクパターン上の使用面積も小さくできる。
論理シフト、左方向算術シフト、左方向回転、右方向論
理シフト、右方向算術シフト、右方向回転のを単一の回
路構成で実現したため、ＭＯＳトランジスタ数が減り、
マスクパターン上の使用面積も小さくできる。
【図１】この発明の一実施例によるＭＯＳ４ビットシフ
ト回路装置の結線図である。
ト回路装置の結線図である。
【図２】この発明の一実施例によるＭＯＳ４ビットシフ
ト回路装置のデコーダの機能を示す図である。
ト回路装置のデコーダの機能を示す図である。
【図３】この発明の一実施例によるＭＯＳ４ビットシフ
ト回路装置の左方向３ビット論理シフトまたは左方向３
ビット算術シフト時のデータの流れを示す図である。
ト回路装置の左方向３ビット論理シフトまたは左方向３
ビット算術シフト時のデータの流れを示す図である。
【図４】この発明の一実施例によるＭＯＳ４ビットシフ
ト回路装置の左方向３ビット回転時のデータの流れを示
す図である。
ト回路装置の左方向３ビット回転時のデータの流れを示
す図である。
【図５】この発明の一実施例によるＭＯＳ４ビットシフ
ト回路装置の右方向３ビット論理シフト時のデータの流
れを示す図である。
ト回路装置の右方向３ビット論理シフト時のデータの流
れを示す図である。
【図６】この発明の一実施例によるＭＯＳ４ビットシフ
ト回路装置の右方向３ビット算術シフト時のデータの流
れを示す図である。
ト回路装置の右方向３ビット算術シフト時のデータの流
れを示す図である。
【図７】この発明の一実施例によるＭＯＳ４ビットシフ
ト回路装置の右方向３ビット回転時のデータの流れを示
す図である。
ト回路装置の右方向３ビット回転時のデータの流れを示
す図である。
【図８】従来のＭＯＳバレルシフタを示す結線図であ
る。
る。
１ 入力バス ２ バス切り換え回路装置 ３ 第１バス ３ａ 第１バス第３ビット線 ３ｂ 第１バス第２ビット線 ３ｃ 第１バス第１ビット線 ３ｄ 第１バス第０ビット線 ４ 第２バス ４ａ 第２バス第３ビット線 ４ｂ 第２バス第２ビット線 ４ｃ 第２バス第１ビット線 ４ｄ 第２バス第０ビット線 ５ データ補正回路装置 ６ シフト量バス ７ デコーダ ７ａ〜７ｅ シフト線 ８ ＭＯＳトランジスタアレイ ８ａａ〜８ｅｄ ＭＯＳトランジスタ ９ 出力バス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/00
Claims (2)
- 【請求項１】 外部からデータが入力される入力バス、
入力バスを動作に応じて第１バス、第２バスのそれぞれ
を接続するか開放するか選択可能なバス切り換え回路装
置、第１バス、第２バスのそれぞれのデータを操作する
補正回路装置、シフト量と方向ともにデコードするデコ
ーダ、外部へデータを出力する出力バス、行数が入力バ
スのビット行数、列数が入力バスのビット数＋１列の構
成で、行方向に出力バスをＭＯＳトランジスタのソース
に接続、列方向にシフト線をゲートに接続し、それぞれ
のソースには第１バスの全ビット線及び第２バスの全ビ
ット線が階段上に接続されたＭＯＳトランジスタアレ
イ、より構成され、左、右の両方向に複数ビットシフト
ができることを特徴とするＭＯＳシフト回路装置。 - 【請求項２】 データ補正回路装置は、バスのデータを
全ビット「０」、または、入力バスの最上位ビットと同
じ値に拡張する機能を有するので、論理シフト、算術シ
フトの両動作が可能なことを特徴とする請求項第１項記
載のＭＯＳシフト回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164620A JP2758549B2 (ja) | 1993-07-02 | 1993-07-02 | Ｍｏｓシフト回路装置 |
| US08/265,874 US5477477A (en) | 1993-07-02 | 1994-06-27 | Data shifting circuit by utilizing MOS barrel shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164620A JP2758549B2 (ja) | 1993-07-02 | 1993-07-02 | Ｍｏｓシフト回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0721011A JPH0721011A (ja) | 1995-01-24 |
| JP2758549B2 true JP2758549B2 (ja) | 1998-05-28 |
Family
ID=15796663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5164620A Expired - Lifetime JP2758549B2 (ja) | 1993-07-02 | 1993-07-02 | Ｍｏｓシフト回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5477477A (ja) |
| JP (1) | JP2758549B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5652718A (en) * | 1995-05-26 | 1997-07-29 | National Semiconductor Corporation | Barrel shifter |
| US5941937A (en) * | 1996-10-29 | 1999-08-24 | Matsushita Electric Industrial Co., Ltd. | Layout structure for barrel shifter with decode circuit |
| US5995579A (en) * | 1996-12-19 | 1999-11-30 | Vlsi Technology, Inc. | Barrel shifter, circuit and method of manipulating a bit pattern |
| US6078937A (en) | 1996-12-19 | 2000-06-20 | Vlsi Technology, Inc. | Barrel shifter, circuit and method of manipulating a bit pattern |
| DE102021205327A1 (de) * | 2021-05-26 | 2022-12-01 | Robert Bosch Gesellschaft mit beschränkter Haftung | Speichervorrichtung und Verfahren zum Verschieben von Speicherwerten |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2556612B2 (ja) * | 1990-08-29 | 1996-11-20 | 日本電気アイシーマイコンシステム株式会社 | バレルシフタ回路 |
-
1993
- 1993-07-02 JP JP5164620A patent/JP2758549B2/ja not_active Expired - Lifetime
-
1994
- 1994-06-27 US US08/265,874 patent/US5477477A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5477477A (en) | 1995-12-19 |
| JPH0721011A (ja) | 1995-01-24 |
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