JP2758194B2 - パケット通信装置 - Google Patents
パケット通信装置Info
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- JP2758194B2 JP2758194B2 JP5052189A JP5052189A JP2758194B2 JP 2758194 B2 JP2758194 B2 JP 2758194B2 JP 5052189 A JP5052189 A JP 5052189A JP 5052189 A JP5052189 A JP 5052189A JP 2758194 B2 JP2758194 B2 JP 2758194B2
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02A—TECHNOLOGIES FOR ADAPTATION TO CLIMATE CHANGE
- Y02A30/00—Adapting or protecting infrastructure or their operation
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- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は音声，データ，画像などの各種通信情報をパ
ケット形式で通信するパケット通信装置に関するもので
ある。
ケット形式で通信するパケット通信装置に関するもので
ある。
（従来の技術） 音声，データ，画像などの各種情報端末から発生する
情報をパケット化して送信するパケット通信装置は、一
般的に、第７図のブロック図に示すように、高速データ
端末９−１、低速データ端末９−２、音声端末９−３等
の各情報端末にそれぞれ対応した端末インタフェース10
−１〜10−３と、多重化回線13との回線インタフェース
12と、各端末インタフェース10−１〜10−３と回線イン
タフェース12とを結ぶ高速パケットバス11とを有してい
る。この構成では、各端末９−１〜９−３で発生した情
報はそれぞれ対応する端末インタフェース10−１〜10−
３で所定情報単位に分解された後、相手宛先情報等が付
加されて１通信単位のパケットとして組立てられ、高速
パケットバス11を介して回線インタフェース12に入力さ
れる。回線インタフェース12は入力されたパケットの相
手宛先情報によってその相手宛先につながる多重化回線
13を選択し、当該パケットを多重化回線13に時分割して
送信する。
情報をパケット化して送信するパケット通信装置は、一
般的に、第７図のブロック図に示すように、高速データ
端末９−１、低速データ端末９−２、音声端末９−３等
の各情報端末にそれぞれ対応した端末インタフェース10
−１〜10−３と、多重化回線13との回線インタフェース
12と、各端末インタフェース10−１〜10−３と回線イン
タフェース12とを結ぶ高速パケットバス11とを有してい
る。この構成では、各端末９−１〜９−３で発生した情
報はそれぞれ対応する端末インタフェース10−１〜10−
３で所定情報単位に分解された後、相手宛先情報等が付
加されて１通信単位のパケットとして組立てられ、高速
パケットバス11を介して回線インタフェース12に入力さ
れる。回線インタフェース12は入力されたパケットの相
手宛先情報によってその相手宛先につながる多重化回線
13を選択し、当該パケットを多重化回線13に時分割して
送信する。
ところでこのようなパケット通信装置においては、各
端末９−１〜９−３からの通信情報が一定時間内に集中
して発生すると、パケット通信装置内でいわゆるパケッ
トの輻輳が生じる。そこで、従来から一般に、回線イン
タフェース12内にパケットを待ち行列として格納するバ
ッファを設け、このバッファによって輻輳を回避する手
段が講じられている。
端末９−１〜９−３からの通信情報が一定時間内に集中
して発生すると、パケット通信装置内でいわゆるパケッ
トの輻輳が生じる。そこで、従来から一般に、回線イン
タフェース12内にパケットを待ち行列として格納するバ
ッファを設け、このバッファによって輻輳を回避する手
段が講じられている。
このバッファの構成としては、第８図（ａ）に示すよ
うに１つのバッファBF1を設け、入力されたパケットP1
〜P4を入力順に格納し、また入力順に出力する形式のも
のと、同図（ｂ）に示すように複数のバッファBF1〜BF3
と、パケットP1〜P4の優先度に応じて入力パケットを分
配するデマルチプレクサDMPXと、パケットの優先度に応
じて出力パケットを選択するマルチプレクサMPXとを設
け、例えば優先度が高いパケットP1,P4についてはバッ
ファBF1に格納して優先的に送信し、優先度が低いパケ
ットP2,P3についてはバッファBF2,BF3にその優先度別に
格納し、最も優先度が高いパケットP1,P4の送信が終わ
ってからその下位の優先度のパケットP2,P3を送信する
形式のものとがある。
うに１つのバッファBF1を設け、入力されたパケットP1
〜P4を入力順に格納し、また入力順に出力する形式のも
のと、同図（ｂ）に示すように複数のバッファBF1〜BF3
と、パケットP1〜P4の優先度に応じて入力パケットを分
配するデマルチプレクサDMPXと、パケットの優先度に応
じて出力パケットを選択するマルチプレクサMPXとを設
け、例えば優先度が高いパケットP1,P4についてはバッ
ファBF1に格納して優先的に送信し、優先度が低いパケ
ットP2,P3についてはバッファBF2,BF3にその優先度別に
格納し、最も優先度が高いパケットP1,P4の送信が終わ
ってからその下位の優先度のパケットP2,P3を送信する
形式のものとがある。
ところで一方において、パケット通信装置で取扱う通
信情報の性質としては、音声のように伝送遅延やパケッ
トの時間的な逆転が生じると、情報自体としての価値が
損われてしまう即時性を必要とする情報と、データ端末
等からのデータのようにパケットが欠落すると、情報全
体の意味が損われることになるため、このことを防ぐた
めに低い廃棄性が要求される情報とに大別される。従っ
て、第８図（ａ），（ｂ）のようなバッファを用いて輻
輳を回避する場合でも、このような即時性や廃棄性を満
足するようにパケット待ち行列の入出力制御を行う必要
がある。
信情報の性質としては、音声のように伝送遅延やパケッ
トの時間的な逆転が生じると、情報自体としての価値が
損われてしまう即時性を必要とする情報と、データ端末
等からのデータのようにパケットが欠落すると、情報全
体の意味が損われることになるため、このことを防ぐた
めに低い廃棄性が要求される情報とに大別される。従っ
て、第８図（ａ），（ｂ）のようなバッファを用いて輻
輳を回避する場合でも、このような即時性や廃棄性を満
足するようにパケット待ち行列の入出力制御を行う必要
がある。
ところが、第８図（ａ）のようなバッファ構成では、
パケットをその入力順にしか出力できないため、即時性
のある情報を先に出力することができない。一方、第８
図（ｂ）のようなバッファ構成では、即時性の高い情報
の優先度を高くしておくことにより、他の情報に対して
優先して出力することができるため、即時性は保証する
ことができる。しかし、優先度の低い情報についてはパ
ケットの滞留数が多くても優先度の高い情報が優先され
るため、パケットの滞留数が益々増加してオーバーフロ
ーを招いたり、許容限度以上の伝送遅延が生じるという
問題がある、すななち、第８図（ｂ）のバッファ構成で
は、優先度別のバッファにおけるパケットの滞留数とは
無関係に単に優先度別にパケットの出力順を決定してい
るため、各種情報端末の通信情報が一時的に集中する
と、優先度の低いパケットの伝送遅延が大きくなったう
え、オーバーフローが生じ易くなる。そして、オーバー
フローした後に到着したパケットは廃棄されてしまい、
その伝送品質が低下するという問題がある。
パケットをその入力順にしか出力できないため、即時性
のある情報を先に出力することができない。一方、第８
図（ｂ）のようなバッファ構成では、即時性の高い情報
の優先度を高くしておくことにより、他の情報に対して
優先して出力することができるため、即時性は保証する
ことができる。しかし、優先度の低い情報についてはパ
ケットの滞留数が多くても優先度の高い情報が優先され
るため、パケットの滞留数が益々増加してオーバーフロ
ーを招いたり、許容限度以上の伝送遅延が生じるという
問題がある、すななち、第８図（ｂ）のバッファ構成で
は、優先度別のバッファにおけるパケットの滞留数とは
無関係に単に優先度別にパケットの出力順を決定してい
るため、各種情報端末の通信情報が一時的に集中する
と、優先度の低いパケットの伝送遅延が大きくなったう
え、オーバーフローが生じ易くなる。そして、オーバー
フローした後に到着したパケットは廃棄されてしまい、
その伝送品質が低下するという問題がある。
（発明が解決しようとする課題） 上記のように、従来のパケット通信装置では１乃至複
数のバッファによってパケットの輻輳を回避するように
しているが、パケットの滞留数とは無関係に単にパケッ
トの優先度に応じて出力順序を選択しているだけである
ため、優先度の低いパケットの伝送遅延が大きくなった
うえ、廃棄され易くなり、即時性と廃棄性の両方を満足
する伝送品質が得られないという問題があった。
数のバッファによってパケットの輻輳を回避するように
しているが、パケットの滞留数とは無関係に単にパケッ
トの優先度に応じて出力順序を選択しているだけである
ため、優先度の低いパケットの伝送遅延が大きくなった
うえ、廃棄され易くなり、即時性と廃棄性の両方を満足
する伝送品質が得られないという問題があった。
本発明はこのような問題を解決するためのもので、即
時性と廃棄性の両方を満足する伝送品質が得られるパケ
ット通信装置を提供することを目的とする。
時性と廃棄性の両方を満足する伝送品質が得られるパケ
ット通信装置を提供することを目的とする。
（課題を解決するための手段） 上記目的を達成するため、第１の発明は、 各種通信情報を所定情報単位に分解し、相手宛先情
報、即時性の優先度を示す即時性優先度情報および廃棄
性の優先度を示す廃棄性優先度情報を含む制御情報付加
して固定長のパケットとして組立てて送信するパケット
通信装置であって、 前記即時性優先度情報に対応して設けられ、それぞれ
パケット待ち行列を構成する複数のバッファ手段と、 前記複数のバッファ手段の各バッファ手段の書き込み
パケット数および読み出しパケット数から前記各バッッ
ファ手段毎の滞留パケット数をそれぞれカウントするパ
ケット滞留数カウント手段と、 前記パケット滞留数カウント手段でカウントされた前
記各バッファ手段毎の滞留パケット数と前記各バッファ
手段に対応して設定された複数の第１のスレッショルド
値とをそれぞれ比較して前記各バッファ手段毎の滞留パ
ケット数が前記各第１のスレッショルド値を越えたこと
を示す滞留信号を出力するコンパレータ手段と、 所定クロックに同期して所定値を繰返し加算する出力
制御カウンタ手段と、 前記コンパレータ手段から出力された滞留信号、前記
各バッファ手段からの出力要求および前記出力制御カウ
ンタ手段の計数値に対応して前記各バッファ手段からの
パケットの読み出し頻度をそれぞれ制御する出力制御手
段と を具備することを特徴とする。
報、即時性の優先度を示す即時性優先度情報および廃棄
性の優先度を示す廃棄性優先度情報を含む制御情報付加
して固定長のパケットとして組立てて送信するパケット
通信装置であって、 前記即時性優先度情報に対応して設けられ、それぞれ
パケット待ち行列を構成する複数のバッファ手段と、 前記複数のバッファ手段の各バッファ手段の書き込み
パケット数および読み出しパケット数から前記各バッッ
ファ手段毎の滞留パケット数をそれぞれカウントするパ
ケット滞留数カウント手段と、 前記パケット滞留数カウント手段でカウントされた前
記各バッファ手段毎の滞留パケット数と前記各バッファ
手段に対応して設定された複数の第１のスレッショルド
値とをそれぞれ比較して前記各バッファ手段毎の滞留パ
ケット数が前記各第１のスレッショルド値を越えたこと
を示す滞留信号を出力するコンパレータ手段と、 所定クロックに同期して所定値を繰返し加算する出力
制御カウンタ手段と、 前記コンパレータ手段から出力された滞留信号、前記
各バッファ手段からの出力要求および前記出力制御カウ
ンタ手段の計数値に対応して前記各バッファ手段からの
パケットの読み出し頻度をそれぞれ制御する出力制御手
段と を具備することを特徴とする。
また、第２の発明は、 各種通信情報を所定情報単位に分解し、相手宛先情
報、即時性の優先度を示す即時性優先度情報および廃棄
性の優先度を示す廃棄性優先度情報を含む制御情報付加
して固定長のパケットとして組立てて送信するパケット
通信装置であって、 前記即時性優先度情報に対応して設けられ、それぞれ
パケット待ち行列を構成する複数のバッファ手段と、 前記複数のバッファ手段の各バッファ手段の書き込み
パケット数および読み出しパケット数から前記各バッッ
ファ手段毎の滞留パケット数および前記複数のバッファ
手段の全滞留パケット数をそれぞれカウントするパケッ
ト滞留数カウント手段と、 前記パケット滞留数カウント手段でカウントされた前
記各バッファ手段毎の滞留パケット数と前記各バッファ
手段に対応して設定された複数の第１のスレッショルド
値とをそれぞれ比較して前記各バッファ手段毎の滞留パ
ケット数が前記各第１のスレッショルド値を越えたこと
を示す滞留信号を出力するとともに、前記パケット滞留
数カウント手段によりカウントされた前記複数のバッフ
ァ手段の全滞留パケット数と前記廃棄性の優先度に対応
して設定された複数の第２のスレッショルド値とをそれ
ぞれ比較し、前記複数のバッファ手段の全滞留パケット
数が前記各第２のスレッショルド値をそれぞれ越えたこ
とを示す複数段階の受付禁止信号を出力するコンパレー
タ手段と、 所定クロックに同期して所定値を繰返し加算する出力
制御カウンタ手段と、 前記コンパレータ手段から出力された受付禁止信号、
前記各バッファ手段への入力要求、前記廃棄性優先度情
報および前記即時性優先度情報に対応して前記各バッフ
ァ手段へのパケットの書き込みを制御する入力制御手段
と、 前記コンパレータ手段から出力された滞留信号、前記
各バッファ手段からの出力要求および前記出力制御カウ
ンタ手段の計数値に対応して前記各バッファ手段からの
パケットの読み出し頻度をそれぞれ制御する出力制御手
段と を具備することを特徴とする。
報、即時性の優先度を示す即時性優先度情報および廃棄
性の優先度を示す廃棄性優先度情報を含む制御情報付加
して固定長のパケットとして組立てて送信するパケット
通信装置であって、 前記即時性優先度情報に対応して設けられ、それぞれ
パケット待ち行列を構成する複数のバッファ手段と、 前記複数のバッファ手段の各バッファ手段の書き込み
パケット数および読み出しパケット数から前記各バッッ
ファ手段毎の滞留パケット数および前記複数のバッファ
手段の全滞留パケット数をそれぞれカウントするパケッ
ト滞留数カウント手段と、 前記パケット滞留数カウント手段でカウントされた前
記各バッファ手段毎の滞留パケット数と前記各バッファ
手段に対応して設定された複数の第１のスレッショルド
値とをそれぞれ比較して前記各バッファ手段毎の滞留パ
ケット数が前記各第１のスレッショルド値を越えたこと
を示す滞留信号を出力するとともに、前記パケット滞留
数カウント手段によりカウントされた前記複数のバッフ
ァ手段の全滞留パケット数と前記廃棄性の優先度に対応
して設定された複数の第２のスレッショルド値とをそれ
ぞれ比較し、前記複数のバッファ手段の全滞留パケット
数が前記各第２のスレッショルド値をそれぞれ越えたこ
とを示す複数段階の受付禁止信号を出力するコンパレー
タ手段と、 所定クロックに同期して所定値を繰返し加算する出力
制御カウンタ手段と、 前記コンパレータ手段から出力された受付禁止信号、
前記各バッファ手段への入力要求、前記廃棄性優先度情
報および前記即時性優先度情報に対応して前記各バッフ
ァ手段へのパケットの書き込みを制御する入力制御手段
と、 前記コンパレータ手段から出力された滞留信号、前記
各バッファ手段からの出力要求および前記出力制御カウ
ンタ手段の計数値に対応して前記各バッファ手段からの
パケットの読み出し頻度をそれぞれ制御する出力制御手
段と を具備することを特徴とする。
（作用） 本発明では、優先度別のパケットの滞留数と優先度と
の組合せに応じて各バッファのパケットの出力割合い、
または出力割合いと入力割合いの両方を制御する。すな
わち、パケットの出力に関しては、即時性が高く、かつ
パケットの滞留数が大きいバッファの出力パケット数を
多くして滞留数を早期に減少させ、入力に関しては、パ
ケットの滞留数が大きければ優先度の低いパケットは受
付けないようにし、バッファのオーバーフローを回避す
る。従って、優先度の高い即時性のパケットはさらに高
い出力頻度で出力される。また、滞留数パケット数が大
きくなっていない時に入力された低優先度のパケットに
ついては、高優先度のパケットが短時間で出力完了とな
るため、伝送遅延も大きくならないうちに出力される。
これによって、バッファのオーバーフローを未然に回避
し、かつ即時性と廃棄性の両方を満足する伝送品質を確
保することができる。
の組合せに応じて各バッファのパケットの出力割合い、
または出力割合いと入力割合いの両方を制御する。すな
わち、パケットの出力に関しては、即時性が高く、かつ
パケットの滞留数が大きいバッファの出力パケット数を
多くして滞留数を早期に減少させ、入力に関しては、パ
ケットの滞留数が大きければ優先度の低いパケットは受
付けないようにし、バッファのオーバーフローを回避す
る。従って、優先度の高い即時性のパケットはさらに高
い出力頻度で出力される。また、滞留数パケット数が大
きくなっていない時に入力された低優先度のパケットに
ついては、高優先度のパケットが短時間で出力完了とな
るため、伝送遅延も大きくならないうちに出力される。
これによって、バッファのオーバーフローを未然に回避
し、かつ即時性と廃棄性の両方を満足する伝送品質を確
保することができる。
（実施例） 第１図は本発明によるパケットの通信装置の主要部で
あるバッファ部とその入出力制御部の一実施例を示すブ
ロック図である。図において、１は入力装置部、２は２
−１〜２−４から成る即時性優先度別のバッファ、３は
出力制御部、４は出力制御カウンタ、５はパケット滞留
数カウンタ、６はコンパレータである。
あるバッファ部とその入出力制御部の一実施例を示すブ
ロック図である。図において、１は入力装置部、２は２
−１〜２−４から成る即時性優先度別のバッファ、３は
出力制御部、４は出力制御カウンタ、５はパケット滞留
数カウンタ、６はコンパレータである。
入力制御部１には第２図に示すようなフォーマットの
パケットの中のデータ（DATA）と廃棄性に関する優先度
表示ビットPd（Pd0とPd1とから成る２ビット構成）およ
び即時性に関する優先度表示ビットPr（Pr0とPr1とから
成る２ビット構成）が入力されると共に、図示しない端
末からの入力要求Reqが入力される。また、コンパレー
タ６からパケット廃棄指示信号Pdspが入力された、パケ
ットの入力要求を行った端末に対しては該パケットの受
付が可能である時のみ入力許可信号ACKが出力される。
また、パケットの受付を行った時はパケット入力パルス
Pinが出力され、カウンタ５に入力されると共に、受付
けられたパケットはその即時性優先度表示ビットPr0,Pr
1の内容に対応した優先度のバッファ２−１〜２−４に
転送されて格納される。なお、第２図のパケットのフォ
ーマットにおいて、DLAは転送先アドレス、ACNはパケッ
トを送信した端末インタフェースと回線インタフェース
間の伝送路を生成するためのアクセスチャンネル番号、
CKは誤り表示ビットである。
パケットの中のデータ（DATA）と廃棄性に関する優先度
表示ビットPd（Pd0とPd1とから成る２ビット構成）およ
び即時性に関する優先度表示ビットPr（Pr0とPr1とから
成る２ビット構成）が入力されると共に、図示しない端
末からの入力要求Reqが入力される。また、コンパレー
タ６からパケット廃棄指示信号Pdspが入力された、パケ
ットの入力要求を行った端末に対しては該パケットの受
付が可能である時のみ入力許可信号ACKが出力される。
また、パケットの受付を行った時はパケット入力パルス
Pinが出力され、カウンタ５に入力されると共に、受付
けられたパケットはその即時性優先度表示ビットPr0,Pr
1の内容に対応した優先度のバッファ２−１〜２−４に
転送されて格納される。なお、第２図のパケットのフォ
ーマットにおいて、DLAは転送先アドレス、ACNはパケッ
トを送信した端末インタフェースと回線インタフェース
間の伝送路を生成するためのアクセスチャンネル番号、
CKは誤り表示ビットである。
次に出力制御部３には、優先度表示ビットPr0,Pr1で
表現される４段階の優先度Pr1〜Pr4（但し、Pr1＞Pr2＞
Pr3＞Pr4）にそれぞれ対応したバッファ２−１〜２−４
からのパケット出力要求信号Req（Pr1）〜Req（Pr4）お
よびパケットデータPD（Pr1）〜PD（Pr4）が入力される
と共に、各バッファ２−１〜２−４に対して出力許可信
号ACK（Pr1）〜ACK（Pr4）を出力する。また、出力制御
カウンタ４からはバッファ２−１〜２−４に格納された
パケットを16通りの出力パターンで出力するための４ビ
ット構成のカウント値Ｑが入力され、さらにコンパレー
タ６からは各バッファ２−１〜２−４におけるパケット
の滞留数がバッファ毎（優先度別）に定めた閾値Thr1〜
Thr4を越えたことを示すバッファ滞留信号Utr1〜Utr4が
入力される。
表現される４段階の優先度Pr1〜Pr4（但し、Pr1＞Pr2＞
Pr3＞Pr4）にそれぞれ対応したバッファ２−１〜２−４
からのパケット出力要求信号Req（Pr1）〜Req（Pr4）お
よびパケットデータPD（Pr1）〜PD（Pr4）が入力される
と共に、各バッファ２−１〜２−４に対して出力許可信
号ACK（Pr1）〜ACK（Pr4）を出力する。また、出力制御
カウンタ４からはバッファ２−１〜２−４に格納された
パケットを16通りの出力パターンで出力するための４ビ
ット構成のカウント値Ｑが入力され、さらにコンパレー
タ６からは各バッファ２−１〜２−４におけるパケット
の滞留数がバッファ毎（優先度別）に定めた閾値Thr1〜
Thr4を越えたことを示すバッファ滞留信号Utr1〜Utr4が
入力される。
次に、パケット滞留数カウンタ５は各優先度別のバッ
ファ２−１〜２−４におけるパケットの滞留数と全体の
滞留数を入力制御部１からのパケット入力パルスPinと
出力制御部３からのパケット出力パルスPoutによって計
数するもので、バッファ２−１〜２−４の滞留数はカウ
ント値Qu1〜Qu4としてコンパレータ６に入力され、また
全体の滞留数はカウント値ΣQuとしてコンパレータ６に
入力される。
ファ２−１〜２−４におけるパケットの滞留数と全体の
滞留数を入力制御部１からのパケット入力パルスPinと
出力制御部３からのパケット出力パルスPoutによって計
数するもので、バッファ２−１〜２−４の滞留数はカウ
ント値Qu1〜Qu4としてコンパレータ６に入力され、また
全体の滞留数はカウント値ΣQuとしてコンパレータ６に
入力される。
コンパレータ６はカウンタ５から入力されたカウント
値Qu1〜Qu4と各優先度別に定めた滞留数の閾値Thr1〜Th
r4とを比較し、Qu1＞Thr1,Qu2＞Thr2,Qu3＞Thr3,Qu4＞T
hr4という関係が生じたバッファについてはバッファ滞
留信号Utri（ｉ＝１〜４）を出力する。また、カウント
値ΣQuと廃棄性の優先度別に定めた閾値Thd1〜Thd4（但
し、Thd1＞Thd2＞Thd3＞Thd4）とを比較し、ΣQu＞Thd1
ならば、廃棄性優先度表示ビットpd0〜pd1で表現される
４段階の廃棄性優先度のうち全ての段階のパケット受付
けを禁止する信号Pdsp1を出力し、ΣQu＞Thd2ならば第
３段階までのパケットの受付けを禁止する信号Pdsp2を
出力し、ΣQu＞Thd3ならば第２段階までのパケットの受
付けを禁止する信号Pdsp3を出力し、ΣQu＞Thd4ならば
第１段階（廃棄性優先度が最も高い段階）のパケットの
受付けを禁止する信号Pdsp4を出力する。そしてこれら
に信号Pdspi（ｉ＝１〜４）を入力制御部１に入力す
る。
値Qu1〜Qu4と各優先度別に定めた滞留数の閾値Thr1〜Th
r4とを比較し、Qu1＞Thr1,Qu2＞Thr2,Qu3＞Thr3,Qu4＞T
hr4という関係が生じたバッファについてはバッファ滞
留信号Utri（ｉ＝１〜４）を出力する。また、カウント
値ΣQuと廃棄性の優先度別に定めた閾値Thd1〜Thd4（但
し、Thd1＞Thd2＞Thd3＞Thd4）とを比較し、ΣQu＞Thd1
ならば、廃棄性優先度表示ビットpd0〜pd1で表現される
４段階の廃棄性優先度のうち全ての段階のパケット受付
けを禁止する信号Pdsp1を出力し、ΣQu＞Thd2ならば第
３段階までのパケットの受付けを禁止する信号Pdsp2を
出力し、ΣQu＞Thd3ならば第２段階までのパケットの受
付けを禁止する信号Pdsp3を出力し、ΣQu＞Thd4ならば
第１段階（廃棄性優先度が最も高い段階）のパケットの
受付けを禁止する信号Pdsp4を出力する。そしてこれら
に信号Pdspi（ｉ＝１〜４）を入力制御部１に入力す
る。
第３図は出力制御部３の主要部の詳細構成を示す図で
あって、各バッファ２−１〜２−４のパケットの出力頻
度を読出し専用メモリ（ROM）30に記憶した出力許可信
号ACK（pr1）〜ACK（pr4）によって制御するように構成
されている。
あって、各バッファ２−１〜２−４のパケットの出力頻
度を読出し専用メモリ（ROM）30に記憶した出力許可信
号ACK（pr1）〜ACK（pr4）によって制御するように構成
されている。
ここで、ROM30には、各バッファ２−１〜２−４から
の出力要求信号Req（pri）〜Req（pr4）と、コンパレー
タ６からのバッファ別の滞留信号Utr1〜Utr4と、カウン
タ４のカウント値Ｑが入力されている。このROM30は第
４図に示すように、パケットの出力要求が同時発生する
場合の最大値「４」と滞留信号の発生数の種類「０〜
５」との組合せ数「32」に対応して32個のメモリプレー
ン30−１〜30−32で構成されている。そして、各メモリ
プレーン30−１〜30−32はカウンタ４の最大カウント値
「16」と各バッファ２−１〜２−４に対する出力許可信
号ACK（pr1）〜ACK（pr4）との組合せに対して16行×４
列のアドレスを有しており、列方向のアドレスには斜線
で示す出力許可信号が適宜の割合いで予め格納されてい
る。これらメモリプレーン30−１〜30−32は、各バッフ
ァ２−１〜２−４の出力要求信号Req（pr1）〜Req（pr
4）とバッファ滞留信号Utr1〜Utr4の組合せによってい
ずれか１つが選択される。例えば、滞留信号Utr1〜Utr4
のいずれも発生していないが、全バッファからの出力要
求信号Req（pr1）〜Req（pr4）が発生している時には、
メモリプレーン30−１が選択される。そして、このメモ
リプレーン30−１内の行方向のアドレスがカウンタ４の
カウント値Ｑによって順次に選択され、その列方向のア
ドレスに設定されている出力許可信号ACK（pr1）〜ACK
（pr4）が出力される。例えば、メモリプレーン30−１
の選択状態においては、ACK（pr1）〜ACK（pr4）は9:4:
2:1の割合いで出力される。また、全てのバッファ２−1
2−４から出力要求信号Req（pri）〜Req（pr4）が発生
し、かつバッファ２−４に滞留が生じている時は例えば
メモリプレーン30−32が選択され、出力許可信号ACK（p
ri）〜ACK（pr4）が5:2:1:8の割合いで出力される。な
お、優先度はpr1＞pr2＞pr3＞pr4の関係とする。
の出力要求信号Req（pri）〜Req（pr4）と、コンパレー
タ６からのバッファ別の滞留信号Utr1〜Utr4と、カウン
タ４のカウント値Ｑが入力されている。このROM30は第
４図に示すように、パケットの出力要求が同時発生する
場合の最大値「４」と滞留信号の発生数の種類「０〜
５」との組合せ数「32」に対応して32個のメモリプレー
ン30−１〜30−32で構成されている。そして、各メモリ
プレーン30−１〜30−32はカウンタ４の最大カウント値
「16」と各バッファ２−１〜２−４に対する出力許可信
号ACK（pr1）〜ACK（pr4）との組合せに対して16行×４
列のアドレスを有しており、列方向のアドレスには斜線
で示す出力許可信号が適宜の割合いで予め格納されてい
る。これらメモリプレーン30−１〜30−32は、各バッフ
ァ２−１〜２−４の出力要求信号Req（pr1）〜Req（pr
4）とバッファ滞留信号Utr1〜Utr4の組合せによってい
ずれか１つが選択される。例えば、滞留信号Utr1〜Utr4
のいずれも発生していないが、全バッファからの出力要
求信号Req（pr1）〜Req（pr4）が発生している時には、
メモリプレーン30−１が選択される。そして、このメモ
リプレーン30−１内の行方向のアドレスがカウンタ４の
カウント値Ｑによって順次に選択され、その列方向のア
ドレスに設定されている出力許可信号ACK（pr1）〜ACK
（pr4）が出力される。例えば、メモリプレーン30−１
の選択状態においては、ACK（pr1）〜ACK（pr4）は9:4:
2:1の割合いで出力される。また、全てのバッファ２−1
2−４から出力要求信号Req（pri）〜Req（pr4）が発生
し、かつバッファ２−４に滞留が生じている時は例えば
メモリプレーン30−32が選択され、出力許可信号ACK（p
ri）〜ACK（pr4）が5:2:1:8の割合いで出力される。な
お、優先度はpr1＞pr2＞pr3＞pr4の関係とする。
このように各バッファ２−１〜２−４の出力要求とパ
ケットの滞留数の組合せに応じて各優先度のパケットの
出力頻度を変化させることにより、即時性優先度の低い
パケットについても適宜の頻度で出力することができる
ため、即時性優先度の低いパケットの伝送遅延が大きく
なることを防止できる。また、ROM30の記憶内容を変化
させることにより、各優先度のパケットの滞留数や伝送
遅延時間も制御することができる。
ケットの滞留数の組合せに応じて各優先度のパケットの
出力頻度を変化させることにより、即時性優先度の低い
パケットについても適宜の頻度で出力することができる
ため、即時性優先度の低いパケットの伝送遅延が大きく
なることを防止できる。また、ROM30の記憶内容を変化
させることにより、各優先度のパケットの滞留数や伝送
遅延時間も制御することができる。
第５図は入力制御部１の詳細構成を示す図であり、パ
ケットの受付の可否を決定する入力制御ROM10と、受付
けたパケットの即時性優先度を判別し、対応するバッフ
ァに分配するデマルチプレクサ（DMPX）11によって構成
されている。入力制御ROM10には、入力要求信号Req、廃
棄性優先度表示ビットpd0〜pd1と、パケット廃棄指示信
号Pdsp1〜Pdsp4がアドレス信号として入力され、パケッ
トを受付けてよい条件では、入力許可信号ACKが出力さ
れる。また、DMPX11には、パケットデータ（DATA）と即
時性優先度表示ビットpr0〜pr1および入力許可信号ACK
が入力される。
ケットの受付の可否を決定する入力制御ROM10と、受付
けたパケットの即時性優先度を判別し、対応するバッフ
ァに分配するデマルチプレクサ（DMPX）11によって構成
されている。入力制御ROM10には、入力要求信号Req、廃
棄性優先度表示ビットpd0〜pd1と、パケット廃棄指示信
号Pdsp1〜Pdsp4がアドレス信号として入力され、パケッ
トを受付けてよい条件では、入力許可信号ACKが出力さ
れる。また、DMPX11には、パケットデータ（DATA）と即
時性優先度表示ビットpr0〜pr1および入力許可信号ACK
が入力される。
前述のように、コンパレータ６は、全てのバッファ２
−１〜２−４におけるパケットの滞留数のカウント値Σ
Quと廃棄性の閾値Thd1〜Thd4（但し、Thd1＞Thd2＞Thd3
＞Thd4）とを比較し、ΣQu＞Thd1ならば、廃棄性優先度
表示ビットpd0〜pd1で表現される４段階の廃棄性優先度
のうち全ての段階のパケットの受付けを禁止する信号Pd
sp1を出力し、ΣQu＞Thd2ならば第３段階までのパケッ
トの受付けを禁止する（言替えれば、廃棄性が最も低い
パケットのみを受付けるようにする）信号Pdsp2を出力
し、ΣQu＞Thd3ならば第２段階までのパケットの受付け
を禁止する信号Pdsp3を出力し、ΣQu＞Thd4ならば第１
段階（廃棄性優先度が最も高い段階）のパケットの受付
けを禁止する信号Pdsp4を出力する。そこで、入力制御R
OM10は入力要求信号Reqが入力されたならば、廃棄性優
先度表示ビットpd0,pd1で示される入力パケットの廃棄
性優先度が廃棄指示信号Pdsp1〜Pdsp4によって受付けを
禁止されている優先度に該当するか否かを判手し、該当
していなければ入力許可信号ACKを出力する。これによ
り、受付けられたパケットはDMPX11によって即時性優先
度表示ビットpr0,pr1で示される優先度のバッファに分
配して格納される。しかし、廃棄性優先度表示ビットpd
0,pd1で示される入力パケットの廃棄性優先度が廃棄指
示信号Pdsp1〜Pdsp4によって受付け禁止されている優先
度に該当する場合は、入力許可信号ACKを出力しない。
これにより、入力されたパケットは受付けられずに廃棄
される。
−１〜２−４におけるパケットの滞留数のカウント値Σ
Quと廃棄性の閾値Thd1〜Thd4（但し、Thd1＞Thd2＞Thd3
＞Thd4）とを比較し、ΣQu＞Thd1ならば、廃棄性優先度
表示ビットpd0〜pd1で表現される４段階の廃棄性優先度
のうち全ての段階のパケットの受付けを禁止する信号Pd
sp1を出力し、ΣQu＞Thd2ならば第３段階までのパケッ
トの受付けを禁止する（言替えれば、廃棄性が最も低い
パケットのみを受付けるようにする）信号Pdsp2を出力
し、ΣQu＞Thd3ならば第２段階までのパケットの受付け
を禁止する信号Pdsp3を出力し、ΣQu＞Thd4ならば第１
段階（廃棄性優先度が最も高い段階）のパケットの受付
けを禁止する信号Pdsp4を出力する。そこで、入力制御R
OM10は入力要求信号Reqが入力されたならば、廃棄性優
先度表示ビットpd0,pd1で示される入力パケットの廃棄
性優先度が廃棄指示信号Pdsp1〜Pdsp4によって受付けを
禁止されている優先度に該当するか否かを判手し、該当
していなければ入力許可信号ACKを出力する。これによ
り、受付けられたパケットはDMPX11によって即時性優先
度表示ビットpr0,pr1で示される優先度のバッファに分
配して格納される。しかし、廃棄性優先度表示ビットpd
0,pd1で示される入力パケットの廃棄性優先度が廃棄指
示信号Pdsp1〜Pdsp4によって受付け禁止されている優先
度に該当する場合は、入力許可信号ACKを出力しない。
これにより、入力されたパケットは受付けられずに廃棄
される。
従って、パケットの滞留数のカウント値ΣQu第６図の
曲線に示すように変化したとすると、入力要求のあった
パケットは自身の廃棄性優先度に応じて図の斜線部のよ
うに廃棄され、パケットの過渡の輻輳が生じないように
制御される。
曲線に示すように変化したとすると、入力要求のあった
パケットは自身の廃棄性優先度に応じて図の斜線部のよ
うに廃棄され、パケットの過渡の輻輳が生じないように
制御される。
なお、上記実施例では、バッファを４列で構成した
が、その列数は任意に設定することができることは言う
までもない。また、パケットの出力頻度は出力制御ROM
によって制御しているが、マイクロプロセッサなどによ
って制御してもよい。
が、その列数は任意に設定することができることは言う
までもない。また、パケットの出力頻度は出力制御ROM
によって制御しているが、マイクロプロセッサなどによ
って制御してもよい。
以上説明したように本発明においては、パケットの優
先度とバッファの滞留数の組合せに応じてパケットの出
力割合い、または出力割合いと入力割合いの両方を制御
するように構成したため、優先度の高いパケットについ
てはさらに早期に出力することができ、即時性を要求さ
れる音声等の伝送品質をさらに向上させることができ
る。また、滞留の多いバッファを高頻度で選択すること
ができるため、低優先度のパケットについても伝送遅延
が大きくなる前に出力することができ、即時性と廃棄性
の両方を満足することができる。さらに、バッファのオ
ーバフローが生じるようなパケットの入力要求に対して
は受付けを禁止するため、バッファのオーバフローは未
然に防止され、パケットの輻輳状態を早期に解消するこ
とができる。
先度とバッファの滞留数の組合せに応じてパケットの出
力割合い、または出力割合いと入力割合いの両方を制御
するように構成したため、優先度の高いパケットについ
てはさらに早期に出力することができ、即時性を要求さ
れる音声等の伝送品質をさらに向上させることができ
る。また、滞留の多いバッファを高頻度で選択すること
ができるため、低優先度のパケットについても伝送遅延
が大きくなる前に出力することができ、即時性と廃棄性
の両方を満足することができる。さらに、バッファのオ
ーバフローが生じるようなパケットの入力要求に対して
は受付けを禁止するため、バッファのオーバフローは未
然に防止され、パケットの輻輳状態を早期に解消するこ
とができる。
第１図は本発明の主要部であるバッファとその入出力制
御部の一実施例を示すブロック図、第２図はパケットの
フォーマット構成図、第３図は出力制御部の詳細構成
図、第４図は第３図の出力制御ROMの詳細構成図、第５
図は入力制御部の詳細構成図、第６図はパケット滞留数
に応じて入力パケットが廃棄される例を示す説明図、第
７図はパケット通信装置の一般的構成図、第８図
（ａ），（ｂ）は従来のバッファ構成を示す図である。 １……入力制御部、２−１〜２−４……バッファ、３…
…出力制御部、４……出力制御カウンタ、５……パケッ
ト滞留数カウンタ、６……コンパレータ、10−１〜10−
３……端末インタフェース、12……回線インタフェー
ス、10……入力制御ROM、11……デマルチプレクサ、30
……出力制御ROM、30−１〜30−32……メモリプレー
ン、pd……廃棄性表示ビット、pr……即時性表示ビッ
ト。
御部の一実施例を示すブロック図、第２図はパケットの
フォーマット構成図、第３図は出力制御部の詳細構成
図、第４図は第３図の出力制御ROMの詳細構成図、第５
図は入力制御部の詳細構成図、第６図はパケット滞留数
に応じて入力パケットが廃棄される例を示す説明図、第
７図はパケット通信装置の一般的構成図、第８図
（ａ），（ｂ）は従来のバッファ構成を示す図である。 １……入力制御部、２−１〜２−４……バッファ、３…
…出力制御部、４……出力制御カウンタ、５……パケッ
ト滞留数カウンタ、６……コンパレータ、10−１〜10−
３……端末インタフェース、12……回線インタフェー
ス、10……入力制御ROM、11……デマルチプレクサ、30
……出力制御ROM、30−１〜30−32……メモリプレー
ン、pd……廃棄性表示ビット、pr……即時性表示ビッ
ト。
Claims (2)
- 【請求項１】各種通信情報を所定情報単位に分解し、相
手宛先情報、即時性の優先度を示す即時性優先度情報お
よび廃棄性の優先度を示す廃棄性優先度情報を含む制御
情報付加して固定長のパケットとして組立てて送信する
パケット通信装置であって、 前記即時性優先度情報に対応して設けられ、それぞれパ
ケット待ち行列を構成する複数のバッファ手段と、 前記複数のバッファ手段の各バッファ手段の書き込みパ
ケット数および読み出しパケット数から前記各バッッフ
ァ手段毎の滞留パケット数をそれぞれカウントするパケ
ット滞留数カウント手段と、 前記パケット滞留数カウント手段でカウントされた前記
各バッファ手段毎の滞留パケット数と前記各バッファ手
段に対応して設定された複数の第１のスレッショルド値
とをそれぞれ比較して前記各バッファ手段毎の滞留パケ
ット数が前記各第１のスレッショルド値を越えたことを
示す滞留信号を出力するコンパレータ手段と、 所定クロックに同期して所定値を繰返し加算する出力制
御カウンタ手段と、 前記コンパレータ手段から出力された滞留信号、前記各
バッファ手段からの出力要求および前記出力制御カウン
タ手段の計数値に対応して前記各バッファ手段からのパ
ケットの読み出し頻度をそれぞれ制御する出力制御手段
と を具備することを特徴とするパケット通信装置。 - 【請求項２】各種通信情報を所定情報単位に分解し、相
手宛先情報、即時性の優先度を示す即時性優先度情報お
よび廃棄性の優先度を示す廃棄性優先度情報を含む制御
情報付加して固定長のパケットとして組立てて送信する
パケット通信装置であって、 前記即時性優先度情報に対応して設けられ、それぞれパ
ケット待ち行列を構成する複数のバッファ手段と、 前記複数のバッファ手段の各バッファ手段の書き込みパ
ケット数および読み出しパケット数から前記各バッッフ
ァ手段毎の滞留パケット数および前記複数のバッファ手
段の全滞留パケット数をそれぞれカウントするパケット
滞留数カウント手段と、 前記パケット滞留数カウント手段でカウントされた前記
各バッファ手段毎の滞留パケット数と前記各バッファ手
段に対応して設定された複数の第１のスレッショルド値
とをそれぞれ比較して前記各バッファ手段毎の滞留パケ
ット数が前記各第１のスレッショルド値を越えたことを
示す滞留信号を出力するとともに、前記パケット滞留数
カウント手段によりカウントされた前記複数のバッファ
手段の全滞留パケット数と前記廃棄性の優先度に対応し
て設定された複数の第２のスレッショルド値とをそれぞ
れ比較し、前記複数のバッファ手段の全滞留パケット数
が前記各第２のスレッショルド値をそれぞれ越えたこと
を示す複数段階の受付禁止信号を出力するコンパレータ
手段と、 所定クロックに同期して所定値を繰返し加算する出力制
御カウンタ手段と、 前記コンパレータ手段から出力された受付禁止信号、前
記各バッファ手段への入力要求、前記廃棄性優先度情報
および前記即時性優先度情報に対応して前記各バッファ
手段へのパケットの書き込みを制御する入力制御手段
と、 前記コンパレータ手段から出力された滞留信号、前記各
バッファ手段からの出力要求および前記出力制御カウン
タ手段の計数値に対応して前記各バッファ手段からのパ
ケットの読み出し頻度をそれぞれ制御する出力制御手段
と を具備することを特徴とするパケット通信装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052189A JP2758194B2 (ja) | 1989-03-01 | 1989-03-01 | パケット通信装置 |
| CA002011133A CA2011133C (en) | 1989-03-01 | 1990-02-28 | Packet communication system and method of controlling same |
| US07/764,093 US5140584A (en) | 1989-03-01 | 1991-09-23 | Packet communication system and method of controlling same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052189A JP2758194B2 (ja) | 1989-03-01 | 1989-03-01 | パケット通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228148A JPH02228148A (ja) | 1990-09-11 |
| JP2758194B2 true JP2758194B2 (ja) | 1998-05-28 |
Family
ID=12861285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5052189A Expired - Lifetime JP2758194B2 (ja) | 1989-03-01 | 1989-03-01 | パケット通信装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2758194B2 (ja) |
| CA (1) | CA2011133C (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3445459B2 (ja) * | 1997-02-07 | 2003-09-08 | 沖電気工業株式会社 | セル組立装置 |
| JP2008098879A (ja) * | 2006-10-11 | 2008-04-24 | Nec Access Technica Ltd | 帯域制御装置、制御方法、制御用プログラム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680248A (en) * | 1985-08-19 | 1987-07-14 | Hercules Incorporated | Use of desiccant to control edge fusion in dry film photoresist |
-
1989
- 1989-03-01 JP JP5052189A patent/JP2758194B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-28 CA CA002011133A patent/CA2011133C/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会技術研究報告，ＳＳＥ８８−５７ |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2011133C (en) | 1994-10-25 |
| CA2011133A1 (en) | 1990-09-01 |
| JPH02228148A (ja) | 1990-09-11 |
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