JP2750314B2 - 非バッファ式交換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数または多数のコン
ピューティング要素または入出力要素あるいはその両方
から成るディジタル・コンピュータ・システムと、多段
交換相互接続ネットワーク上で相互に並列に高速で待ち
時間の少ない通信を前記個々の要素が実行できる能力に
関する。

【０００２】本発明はさらに、中央クロッキングのない
多段回線交換ネットワークと、ネットワーク上で転送さ
れるディジタル・データを迅速かつ正確に同期化し回復
できる能力に関する。

【０００３】用語集 回線交換ネットワーク ネットワークを構成する個々の交換要素が、データ・メ
ッセージをバッファリングせずに、入力から出力への直
接接続としてただちに転送する、ネットワーク。

【０００４】データ・メッセージ 循環冗長コーディング方式を使用して情報が正確かどう
かを検査する追加の能力を組み込んだ、並列システムの
ノード間で情報を送信するためのフォーマット。

【０００５】データ データ・メッセージを表す別の用語。

【０００６】遊休状態 交換インタフェースが現在、２つのノードを接続するプ
ロセスに関与していない状態。

【０００７】メッセージ データ・メッセージを表す別の用語。

【０００８】ノード ネットワークによって相互接続された１つまたは複数の
プロセッサまたは入出力装置から構成される、システム
の機能要素。

【０００９】ノード要素 ノードを表す別の用語。意味は同じである。

【００１０】ＮＲＺ 非ゼロ復帰（non-return to zero）を表す略語。

【００１１】ポート 交換ネットワークの単一両方向入口出口点。

【００１２】受信側ノード ネットワーク上に送られたデータを受信する機能要素。

【００１３】送信側ノード ネットワーク上にデータを送信する機能要素。

【００１４】

【従来の技術】並列コンピューティング・システムは、
相互接続ネットワークを介して通信する複数のプロセッ
サから構成されている。複数のプロセッサの相互接続を
行うために広く使用されているネットワークの１つに、
複数の回線交換機から成る回線交換ネットワークがあ
る。最新の非バッファ式回線交換機はＡＬＬＮＯＤＥ交
換機（非同期短待ち時間ノード間交換機）であり、米国
特許出願第０７／６７７５４３号で開示されている。米
国特許出願第０７／６７７５４３号で開示されたＡＬＬ
ＮＯＤＥ交換機は、多段相互接続ネットワークの各交換
機段で最小規模の回路を実現するに過ぎないので、優れ
た短待ち時間特性を提供する。交換機における待ち時間
は極めて短い。なぜなら、各交換機段で再ラッチングを
伴わずに、各交換機段で直線的な配線に相当する機能が
提供されるからである。データの再ラッチングが必要で
ないのは、ＡＬＬＮＯＤＥ交換機が、個々の交換機要素
における再ラッチングやバッファリングを必要としない
完全に非同期の伝送をサポートするからである。したが
って、ＡＬＬＮＯＤＥ交換機は、交換機を通じて伝送さ
れるデータ・メッセージをバッファリングによる遅延な
しにできるだけ迅速に送達する。

【００１５】非バッファ非同期方式の問題点は、各交換
機段を通過するデータ伝送パルスが、再ラッチング・プ
ロセスによって整形または再位置合わせされないことで
ある。信号が複数の交換機段を通過する際、元のパルス
形状がひずむことがある。また、データを並列に転送す
る（バイト幅転送など）と、並列データ・ビット間にス
キューが発生することがある。これは、並列回線が、ネ
ットワークの各段で再位置合わせされないからである。
パルスのひずみとスキュー発生というこの２つの問題に
よって、伝送周波数と、信頼性が失われるほどパルスの
ひずみまたはスキューがひどくならないうちに通過可能
なネットワークの段数が制限される。

【００１６】ひずみとスキュー発生の問題を解決する際
に、その処置を誤ると、別の問題が発生することがあ
る。たとえば、その解決策を実現可能にするために待ち
時間がきわめて長くなってしまったり、信頼性が大幅に
失われてしまうことがある。ＡＬＬＮＯＤＥ交換機の重
要な特徴は、この交換機の信頼性が非常に高く、交換機
チップ全体の障害を引き起こす可能性のある共通信号や
共通コンポーネントがまったくないことである。交換機
のあらゆるポートで使用される共通クロックを導入する
方法は、受け入れられる解決策ではない。そのクロック
が故障すると、交換機チップ全体が障害を起こしてしま
うからである。また、ＡＬＬＮＯＤＥ交換機は非同期設
計なので、準安定状態になる可能性が高くなる解決策を
使用しないように注意する必要がある。ひずみおよびス
キューの問題を解決しようとする際に新たな準安定状態
を生じる可能性があるからである。本発明は、これらの
問題を回避しながら、ひずみおよびスキュー発生の問題
を解決するための方法および装置を開示する。

【００１７】本発明は、米国特許出願第０７／６７７５
４３号で開示されたＡＬＬＮＯＤＥ交換機の修正および
適合化である。本発明者等はさらに、本発明と前記出願
の関係を以下で詳細に説明する。

【００１８】

【発明が解決しようとする課題】本発明は、交換機を介
してデータを伝送する際に、非同期交換装置がデータ・
パルスを整形しスキュー発生の問題を解消できるよう
に、該装置を改良することに向けられている。本発明
は、交換装置が非同期的に機能でき、かつ中央クロック
の位置合わせおよび分配が必要でない、中央点故障機構
がない、並列システムの各ノードが他のノードの同期要
件と無関係に機能できるなど、非同期操作のすべての利
点を交換機が維持できるようにする能力を有する。

【００１９】本明細書に開示する手法では、クロック・
パルスを伝送し、交換機に各データ文字を送信する目的
で、非同期交換機の各入出力ポートに対するインタフェ
ースにおいて１本の信号線を追加する。この手法は、標
準の単一チップ技術を使用して交換装置をパッケージす
ると仮定した場合、あらゆる交換入出力ポート用に交換
機チップに入出力接続を１つ余計に追加するという最低
限の影響しか及ぼさない。しかし、この手法では、ラッ
チング機能によって交換機自体に準安定状態が発生する
可能性がなくなり、データのラッチングおよび整形によ
って導入される遅延が１交換機段当たり最低限に抑えら
れ、しかも、交換機チップ内であらゆるポートに分散さ
れる信号やクロックがないという重要な信頼性要件およ
び可用性要件が維持される。これは、各入出力ポートに
対する個別の伝送用クロック線が、再ラッチング機能を
個別の論理の島として実現するからである。その結果、
複数のポート間で共用され、故障する可能性があり、そ
の際には複数の入力ポートまたは複数の出力ポートある
いはその両方の除去が必要になるものが、交換機チップ
内になにもなくなる。

【００２０】本発明は、米国特許出願第０７／６７７５
４３号で開示されたＡＬＬＮＯＤＥ（非同期短待ち時間
ノード間交換機）交換機で開示された、高速で待ち時間
の少ない交換接続技術の修正である。前記出願のＡＬＬ
ＮＯＤＥ交換装置は、簡単に実施できるという特徴をも
ち、いかなる種類のデータ・バッファリングやデータ変
換も必要としない、交換ネットワーク通信を提供する。
この装置は、瞬時に接続を確立または切断するので、動
的に変更可能であり、応答時間が非常に短い。また、並
列接続の確立を求める要求を解決する能力をもち、ｎ個
の接続を同時に接続または切断することができる（ｎ＝
交換ネットワークを介して通信するシステムの要素の
数）。したがって、同時に確立または切断できる接続の
数は、システムのサイズに比例する。この能力により、
本発明の装置は、複数の短いメッセージを非常に効率的
に処理することができる。また、この新しい装置には、
同期要件やワイヤ長の制限がない。さらに、新しい技術
による速度の向上に追従し、本発明の装置を実施するの
に使用される技術の発展に合わせて性能を向上すること
もできる。

【００２１】本発明は、交換機チップ全体の障害を引き
起こす可能性がある中央交換機クロックが不要となる、
新しいクロック信号整形回路を含む。本発明では、再ラ
ッチ機能、信号整形機能、およびデスキュー機能によっ
て、１交換機段当たり１／２クロックの待ち時間が追加
される。これによって、前記出願のＡＬＬＮＯＤＥ交換
機の短待ち時間の目標がわずかに低下する。しかし、こ
れらの新しい機能を追加しても、この改良型ＡＬＬＮＯ
ＤＥ交換機は他の最新の交換機よりも待ち時間が何桁も
少ない。

【００２２】

【実施例】本発明は、米国特許出願第０７／６７７５４
３号で開示された、ＡＬＬＮＯＤＥ交換機（非同期短待
ち時間ノード間交換機）で開示された高速で待ち時間の
少ない相互接続技術の修正である。図１に、非同期ＡＬ
ＬＮＯＤＥ交換装置１０ｍを、データ・パルスの整形と
スキュー発生の問題の解消が可能なように修正した、本
発明の好ましい実施例を全般的に示す。

【００２３】本明細書に開示する手法では、前記出願の
ＡＬＬＮＯＤＥ交換機の各入出力ポートに対するインタ
フェースにおいて１本の信号線を追加する。図１には、
追加される信号が交換装置１０ｍの入力ポートにおける
INX-XMIT クロック信号と、交換装置１０ｍの出力ポー
トにおけるOUTX-XMIT クロック信号であることが示され
ている。ここで、Ｘは関連するポート番号である。各追
加信号は、ＡＬＬＮＯＤＥ交換機に通常提供される各ポ
ートにおけるデータ信号および制御信号に付随する伝送
クロック信号を含む。その結果、交換機との間で各デー
タ文字が送信されるのに付随して、クロック・パルスが
伝送される。この手法は、標準の単一チップ技術を使用
して交換装置をパッケージすると仮定した場合、あらゆ
る交換入出力ポート用に交換機チップに入出力接続を１
つ余計に追加するという最低限の影響しか及ぼさない。

【００２４】図２を参照すると、交換機要素を使用し
て、多段相互接続ネットワーク３０を介してｎ個の並列
ノードを相互接続するための好ましい実施例が示されて
いる。多段相互接続ネットワーク３０の好ましい交換要
素は、米国特許出願第０７／６７７５４３号で開示され
た基本的な非バッファ非同期式ＡＬＬＮＯＤＥ交換機の
概念である。ＡＬＬＮＯＤＥ交換装置は、簡単に実施で
きるという特徴をもち、いかなる種類のデータ・バッフ
ァリングやデータ変換も必要としない交換ネットワーク
通信構造を提供する。この装置は、瞬時に接続を確立ま
たは切断するので、動的に変更可能であり、応答時間が
非常に短い。また、並列接続の確立を求める要求を解決
する能力をもち、ｎ個の接続を同時に接続または切断す
ることができる（ｎ＝交換ネットワークを介して通信す
るシステムの要素の数）。したがって、同時に確立また
は切断できる接続の数は、システムのサイズに比例す
る。この能力により、本発明の装置は、複数の短いメッ
セージを非常に効率的に処理することができる。また、
この新しい装置には、同期要件やワイヤ長の制限がな
い。さらに、新しい技術による速度の向上に追従し、本
発明の装置を実施するのに使用される技術の発展に合わ
せて性能を向上することもできる。また、ＡＬＬＮＯＤ
Ｅ交換装置を他の同一の装置とカスケード式に連結し
て、任意の数のシステム要素またはノード間で相互接続
ネットワークを形成することができる。前記多段相互接
続ネットワーク３０は、完全並列相互接続の特徴を有す
る。

【００２５】好ましい実施例で１方向インタフェースし
か使用せず、したがって図２には、２組の１方向線から
成る交換インタフェース７０を示してある。１組の線
は、データをノード１Ａから交換ネットワークまで搬送
し、もう１組の線は、データを交換ネットワークからノ
ード１Ａまで搬送する。

【００２６】図３ないし図９は、前述の米国特許出願第
０７／６７７５４３号と共通する図である。図３ないし
図９は、ＡＬＬＮＯＤＥ交換機の４×４クロスバー実施
態様であり、交換概念の原則および速度を例示してい
る。

【００２７】図３を参照すると、好ましい実施例は４×
４交換装置１２である。ここで、本発明の機能は、４組
のディジタル入力、アナログ入力、または光入力のいず
れかを相互に排他的に、未使用の４つの出力ポートのい
ずれかに接続する手段を提供することである。４×４交
換装置１２は、任意の時間に最大４つの接続を同時にサ
ポートすることができる。たとえば、入力１を出力３
に、入力２を出力４に、入力３を出力２に、入力４を出
力１に接続することができる。

【００２８】本発明の交換装置１２は１方向装置であ
る。すなわち、データは前記交換装置１２中をその入力
ポートから出力ポートへと１方向にだけ流れる。交換装
置１２のインタフェースは、図３で詳細に定義されてい
る。交換装置１２への各入力ポートにおける１組の線３
１、３２、３３、３４は、各出力ポートにおける１組の
線４１、４２、４３、４４と番号および機能が同じであ
る。各入出力ポートへのこの２組のインタフェース線
は、７つの独自の信号を含む。これらの線とは、４本の
ディジタル・データ線と３本のディジタル制御線（ＶＡ
ＬＩＤ、ＲＥＪＥＣＴ、ＡＣＣＥＰＴ）である。各ポー
トにおける信号は、関連するポート（Ｘ）の方向および
番号を示すＩＮＸ−またはＯＵＴＸ−という接頭部で区
別される。４本のディジタル・データ線および１本のＶ
ＡＬＩＤ線では、交換装置１２中をその入力から出力に
向かう方向に信号が流れ、ディジタルＲＥＪＥＣＴ制御
線およびディジタルＡＣＣＥＰＴ制御線では反対方向に
信号が流れる。

【００２９】図３に示すように、各１方向交換インタフ
ェース・セットは、多段相互接続ネットワーク３０中を
制御信号およびデータを伝送するために７つの信号しか
必要としない。ディジタル・データおよび制御信号の転
送幅は１度に１／２バイト（４ビット）である。必要な
信号は、次のとおりである。

【００３０】ＤＡＴＡ：交換接続を指令し、ディジタル
・データ・メッセージまたはディジタル制御ヘッダを伝
送するために使用される４つの並列信号。

【００３１】ＶＡＬＩＤ：活動状態のときは、ディジタ
ル・メッセージ、制御ヘッダ、またはアナログ波形が伝
送中であることを示す。非活動状態のときは、ＲＥＳＥ
Ｔコマンドを示し、すべての交換機をＩＤＬＥ状態にリ
セットさせる。

【００３２】ＲＥＪＥＣＴ：信号の流れが、ＤＡＴＡ信
号およびＶＡＬＩＤ信号と反対方向である。活動状態の
ときは、ＲＥＪＥＣＴ条件またはエラー条件が検出され
たことを示す。

【００３３】ＡＣＣＥＰＴ：信号の流れが、ＲＥＪＥＣ
Ｔ信号と同じ方向である。ロー状態のときは、メッセー
ジを受信中で、これが正確かどうかを検査中であること
を示す。活動状態のときは、メッセージを正しく受信し
たことを示す。

【００３４】図４に示すように、複数の入力ポートおよ
び出力ポートを有する、ノード用のＡＬＬＮＯＤＥ交換
装置が設けられ、Ｉ個の入力のどれをもＺ個の出力のど
れにも接続できるように、各入力ポート用の接続制御回
路と各出力ポート用のマルチプレクサ制御回路を備えて
いる。ここで、ＩおよびＺは、２以上の任意の独自の値
をとることができる。

【００３５】図４は、４×４クロスバーＡＬＬＮＯＤＥ
交換装置を示している。ここで、ＡＬＬＮＯＤＥ交換装
置１０は１方向装置である。すなわち、データは前記交
換装置１０中をその入力ポートから出力ポートへと１方
向だけに流れる。前記交換装置１０は１方向装置である
が、４×４ ＡＬＬＮＯＤＥ交換装置１０を図３に示す
ように接続すると、４つのノード（１Ａ、１Ｂ、１Ｃ、
１Ｄ）間の２方向通信がサポートできる。各ノード１
Ａ、１Ｂ、１Ｃ、１Ｄは２組の１方向相互接続線を有
し、１組は交換機１０に向かい、１組は交換機１０から
くる。交換装置１０の内部の破線は、前記交換装置の機
能が、INPUT PORT 1などの入力ポートを４つの可能な出
力ポートの１つに接続することであることを示してい
る。交換装置１０は、各入力ポートに対してまったく同
じ機能を提供し、各ポートをどの未使用出力ポートにも
接続できるようにする。

【００３６】図５を参照すると、８つの交換装置１０ブ
ロックをカスケード式に連結することによって、システ
ムにおけるノードの数を増す方法が示されている。８つ
のカスケード連結された交換機を１０Ａないし１０Ｈで
表して、それらが交換装置１０の同一のコピーであっ
て、入力ポートおよび出力ポートの配線だけが異なるこ
とを示す。１６個のノードのどれも、２つの交換装置１
０ブロックを通過する接続を介して他のどのノードとも
通信できることに留意されたい。たとえば、ノード５
は、交換機１０Ｂおよび交換機１０Ｈを通過してノード
１５にメッセージを送信することができる。すべての接
続は２つの交換装置１０ブロックを通って確立されるの
で、８つの交換装置１０ブロックから成るネットワーク
を２段交換ネットワークと呼ぶ。３つの段、４つの段な
どを使用することによって、同様に交換装置１２ブロッ
クから他の多段ネットワークを構成することができる。

【００３７】図６を参照すると、ＡＬＬＮＯＤＥ交換装
置１０を通る単純なデータの流れの機能図が示されてい
る。図６では、分かりやすくするために、各入力ポー
ト、交換機内部、および各出力ポートにおける、ＶＡＬ
ＩＤ線および４本のデータ線を１本の線で示してある。
たとえば、IN PORT 1において交換機１０に入るＶＡＬ
ＩＤ線および４本のデータ線は、交換装置１０の５つの
内部機能ブロック、すなわちブロック５０Ａ、６０Ａ、
６０Ｂ、６０Ｃ、６０Ｄに向かう。ブロック５０Ａは、
４つの可能な出力ポートのうちのどれを入力ポート１と
接続するかについて判断を下す。各入力ポートからのＶ
ＡＬＩＤ線および４本のデータ線は、各出力マルチプレ
クサ・ブロック（６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ）に
向かう。これによって、任意の入力ポートを任意の出力
ポートに接続することが可能になる。４つの出力マルチ
プレクサ・ブロック（６０Ａ、６０Ｂ、６０Ｃ、６０
Ｄ）はそれぞれ、４本の可能な入力ポート線の組のうち
のどれを各出力ポートに接続するかについて、各制御ブ
ロック（５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ）から独自に
指令を受ける。たとえば、制御ブロック５０Ａは、入力
ポート１を出力ポート３に接続するようにマルチプレク
サ６０Ｃに指令することができる。制御ブロック５０Ｂ
は、入力ポート２を出力ポート１に接続するようにマル
チプレクサ６０Ａに指令することができる。制御ブロッ
ク５０Ｃは、入力ポート３を出力ポート２および出力ポ
ート４にマルチキャスト式に接続するようにマルチプレ
クサ６０Ｂおよび６０Ｄに指令することができる。３つ
の接続をすべて同時にまたは異なる時間に確立すること
が可能である。マルチプレクサ６０Ａないし６０Ｄが、
入力ポートから出力ポートへと１方向に信号が流れる、
交換機１２中をＶＡＬＩＤ信号およびデータ信号が移動
する接続を形成するのと同時に、マルチプレクサ６１Ｄ
およびＡＮＤゲート６３Ｄが、出力ポートから入力ポー
トへと反対方向に信号が流れる、ＲＥＪＥＣＴ信号およ
びＡＣＣＥＰＴ信号用の信号接続をそれぞれ形成する
（典型的な実施態様をブロック６１Ｄおよび６３Ｄで示
す。同様なブロックが各入力ポートに結合されてい
る）。このＲＥＪＥＣＴ信号およびＡＣＣＥＰＴ信号
は、カスケード式ネットワークにおける以後の交換機１
０の各段によってまたはＶＡＬＩＤ信号および４つのデ
ータ信号を受信し解釈する装置によって取られたアクシ
ョンの肯定フィードバック指示を交換機１０に提供す
る。ＶＡＬＩＤ信号の制御下で４つのデータ信号にわた
って交換装置１０を通って伝送される制御ヘッダまたは
ディジタル・メッセージは、指令された接続を確立でき
ない場合は任意のネットワーク段によって、またその時
点でメッセージを受信できない場合または伝送中にエラ
ーを検出した場合は受信側装置によって拒絶することが
できる。受信側装置はまた、ＡＣＣＥＰＴ信号をパルス
発信することによって、コマンドまたはメッセージが
（エラーが検出されずに）正しく到着したかどうかを確
認することができる。ＲＥＪＥＣＴ信号およびＡＣＣＥ
ＰＴ信号はデータの流れと反対方向に進むので、試みら
れた伝送が正しく受信されたかそれとも拒絶されたかに
ついての肯定指示を送信側に報告する手段となる。

【００３８】図７を参照すると、ブロック５６、５２、
５４は、交換装置１２の一部分である交換装置１４へと
またそれを通って伝送できるメッセージの形の多重線
（並列）／直列ディジタル・データを生成するための典
型的な方法を示している。交換装置１２への他の各入力
ポートでも、ブロック５６、５２、５４で提供されるの
と同様の並列／直列データ生成論理回路が使用できる。
入力データ線の各組は、４つのシフト・レジスタ５４に
よって同じクロックに対して同期化された所与の入力ポ
ートに、４本の直列データ線を提供する。シフト・レジ
スタ５４は、同一のクロッキング信号（図７の１００Ｍ
Ｈｚ）で制御される４本のデータ同期線３１をシフトす
ることによって並列／直列データを作成する。しかし、
交換装置１４の４つの異なる入力ポート・ソース（図３
の３１、３２、３３、３４）は、異なる非同期１００Ｍ
Ｈｚクロッキング信号に基づき、相互に非同期にするこ
とができる。

【００３９】交換装置１４を通って並列／直列メッセー
ジを送信するためのプロセスは、伝送すべきデータ・メ
ッセージを累積するＦＩＦＯ ５６を伴う。次に伝送す
るメッセージ全体が、バッファ５２に移される。バッフ
ァ５２に格納されたメッセージは、伝送の準備としてシ
フト・レジスタ５４に移され、データ・ビット０をシフ
ト・レジスタ１の第１ビットに、データ・ビット１をシ
フト・レジスタ２の第１ビットに、データ・ビット２を
シフト・レジスタ３の第１ビットに、データ・ビット３
をシフト・レジスタ４の第１ビットに、データ・ビット
４をシフト・レジスタ１の第２ビットに等々入れること
によって、データが４つのシフト・レジスタ５４に拡散
される。そうすると、シフト・レジスタ５４は、メッセ
ージ全体が伝送されるまで並列／直列データが連続的に
流れるような形で、４つの同期データ線を介して交換装
置１４に直列データを送信し始める。交換装置１４は、
（インタフェース３１を介してシフト・レジスタ５４か
ら交換装置１４に入る直列データの最初の２クロック・
サイクルに）最初に伝送された８つのビットを使用し
て、交換装置１４を通る接続経路を選択し確立する。図
７の例では、交換装置が、インタフェース３１における
８本の個々の線がそれぞれインタフェース４２における
対応する各線に独自にかつ直接に接続されるような形
で、入力ポート１（３１）と出力ポート２（４２）の一
時的接続を確立する様子を破線で示す。

【００４０】図８を参照すると、交換装置１４の入力ポ
ートと出力ポートの典型的な直列波形が示されている。
交換機は、シフト・レジスタ５４によって送信された直
列伝送の最初の８ビットを削除し、それらを使用して、
インタフェース３１からインタフェース４２への接続な
どの接続を確立し保持する。この例における直列メッセ
ージの残り部分は、インタフェース３１からインタフェ
ース４２に直接に転送されるので、インタフェース４２
には、インタフェース３１が受信するメッセージとまっ
たく同じメッセージから最初の８ビットを削除したもの
が見える。この部分は、直列データが交換装置１４を通
過する際に発生する回線遅延だけ遅延されている。交換
装置１４は、インタフェース３１を介して入ってくる直
列データを、いかなる形でもバッファリングまたは再ク
ロックしない。交換装置１４は、インタフェース３１を
介して受信した入力波形を、最初の８ビットをはぎ取る
以外はいかなる形でも変更せず、可能なかぎり迅速に出
力インタフェース４２に反射するだけである。

【００４１】インタフェース（３１など）を介して交換
機１４の入力ポートに、進行中の転送がないことを示す
ための規約は、４本のデータ線で示される連続したＩＤ
ＬＥコマンドを発行することであり、ＶＡＬＩＤ制御線
は論理０に保持される。いずれかの入力線で論理１が検
出された場合は、ＩＤＬＥ状態から離れたことを示し、
選択および転送が開始していることを交換機に示す。同
様に、進行中のアクティブな転送がないときは、交換機
からの出力線がＩＤＬＥ状態に（すべて０に）保持され
る。

【００４２】一般に、（入力ポートから出力ポートへ
の）どの接続を確立すべきかをすべての交換機に指令す
る経路選択方式が必要である。交換装置１０の場合、経
路選択コマンドは、データが転送されるインタフェース
と同じインタフェース、すなわち各入力ポートと結合さ
れた４本のデータ線を介して交換機に伝送される。選択
情報は、指令された相互接続が確立でき、データが指令
された宛先に流れることができるように、データより前
に転送しておかなければならない。選択情報は、入力ポ
ート番号（１ないし４）を識別する必要はない。なぜな
ら、入力ポート番号は特定の入力を介して交換機に達す
るが、交換機はどの入力ポート上でデータを受信するか
をすでに知っているからである。したがって、選択情報
は、交換装置１０の４つの出力ポートのうちの接続すべ
き出力ポートの番号（１ないし４）を指定するだけでよ
い。ここで推奨される経路選択方式は、ゼロ復帰を伴う
Ｎ−１コード化である（DEAD FIELDと呼ばれる）。

【００４３】図９を参照すると、交換装置１０に制御情
報およびディジタル・データ情報を送信するための厳密
な直列ビット・パターンおよび制御信号活動化の典型的
な例が示されている。この例では、図５に示したカスケ
ード連結２段交換ネットワークを参照し、ネットワーク
を通ってノード１から交換装置１０Ａおよび１０Ｆを通
りノード７にデータを送信する。この接続を確立するに
は、入力ポート１を、第１段交換装置１０Ａの出力ポー
ト２と、第２段交換装置１０Ｆの出力ポート３に接続し
なければならない。入力ポート１に送信され、交換装置
１０Ａおよび１０Ｆにおいて所望の接続を発生させる信
号シーケンスは、図９に示されている。１および０の信
号シーケンスでは、時間が左から右へ経過するので、ク
ロック時間−２に見える値が最初に交換機１０Ａに到達
し、クロック時間−１における値が次に到達し、以下同
様である。IN1-DATA線およびIN1-VALID線の値はすべて
ゼロであり、それらの値はＩＤＬＥを示すので、時間−
２から時間−１までの間に交換機１０Ａで何も起こらな
い。クロック時間０に、IN1-VALID線が論理１になる。
これによって、入力ポート１がデータを受信することが
できるようになり、交換機１０Ａの準備が行われるが、
この時点では、交換機１０Ａで接続やアクションは発生
しない。IN1-VALID制御線は基本的に、対応する交換機
入力ポートを使用可能にする。IN1-VALIDが論理０のと
き、交換機１０Ａは接続を確立することも、入力ポート
１からデータを受信することもできない。入力ポート１
はＲＥＳＥＴに保持されている。最後に、クロック時間
１に、交換機１０Ａは、どの出力ポートに接続するかに
ついてのコマンドを受信する。このコマンドは、完全に
クロック時間１の間に受信される。

【００４４】クロック時間１に送信されたコマンド・ビ
ット・パターンは、交換機１０Ａが出力ポートへの接続
を確立するために使用する。このプロセスは、経路選択
動作と呼ばれ、完全に交換機１０Ａの内部で発生する。
このＡＬＬＮＯＤＥ交換機の発明で実施される経路選択
手法は、４つのIN1-DATA線にそれぞれ、選択すべき交換
機１０Ａの一義的出力を定義させることである。たとえ
ば、時間１に論理１になるIN1-DATA1信号は、交換機１
０Ａに出力ポート１に接続するよう指令し、IN1-DATA2
は出力ポート２への接続を指令する。この例では、クロ
ック時間１にIN1-DATA2が論理１になるので、それによ
って、交換機１０Ａは出力ポート２に接続するよう指令
を受ける。言い換えると、接続アルゴリズムは、入力ポ
ートが使用可能になった後に最初に論理１になるデータ
入力線が、その入力ポートが確立すべき接続を定義する
ということである。これは相互に排他的なプロセスであ
り、通常の場合、クロック時間１に論理１となることが
できるデータ線は１本だけである。他の３本のデータ線
は０でなければならない。選択情報の１ビットは論理１
であることが保証されるので、交換機１０Ａは、転送が
開始することを示す追加のビットを必要とせずに、伝送
の開始を認識することができることに留意されたい。交
換機１０Ａは、データ線から４つのビットを除去し、図
６の制御ブロック５０Ａの選択レジスタにそれを格納す
ることによって、指令された接続を確立する。クロック
時間１に伝送されたビットは交換機１０Ａを通過して交
換機１０Ｆに送られず、その代わり、交換機１０Ａは、
クロック時間２に対応する次の４ビットを次の交換機１
０Ｆに渡し始める。しかし、図９に示すように、選択コ
マンドに続く情報ビット（この例では、クロック時間２
に４本のデータ線によって伝送される情報ビット）は常
にすべて０でなければならない（DEAD FIELD）。その目
的については、後で説明する。

【００４５】クロック時間２に、交換機１０Ａの入力ポ
ート１から出力ポート２への接続が確立され、この接続
によって、クロック時間２に信号シーケンスが交換機１
０Ａと相互接続線を介して交換機１０Ｆの入力ポート１
に伝送される。この時点以降、交換機１０Ａは単に、後
続のデータをただちに交換機１０Ｆの入力ポート１に送
るだけである。交換機１０Ａは、その入力ポート１のイ
ンタフェースを介して交換機１０Ａに提示される他のデ
ータ・パターンを検査せず、また該データ・パターンに
対して何らアクションを取らない。交換機１０Ａは、入
力ポート１を介して受信したすべてのデータ・パターン
をただちに出力ポート２および交換機１０Ｆに渡すだけ
である。したがって、クロック時間２に、交換機１０Ａ
とそれに結合されたケーブルにおける遅延がゼロである
と仮定すると、交換機１０Ｆの入力ポート１には、ＶＡ
ＬＩＤ信号が立ち上がり、４本のデータ線上のすべてゼ
ロのDEAD FIELDが交換機１０Ｆの入力ポート１に入って
くるのが見える。このようにして、時間２に、交換機１
０Ｆの入力ポート１は、以前に時間０に交換機１０Ａの
入力ポート１が使用可能になったのと同じ方式で使用可
能になる。

【００４６】この例では、クロック時間３にIN1-DATA3
が論理１になり、それによって交換機１０Ｆは、交換機
１０Ａがクロック時間１に入力ポート１を出力ポート２
に接続するよう指令を受けたのと同様に、入力ポート１
を出力ポート３に接続するよう指令を受ける。交換機１
０Ｆは、指令された接続を確立する際、クロック時間３
にデータ線から４ビットを除去し、図６の制御ブロック
５０Ａの一部である選択レジスタにそれを格納する。ク
ロック時間３に伝送されたビットは、交換機１０Ｆを通
ってノード７に渡されず、その代わりに、交換機１０Ｆ
は、クロック時間４に対応するデータの次の４ビットを
ノード７に渡し始める。しかし、図９に示すように、選
択コマンドに続く情報ビット（この例では、クロック時
間４に４本のデータ線によって伝送される情報ビット）
は常にすべて０でなければならない（DEAD FIELD）。し
たがって、クロック時間４までに、交換機１０Ａおよび
１０Ｆは、ノード１からノード７に直接データを転送す
るための接続経路を確立し終えている。クロック時間５
までノード７にはＩＤＬＥコマンドしか見ない。ノード
７は、時間４に交換機１０ＦからのOUT3-VALID線がアク
ティブになることを知り、時間５に使用可能になってデ
ータの受信を開始する。時間５以降、ノード７は交換機
１０Ｆからの４本のOUT3-DATA線を介してノード１から
のデータを受信することができる。実際のデータが伝送
されるプロトコルは、マンチェスタ・コード化、プリア
ンブル付き８／１０ビット・コード化など通常のフォー
マットのどれでもよい。しかし、図９に示す好ましい実
施例は、時間５にすべて１の同期化フィールドと、それ
に続くＮＲＺデータ・メッセージである。このデータ・
メッセージは、転送のワード・カウント長を指定するこ
とができる。すべて１の同期化フィールドを実際のデー
タ・メッセージの接頭部として使用する目的は、受信側
ノード７が１クロック時間で送信側ノード１と同期化で
きるようにすることである。その際に、データ転送に関
与する２つのノードが、相互に非同期のクロッキング・
システムを持つが、指定された許容差の範囲内で同じ周
波数で動作するものと仮定されている。

【００４７】好ましい実施例では、クロック時間６およ
びクロック時間７に、まずメッセージのワード・カウン
ト長が送られる。ノード７は次に、長さのカウントを減
分し、転送がいつ完了するかを検出することができる。
ノード７は次に、選択されたエラー検出方式（パリテ
ィ、ＥＣＣ、またはＣＲＣ）を使用してメッセージが正
確かどうか検査することができる。メッセージを正しく
受信しなかった場合、ノード７はそれに応答して、クロ
ック時間ｎ＋１およびｎ＋２に、交換機１０Ｆに戻るＡ
ＣＣＥＰＴインタフェース線を活動化する。交換機１０
Ｆは交換機１０ＡにＡＣＣＥＰＴ指示を返し、交換機１
０Ａはこの指示をただちにノード１に返す。これは、ノ
ード１に対して、転送が首尾よく完了したことを示し、
ノード１は交換機１０ＡへのＶＡＬＩＤ線および４本の
データ線をゼロにリセットする。これによってデータ転
送は完了し、ＩＤＬＥ状態に戻る。交換機１０ＡへのIN
1-VALID入力線が時間ｎ＋３にゼロになると、交換機１
０Ａの入力ポート１は、出力ポート２への接続を切断
し、ＩＤＬＥ状態に戻る。交換機１０Ｆはただちに、IN
1-VALID入力線がゼロになるのを知り、出力ポート３へ
の接続を切断し、ＩＤＬＥ状態に戻る。したがって、わ
ずか１クロック時間で、接続を切断し、交換機がＩＤＬ
Ｅ状態に戻ることができる。伝送すべき別のメッセージ
がノード１にある場合、ノード１は次のメッセージをバ
ッファ５２およびシフト・レジスタ５４にロードし（図
７）、時間ｎ＋４にノード７またはその他のノードへの
伝送を開始することができる。唯一の制限は、ある転送
の終了を別の転送が始まる前に示すため、ノード１で生
成されるＶＡＬＩＤ信号が、最短の１クロック時間（時
間ｎ＋３）でゼロに戻らなければならないことである。

【００４８】ノード７は、ワード・カウントがクロック
時間ｎにゼロになった後に受信したメッセージ中でエラ
ーを見つけた場合、それに応答して、交換機１０Ｆに戻
る（ＡＣＣＥＰＴではなく）ＲＥＪＥＣＴインタフェー
ス線を活動化する。交換機１０Ｆは、ノード７からの着
信ＲＥＪＥＣＴ信号を使用してノード７への接続を切断
し、ＩＤＬＥ状態に戻り、交換機１０ＡにＲＥＪＥＣＴ
指示を転送する。交換機１０Ａは、接続を切断してＩＤ
ＬＥに戻った後、ただちにノード１にＲＥＪＥＣＴ指示
を返す。ノード１は次に、転送が拒絶されたことを示
し、交換機１０ＡへのＶＡＬＩＤ線および４本のデータ
線をゼロにリセットすることによってＩＤＬＥ状態に戻
る。その後、ノード１はバッファ５２からシフト・レジ
スタ５４を再ロードし、伝送を最初（クロック時間−
１）からやり直すことによって、伝送を再び試みること
ができる。再伝送は、前に拒絶された伝送と同じ経路を
介して行うことができる。ネットワークを通る代替経路
が実施されている場合は、別の経路を試みることもでき
る。同一のメッセージに対して、指定された回数のＲＥ
ＪＥＣＴが発生するなど、連続してＲＥＪＥＣＴに出会
った場合は、エラー報告機構を呼び出すことができる。

【００４９】また、ネットワーク経路におけるどの交換
機１０も、メッセージを拒絶することができる。これ
は、次の２つの場合のいずれかで可能である。

【００５０】１）ＢＵＳＹ（ビジー）−交換機がそれに
接続するよう指令を受ける出力ポートがＢＵＳＹである
（すなわち、以前に確立された接続によって出力ポート
が使用されている）場合、直前のネットワーク段または
送信側（ネットワークの第１段でＢＵＳＹを検出した場
合）に戻るＲＥＪＥＣＴ線を活動化することによって、
コマンドを発行している入力ポートにこの条件を示す。
たとえば、図９に示す例では、１０Ａがクロック時間−
２に、入力ポート４を出力ポート２に接続するコマンド
を受信していた場合、入力ポート１がクロック時間１に
出力ポート２への接続を要求したとき、その接続は活動
状態になっていたはずである。この場合、出力ポート２
はクロック時間１にＢＵＳＹであり、交換機１０Ａはノ
ード１へのIN1-REJECT線を活動化する。上述のように、
送信側は、拒絶されたメッセージがあればそれを再試行
することができる。

【００５１】同様に、交換機１０Ａにおいても首尾よく
接続を確立することができるが、クロック時間３に交換
機１０Ｆの出力ポート３がＢＵＳＹになり、それによっ
て交換機１０Ｆが交換機１０ＡにＲＥＪＥＣＴ信号を発
行することができる。それによって、交換機１０Ａは、
接続を切断してＩＤＬＥに戻った後、ただちにノード１
にＲＥＪＥＣＴを返す。

【００５２】２）同時ＣＯＮＴＥＮＴＩＯＮ（競合）−
上述のように、入力ポート４がクロック時間−２に交換
機１０Ａの出力ポート２への接続を（クロック時間１に
入力ポート１からそのコマンドが発行される前に）確立
するのでなく、複数の入力ポートがほぼ同時に同じ出力
ポートへの接続を試みることが可能である。これを、利
用可能な出力ポートに対するＣＯＮＴＥＮＴＩＯＮ（競
合）と呼ぶ。たとえば、入力ポート１と入力ポート４が
共にクロック時間１に同時にコマンドを送って、出力ポ
ート２への接続を要求したものとする。本発明では、ま
ず競合している入力ポート１および入力ポート４の両方
を出力ポート２に接続することによってこの競合を解決
する。その正味の効果は、２つの入力ポートが出力ポー
ト２に電気的に接続されることであり、出力ポート２
は、両方のソースからの信号の論理和をとる。クロック
時間２に、２つの入力ポートの論理和によってエラーが
発生することはない。なぜなら、入力ポート１上と入力
ポート４上に存在する値は同じだからである。各入力ポ
ートのＶＡＬＩＤ線は論理１であり、各入力ポートのデ
ータ線はDEAD FIELD（論理０）を含んでいる。しかし、
クロック時間３には各ソースからの信号が異なる可能性
があり、クロック時間３以降に２つの入力ポートが共に
接続されたままである場合は、エラーが発生する可能性
がある。言い換えると、交換機１０Ａは、複数の入力を
同一の出力に接続するというそれ自体が下した判断を１
サイクル時間（クロック時間２）の間に訂正する。交換
機１０Ａはクロック時間２に、複数の入力が所与の出力
に接続されていることを検出することによってこの処置
をとる。交換機１０Ａは次に、それらの複数の接続のう
ち１つを除くすべてをリセットする処置をとり、クロッ
ク時間３が発生する前にそれを行う。どの接続をリセッ
トしどの接続を維持するかの判断は、優先順位に基づい
て下される。好ましい実施例では、次のような単純な優
先順位方式が使用される。入力ポート１が競合している
場合、該ポートが接続の権利を得る。入力ポート１が競
合しておらず、入力ポート２が競合している場合は、入
力ポート２が接続の権利を得る。入力ポート１および２
が競合しておらず、入力ポート３が競合している場合
は、入力ポート３が接続の権利を得る。入力ポート４が
接続の権利を得るのは、他の入力ポートが接続を要求し
ていない場合だけである。この例に優先順位選択を適用
すると、入力ポート１は出力ポート２への接続を維持す
ることができるが、入力ポート４から出力ポート２への
接続はクロック時間２にリセットされる。その結果、Ｒ
ＥＪＥＣＴ信号が交換機１０Ａから入力ポート４に通常
の方式で発行される。

【００５３】したがって、本発明におけるDEAD FIELDの
目的は、１交換機段当たり１クロック時間で同時競合を
解決できるようにすることである。DEAD FIELDの第２の
目的は、前のクロック時間に活動状態であった選択ビッ
トを立ち下げ、直列選択データをカスケード連結された
交換機へと運ぶ４本のデータ線の両端間に存在する可能
性のあるタイミング・スキューを補償することである。
交換機に接続の確立を指令するデータ・ビットの立上り
と立下りの両方によって、非クロッキング交換機に２つ
のクロック・エッジ（立上りおよび立下り）が与えら
れ、そのとき、トリガし判断を下すことができる。これ
が、ＡＬＬＮＯＤＥ交換機で利用可能なただ２つの意志
決定時間である。

【００５４】次に本発明の信号再生成装置に話を移す。
その実施態様およびタイミングをそれぞれ、図１０およ
び図１１に示す。交換機１０ｍ（図１）の所与の入力ポ
ートにデータが送られないとき、交換機へのその入力ポ
ートと結合されたINX-VALID信号は０であり、同じ入力
ポートへのINX-XMIT クロックは１である（定常状
態）。交換機１０ｍへのデータ伝送の準備として、交換
機入力ポートへのINX-VALID信号は１になり、転送の継
続時間中そのままである。データ転送は実際には、INX-
XMIT クロック信号上でクロック・パルスが開始するこ
とによって始まる。図１１に示すように、クロック・パ
ルスの開始は、クロック・パルスが初めて０に遷移する
ときに始まる。交換機の入力ポートに接続された送信側
ノードは、クロック線を初めて０にする際に、交換機１
０ｍへのデータ線上に最初の４つのデータ・ビット（IN
X-DATA0ないしINX-DATA3）を置く。送信側ノードは、ク
ロック線の立下りごとに、以後のデータを４ビットのグ
ループに分けて交換機に伝送する。受信側交換機１０ｍ
（この例のネットワークの段１）は、送信側ノードから
のデータの中間受信者となり、次に多段相互接続ネット
ワーク３０の次の段に送信する。交換機１０ｍは、中間
受信者として、INX-XMIT クロック信号の立上り時に、
着信データをクロックし、ラッチ２０にラッチする。交
換機１０ｍは、送信者として、ラッチされたデータをた
だちに、ラッチ２０から選択された出力ポートに提供す
る。また、再駆動されたOUTX-VALID信号を選択された出
力ポートに提供し、INX-XMIT クロックを反転し整形し
た再生成クロック信号（OUTX-XMIT クロック）をこの出
力ポートに提供する。

【００５５】クロック反転および整形プロセスは、図１
０に示す論理回路の複製物により、交換機１０ｍの各入
力ポートごとに個別に実施される。交換機１０ｍでデー
タが受信されないとき（INX-VALID = 0, INX-XMIT CLOC
K = 1）、ゲート９にINX-VALID = 0が入ると、Disable
Clock Input（クロック入力使用不能）信号が強制的に
活動状態（＝１）になる。また、ゲート７にINX-VALID
が送られると、強制的にゲート７は１となり、ゲート８
が０に駆動される。ゲート８の０がゲート１に達し、ゲ
ート１は強制的に１になる。ゲート３にINX-VALIDが送
られると、OUTX-XMITクロックが強制的に１になり、そ
れによってゲート２が０になる。INX-VALIDが1になり、
INX-XMIT クロックが０になって、最初のデータ（デー
タ１）が着信データ線（INX-DATA0ないしINX-DATA3）か
ら受信されることを示すまで、この論理は安定したまま
である。INX-XMIT クロックが０になると、インバータ
６が１になり、ゲート７が０になる。これによって、ゲ
ート８が１になり、ゲート９が０になる。ゲート８が１
になると、INX-XMIT CLOCKK INが立ち上がった直後にゲ
ート１は０になることができる。また、この時点でゲー
ト９が０になって、ゲート５から１つの入力が削除され
るが、この時点ではＯＲ状態は変更されない。これは、
遅延ブロック４の出力が依然として１だからである。IN
X-XMIT クロックが立ち上がると、強制的にゲート１が
０に、ゲート２が１に、ゲート３が０（ゲート２の反
転）になる。ゲート２が立ち上がると、データがラッチ
にクロックされ、それによって、選択された出力ポート
のデータ線（OUTX-DATA0ないしOUTX-DATA3）がただちに
駆動される。典型的なラッチをブロック２０Ｄで示す。
これは、ラッチ・クロック２の立上り時にＤ入力信号上
に存在するデータをラッチし、ラッチされたデータをた
だちに出力Ｑで利用可能にする、二重フリップフロップ
（ＤＦＦ）回路である。同時に、OUTX-XMIT クロック信
号３が０になり、ネットワークの次の段にデータが送信
されることを示す。

【００５６】信号整形は、遅延ブロック４で行われる。
遅延ブロック４は、ゲート３が０になることによって活
動化され、ゲート３で生成されるOUTX-XMIT クロック信
号のパルス幅を制御する固定遅延を提供する。ゲート
３、ブロック４、およびゲート５を含む論理ループは、
選択した技術に合わせて１０ナノ秒の遅延を提供するよ
うに同調され、したがって、生成されるパルス幅を１０
ナノ秒に制御する。ただし、技術上の許容差とプロセス
間の変動のために、遅延は正確に１０ナノ秒にはならな
いが、当該技術で提供できる許容差の範囲内になる（１
ミクロンＣＭＯＳ技術では±１ないし２ナノ秒であり、
これより高度なＣＭＯＳ技術ではこの値よりさらに小さ
い）。すなわち、再生成されるパルスが１０／１０ナノ
秒の方形波となることは保証されず、８／１２ナノ秒な
いし１２／８ナノ秒の不平衡パルスとなる。しかし、次
の段で同じ許容差限度および同じ周波数の範囲内でパル
スを生成し整形することができ、各段でのパルス生成の
再現性が妨げられないかぎり、段から段への伝送がこの
不正確さの影響を受けることはない。パルス整形が、ゲ
ート３、４、５によって形成されるループによって制御
され、INX-XMIT クロック信号が０状態に戻ることによ
って影響を受けないことは重要である。この影響は、ゲ
ート２および３のラッチング・アクションによって防止
される。ゲート２および３は、ゲート５によって、また
はINX-VALID信号が０になることによってのみリセット
可能な、ラッチング機能を提供する。ゲート３からの０
がブロック４によって遅延され、ゲート５を通過して転
送された後にゲート５が０になり、それによって、ゲー
ト３は０状態を８ないし１２ナノ秒続けた後に１状態に
戻る。ゲート３が１になると、ゲート２は０に戻る。な
ぜなら、（ゲート１３を０に、ゲート９を１に、ゲート
８を０に、ゲート１を１に駆動する）INT-XMIT クロッ
ク信号の立上りの後にゲート３が０になりゲート１１が
１になることによって、Enable Clock Input信号が強制
的に０にされることによって、ゲート１が１に駆動され
ているからである。ゲート８を強制的に１状態に戻し
て、ゲート１がINX-XMIT クロック信号の次の立上りを
見つけられるようになるには、ゲート７が、INX-XMIT
クロックが０状態になり、OUTX-XMIT クロック（ゲート
３）が１状態に戻っており、INX-VALIDは依然として１
であることを検出しなければならない。これらの条件が
満たされると、ゲート７が０になって、ゲート８が強制
的に１になり、ゲート１がINX-XMIT クロック信号の次
の立上りを見つけて、次のデータ・バイトをラッチさ
せ、かつ次のOUTX-XMIT クロック信号を整形させること
ができるようになる。

【図面の簡単な説明】

【図１】データ・パルスの整形およびスキュー発生問題
の解決を可能にするのに必要な、改良型の非同期交換装
置およびインタフェースの好ましい実施例を全般的に示
す図である。

【図２】交換ネットワークを使用して並列システムの複
数のノードを相互接続するのに使用される方法を全般的
に示す図である。

【図３】非同期的に動作し、開示された改良を提供する
ように修正することのできる、親出願の４入力４出力
（４×４）クロスバー交換装置を示す図である。

【図４】４入力４出力（４×４）クロスバー交換装置が
４つのノード間に完全な相互接続を提供するために必要
な相互接続を示す図である。

【図５】４つを越えるノードをもつ並列システムに対応
できるように、４×４非同期交換装置をカスケード式に
連結するための典型的な方法を示す図である。

【図６】ディジタル・データを転送するために最大４つ
のシステム・ノードを相互接続するための完全に並列な
交換手段を提供できるように本発明によって修正できる
４×４非同期交換装置の単純なディジタル・データ・フ
ローおよび制御経路の実施の概略ブロック図である。

【図７】４本の同期データ線上で本発明の交換装置の元
の４×４実施例に送られる並列制御情報および多重線直
列ディジタル・データ情報を生成するための典型的な方
法を示す図である。

【図８】本発明の交換装置の元の４×４実施例の１つの
入力ポートに着信するディジタル・インタフェース信号
を１つの出力ポートに経路指定するための典型的なタイ
ミング図である。

【図９】ディジタル・データをあるノードから別のノー
ドに送信する目的で、本発明の交換装置から構成される
ネットワークを通る伝送経路を選択し確立するための典
型的な方法を示す図である。

【図１０】本明細書に開示する信号再生成装置の論理的
実施態様の概略ブロック図である。

【図１１】本明細書に開示する信号再生成装置によって
各交換機入力ポートで実行される整形機能およびデスキ
ュー機能のタイミング図である。

【符号の説明】

１０ 交換装置 ２０ ラッチ ３０ 多段相互接続ネットワーク ３１ インタフェース ５０ 制御ブロック ５２ バッファ ５４ シフト・レジスタ ５６ ＦＩＦＯ ６０ マルチプレクサ ７０ 交換インタフェース

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド・ジョージ・グライス アメリカ合衆国12401、ニューヨーク州 キングストン、ソーキル＝ルビー・ロー ド 2179 (72)発明者 アーサー・ロバート・ウィリアムズ アメリカ合衆国10520、ニューヨーク州 クロトン・オン・ハドソン、ジョージ ア・レーン 20 (56)参考文献 特開 昭54−97302（ＪＰ，Ａ) 特開 平４−345242（ＪＰ，Ａ) 特開 平２−13096（ＪＰ，Ａ) 特開 平１−307397（ＪＰ，Ａ) 特開 昭64−48554（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】複数の交換入力ポート及び複数の交換出力
   ポートを有し、任意の１つの前記交換入力ポートにおい
   て受け取られた一のデータ・メッセージ内に含まれる一
   の接続要求に応答して、前記任意の１つの交換入力ポー
   トと任意の１つの前記交換出力ポートとの間で一の通信
   経路を確立することにより、前記一のデータ・メッセー
   ジを前記一の通信経路を介して前記任意の１つの交換出
   力ポートへ転送するための交換接続手段を備え、 前記交換接続手段が、前記複数の交換入力ポートにおい
   て同時に又は異なる時間に受け取られた複数のデータ・
   メッセージ内にそれぞれ含まれる複数の接続要求に応答
   して、前記複数の交換入力ポートと前記複数の交換出力
   ポートとの間で同時に活動的となる複数の通信経路を非
   同期的に確立することにより、前記複数のデータ・メッ
   セージを前記複数の通信経路を介して前記複数の交換出
   力ポートへ非同期的に転送するための非同期接続手段を
   含み、 前記一の通信経路及び前記複数の通信経路の各々が、前
   記データ・メッセージの各々を転送するための複数のデ
   ータ線及び複数の制御線から成り、第１の前記制御線
   が、前記データ・メッセージの各々と並列にクロック信
   号を転送するために使用され、前記クロック信号の最初
   のパルスが、前記データ・メッセージの各々を構成する
   複数のデータ・メッセージ・ビットの転送をトリガする
   ために使用され、 更に、前記複数の交換入力ポートの各々にそれぞれ設け
   られ、当該各交換入力ポートにおいて受け取られた前記
   複数のデータ・メッセージ・ビット及び前記クロック信
   号に応答して、再位置合わせされた複数のデータ・メッ
   セージ・ビット及び再位置合わせされたクロック信号を
   前記任意の１つの交換出力ポートへ転送するためのクロ
   ック再生成回路を備え、 前記クロック再生成回路が、前記再位置合わせされたク
   ロック信号と前記再位置合わせされた複数のデータ・メ
   ッセージ・ビットとの間のスキューを最小化するように
   前記再位置合わせされたクロック信号のパルス幅を調整
   するための遅延手段を含んでいることを特徴とする、 非バッファ式交換装置。
2. 【請求項２】前記複数の交換入力ポート、前記複数の交
   換出力ポート、前記一の通信経路及び前記複数の通信経
   路の各々が、前記クロック信号の各サイクルにおいてＮ
   個のデータ・メッセージ・ビット（ただし、Ｎは正の整
   数）を並列に転送するためのＮ個のデータ線から成る、
   請求項１記載の非バッファ式交換装置。
3. 【請求項３】第２の前記制御線が、前記一の通信経路を
   活動化及び非活動化するために使用され、第３の前記制
   御線が、前記一の通信経路上で試みられたデータ・メッ
   セージの転送が不成功であったことを表す拒絶信号を前
   記任意の１つの交換出力ポートから前記任意の１つの交
   換入力ポートへ通知するために使用され、第４の前記制
   御線が、前記一の通信経路上で試みられたデータ・メッ
   セージの転送が成功したことを表す受諾信号を前記任意
   の１つの交換出力ポートから前記任意の１つの交換入力
   ポートへ通知するために使用されることを特徴とする、
   請求項１記載の非バッファ式交換装置。